KR900002885B1 - 다이나믹 메모리 장치와 그 제조방법 - Google Patents

다이나믹 메모리 장치와 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

다이나믹 메모리 장치와 그 제조방법
제 1 도 본 발명의 원리에 따라 벌크로 부터 제조된 3차원 디램(DRAM) 소자의 구체화한 횡단면의 개략적인 설명도.
제 2 도는 트렌치 캐패시터를 설명하는 제 1 도에서 디램(DRAM) 장치의 평면도의 개략적인 상세도.
제 3 도는 본 발명의 원리에 따른 필림 물질로 부터 제조된 3차원 디램 소자의 다르게 구체화한 횡단면의 개략적인 설명도.
제 4 도는 CMOS기술에 있어서 n-웰(well)에 내재한 P-채널 억세스 트랜지스터를 포함하여 3차원 디램소자를 더욱 구체화한 횡단면의 개략적인 도시도.
제 5,6,7 도는 단결정 벌크 영역에서 억세스 트랜지스터가 만들어지는 조립 공정의 여러 단계에서 제 1,2 도의 구조를 도시한 도면.
제 8 도는 제 4 도의 억세스 트랜지스터와 트렌치 커패시터 구조에 대한 상면도의 세부를 도시한 도면.
제 9 도는 단결정 필름에서 억세스 트랜지스터가 만들어지는 제 3 도의 구조에 대한 제조 공정의 여러 단계를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
10:실리콘 기판 12:폴리실리콘
14:합성 필름 16:P영역
16:게이트 20:절연 영역
30:P형 에피 실리콘층 34:SiO2층
50:소스 영역
본 발명은 다이나믹 랜덤 억세스 메모리(DRAM) 소자에 관한 것이며 그 안에는 억세스 트랜지스터와 저장 캐패시터를 포함한 각각의 셀이 단결정 반도체 칩상에 구성되어 있으며, 특히 트렌치 캐패시터 상단에 적층된 단결정 억세스 트랜지스터를 갖는 3차원 다이나믹 랜덤 억세스 장치 구조에 관한 것이며 그 안에는 결정체 시드가 셀 주위의 단결정 반도체 영역에 의해 제공 받거나 트렌치의 수직 측벽으로 부터 제공받으며 그 안에서 억세스 트랜지스터는 절연체로 절연되어 있다.
아래의 참조는 트렌치 캐패시터를 갖는 기술의 전형적인 상태이다.
1982년 10월 5일 쟈코딩 등이 "실리콘 직접 회로"의 명칭으로 허여된 미국 특허 제 4,353,086호에는 억세스 트랜지스터와 저장 캐패시터를 포함한 각각의 셀이 실리콘 칩상이 구성된 메사(mesa)에서 형성되어 있는 다이나믹 랜덤 억세스 메모리가 기재되어 있다. 셀의 억세스 트랜지스터는 메사의 상단 표면에 형성되었으며 셀의 저장 캐패시터의 한 플레이트는 메사의 측벽에 의해 형성되었으며 다른 플레이트는 실리콘 이산화물 층에 의해 절연된 메사 주위의 홈을 채우는 도우프된 다결정 실리콘에 의해 형성되었다. 이러한 기하학적 구성에 의해 큰 저장 표면과 큰 캐패시턴스는 칩의 표면 영역을 사용하지 않는 캐패시터로 인하여 얻어질 수 있다. 다른 실시예에서, 메사는 회로 소자의 다른 형태를 포함할 수도 있다.
1982년 5월 4일 이와이 등이 "반도체 제조방법"이라는 명칭으로 허여된 미국 특허 제 4,327,476호는 다음과 같은 단계로 이루어진 방법을 서술한다:반도체 기판의 주어진 위치에서 적어도 한개의 홈을 형성하는 단계 ; 홈을 포함하는 반도체 기판의 전 표면 위에 절연 필름을 씌우는 단계 ; 홈의 개구의 반폭보다 더 큰 두께의 절연층상에 전도체를 용착시키는 단계 ; 홈 범위내에서 절연 필름 이외의 부분이 노출될때까지 용착된 도체층을 에칭함으로써 홈에서 남겨진 도체층의 MOS캐패시터 전극을 형성하는 단계.
1984년 7월 31일 톰슨등에서 "저압중착에 의한 선택적인 성장을 사용하는 유전체 절연된 마이크로 일랙트로닉 반도체 회로의 제조"라는 명칭으로 허여된 미국 특허 제 4,462,847는 마이크로 일렉트로닉 반도체회로의 조립 방법을 기술하며, 이는 예정된 형태에서 단결정이나 다결정 반도체 물질의 병행 저압력 용착을 포함한다. 유전층이 분리된 회로는 선택적 에픽텍셜 성장과, 후속되는 단결정과 다결정 융착 산화에 의해 제조된다. 용착비를 조절하고, 산화 단계를 조절함으로써 다결정침전물은 본질적으로 완전히 산화물로 전환되고, 반면에 단결정 침전물은 부분적으로만 산화되어, 실제로 동일 평면상을 남기며 상호 접속을 위해 회로 구성 요소를 제조하기 위한 부동화된 단결정 영역의 메트릭스와 절연된다.
일본 특허 제 58-137245에서는, 캐패시터의 전극 표면으로서 Si기판을 파고 들어간 층의 측벽 부분을 사용하여 평면의 영역이 증가됨이 없이 전극의 영역을 증가시키는 기술이 서술된다. 필드 SIO2필름은 "로커스"(LOCUS) 방법으로 Si기판상에 선택적으로 형성되며, 에칭된 홈은 기판 안에서 형성되고 Si3N4로 만들어진 캐패시터 절연 필름은 CVD 방법으로 이들 기판상에 구성된다. 절연 필름의 전표면은 다결정 Si로 대표되는 플레이트로 덮혀진다. 그 시간에 홈은 똑같은 다결정 Si로 묻힌다. 플레이트는 산화되며 제 1 중간-층 산화물 필름이 형성되고, 마스크로써 산화물 필름을 사용하는 동안 Si3N4필름과 SiO2필름이 제거되며, 게이트 산화물 필름이 산화를 통해 형성된다. 예정된 부분이 워드라인(wordline)으로 코팅되며, 소스-드레인 층은 이온 주입으로 플레이트와 게이트로 덮혀지지 않은 부분으로 형성되며, 제 2 중간층 절연 필름과 전극은 선택적으로 덮혀진다.
본 발명의 목적은 개선된 DRAM 장치 구조와 제조 공정을 제공하기 위한 것이다.
본 발명의 다른 목적은 트렌치 캐패시터 상단이 적층된 단-결정 크랜지스터를 갖는 개선된 단일-트랜지스터 다이나믹 랜덤-억세스-메모리 장치 구조를 제공하기 위한 것이다.
본 발명의 다른 목적은 재결정 기술을 사용하지 않고 단결정 벌크나 필름 물질에 있어서 억세스 트랜지스터를 만들기 위한 DRAM 장치의 제조 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 실리콘-온-절연체(silicon-on-insulator) 억세스 트랜지스터와 트렌치 캐패시터를 갖되 그 안에는 결정체 시드가 셀 주위의 실리콘 영역에 의해 제공되거나 트렌치의 수직 측벽으로 부터 제공되며 억세스 트랜지스터가 산화물에 의해 결연된 3차원 DRAM 셀의 구조와 조립 방법을 제공하기 위한 것이다.
본 발명의 상술한 목적 및 다른 목적, 또한 특징과 장점이 첨부된 도면에 도시된 바와같이 다음의 더욱 상세한 서술에서 명백해 질 것이다.
제 1 도는 P+형인 실리콘 기판(10)를 포함한 DRAM 장치의 횡단면도를 설명하기 위하여 도시된다. 트렌치는 헤비 도우핑된 N+폴리실리콘(12)을 포함한 기판(10)에 위치한다. SiO2/Si3N4/SiO2로 된 합성 필름(14)은 캐패시터 저장 절연체를 위해 제공된다. 얇은 SiO2층(34)은 폴리실리콘(12) 위에 배치된다, 라이트(가볍게) 도우핑된 P-형 에피텍셜 실리콘 층(30)은 기판과 SiO2층(34) 위에 위치된다.
메모리 셀 용의 억세스 트랜지스터는 트랜치 캐패시터 상단에 위치된다. N+된 도우핑된 물질은 트렌지스터의 소스 영역(50)을 트렌치 내부의 폴리실리콘(23)으로 연결한다. 트렌치 상단에서 중간 정도로 도우핑된 P-영역(16)은 트렌치 표면을 따라 누설 전류량이 있을 경우에 제공되지만, 이 층은 구성 요소에는 필요하지는 않다. 나머지 트랜지스터는 워드라인과 연결되는 게이트(26)를 포함한다. 비트라인(28)은 움푹 들어간 절연 영역(20)과 함께 도시된다.
트랜지스터가 벌크나 필름 물질 중 어느 하나로 만들어짐에 따라 두가지 셀 구조자 제 1, 3 도에 각각 도시된다.
트랜치 캐패시터 상단에서 적층된 트랜지스터는 단지 한개의 트랜지스터 영역에서만 다이나믹 RAM셀이 만들어지게 된다.적층함이 없이 트랜치 캐패시터 셀을 직접 비례 축소하는 것은 트랜치 캐패시터 개구를 압착해야만 하며 충분한 전하 축적을 위해서 트랜치의 깊이 대폭에 대한 큰 종횡비가 생기게 된다. 이것은 트렌치를 에칭하거나 보충하는 것을 어렵게 만든다. 적층을 행하면, 트랜지 개구는 트랜지스터의 활성 영역 만큼 커지므로 더욱 완화된 트렌치 종횡비가 얻어질 수 있다. 적층 셀은 또한 비트라인 방향을 따라 더 적은 차원에 기인한 더 적은 비트라인 캐패시턴스와, 트렌치 캐패시터내부에 저장된 신호-전하에 기인한 높은 잡음 면역성과 같은, 그리고 매끄러운 표면 형성과 같은 여러 장점을 준다. 본 발명의 장점은 재결정화하는 폴리실리콘 필름을 단-결정 물질로 변화되는 보통의 문제가 없이 트랜치 캐패시터 상단에 단결정 필름과 벌크 트랜지스터를 갖는 셀이 적층되게 하는 기술을 제공한다.
상기에 서술된 바와 같이, 셀 구조는 제 1 도에 도시된다. 억세스 트렌지스터는 트렌치 캐패시터 상단에 적층된다. N+로 도우핑된 물질(18)은 억세스 트렌지스터의 소스 영역(50)을 트렌치 내부의 폴리실리콘(12)으로 접속한다. 트랜치 표면상의 중간 도우핑된 P-영역(16) 오른쪽은 트레치 표면을 따라 누설 전류량이 있는 경우에 가산된다(강제적이 아님). 트렌치 내부의 폴리실리콘 트랜지스터 소스/드레인의 도펀트 극성을 n-형에서 P-형으로 변화를 주는 CMOS 기술에서 유사한 구조가 n-웰 내부에 위치한 P-채널 억세스 트랜지스터용으로 만들 수 있고, 제 4 도에 도시한다. n-웰을 형성하기 위한 여분의 공정 단계가 요구된다.
제 1 도의 셀 구조 조립을 위한 단계를 아래와 같이 서술한다.
단계 1 : 실리콘 기판(10)P+로 하이 도우핑된 웨이처(P+웨이퍼라 할 수 있다) 상단에 P-에피렉셜 층(30)을 갖는다고 가정하면, SiO2와 Si3N4로 된 합성층(14)은 P-에피층 위에 형성된다. 적당한 석판 인쇄 단계후 SiO3N4/SiO2층은 RIE(reactive-ion etching : 반응 이온 이칭)에 의해 실리콘 기판(10)에서 트렌치가 형성될 수 있는 것과 같이 윈도우를 남기기 위해 제거된다.
단계 2 : 얇은 산화물 층이 열적으로 성장한 후에, 캐패시터 저장 절연체 층(14)을 위해 SiO2/Si3N4/SiO2의 합성 필름을 형성하기 위해 둘러싸는 산화물에서 얇은 질화물 층이 용착되거나 열적으로 강화된다.
단계 3 : 폴리실리콘 필름(12)은 폴리의 표면이 기판 표면과 일렬로 늘어서는 것과 같은 RIE와 "기계 화학적 연마 기술"로 평면화된다. 기판 표면위의 질화물 층은 에칭 스톱 용으로 사용된다.
단계 4 : 얇은 실리콘 산화물 층(34)는 폴리실리콘 표면 위에서 열적으로 "국부적으로" 성장된다. 다른 기판 표면이 질화물 층으로 덮혀져 있기 때문에 산화물은 다른 영역에서 성장되지 않는다.
단계 5 : 기판 위의 질화물 층은 균등 에칭에 의해 제거된다. 산화물 층은 폴리상의 산화물(34)을 제외한 모든 기판 표면상에서 제거된다.(단계 4에서 폴리상에서 성장된 산화물은 단계 2에서 질화물 층 하부에서 성장된 산화물보다 더욱 두껍다)
단계 6 : 라이트 도우핑된 P-형 실리콘 층(22)는 적층 성장된다.(제 5 도). 작은 트렌치 영역을 제외한 모든 단-결정 실리콘 기판이 에피텍셜 성장으로 노출되었기 때문에, 많은 단-결정 시트는 두개의 수직 에피택시와 측변 에피택시에 대해 유용하다. 트렌치 영역을 위해, 에피 필름의 두께가 트렌치 개구의 반 크기보다 더 넓게 만들어지듯이, 단-결정 에피텍셜 층이 얻어질 수 있다.
단계 7 : SiO2와 Si2N4로 된 합성 층(32)은제 6 도에 도시된 바와 같이 P-에피 층 상에 형성된다. 적당한 석판 인쇄 단계후 이 Si3N4/SiO2층(32)은 RIE법이 트렌치 캐패시터(12) 상에 실리콘과 산화물은 제거하기 위해 사용되는 것과 같이 윈도우를 남기기 위해 사용된다.
단계 8 : 고유 폴리실리콘 필름(18)은 윈도우를 보충하기 위해 사용되며 제 6 도에 도시된 바와 같이 고유 폴리의 표면이 층(32)의 실리콘 표면과 일렬로 늘어서는 것과 같은 RIE법과 "화학 기계적 연마 기술"에 의해 평면화 된다. 실리콘 표면상의 층(32)의 질화물에는 에칭 스톱용으로 사용된다. 그 다음에는 질화물과 산호물 마스킹 층(32)을 제거한다.
단계 9 : 다음에는 통상의 ROX와 얕은 트렌치 절연(20) (제 7 도)이 사용될 수 있다. 만일 트랜지스터가 n-웰 내에서 만들어진다면, n-웰 주입은 셀 영역을 위해 필요하다.
단계 10 : 절연, 게이트 산화물(40)성장, 게이트(26)정의, 그리고 산화물/질화물 스페이서(spacer)가 형성된 후, 소오스/드레인(24)은 N+도펀트의 얕은 주입으로 형성된다. 이 주입은 고유 폴리실리콘 영역(18)을 감싸주어여 한다. 왜냐하면 고유 폴리실리콘은 소스/드레인 도펀트에 대해 고 전도율을 갖기 때문이다. 열처리 후에, 제 7 도에 도시된 바와 같이 억세스 장치의 소스영역을 트렌치 내부의 폴리실리콘으로 접속한다면, 고유 폴리실리콘은 하이 도우핑 될 수 있다. 그후에 보통의 MOS 공정이 셀 구조를 갖추기 위해 계속된다. 전 공정은 완전히 CMOS 기술과 상응한다.
상기의 공정은 제 1 도나 제 4 도에 도시된 셀 구조로 귀착되며, 제 1, 4 도는 억세스 트랜지스터가 단-결정벌크 영역에서 만들어지는 것을 도시한다. 억세스 트랜지스터의 몸체는 기판 전압원에 의해 에피 영역(22)을 통해 직접 바이어스되거나 n-웰 전압원에 의해 바이어스된다. 실질적 견지에서 볼때, 만일 측면 에피텍셜 성장에 기인한 결함 영역이 있다면, 이러한 영역은 소오스 확산 영역에서 덮히어 가리워질 수 있으며 대부분의 결함들이 고유 폴리실리콘 플러그(plug)(18)를 트렌치 커패시터나 절연영역(예를들어, 얕은 트렌치 절연)으로 구성하는 것과 같은 단계에서 제거된다. 고-품질 에픽텍셜 층은 억세스 트랜지스터(제 8 도)의 채널 영역을 위해 준비될 수 있다.
유사한 원리들이 제 3 도에 도시된 셀 구조를 실현하기 위해 사용될 수 있으며, 제 3 도에는 트랜지스터가 단-결정 필름내에서 만들어지며 완벽한 산화물 절연을 함으로써 트렌치-커패시터 평면 경계에서도 위치함을 도시한다.
제조 공정은 아래와 같다.
단계 A와 B는 이전에 기술한 단계 1,2와 같다.
단계 C는 폴리실리콘 필름(18)은 제 9 도에 도시된 바와 같이 폴리기판이 기판 표면 "아래에" 위치하는 RIE법과 "화학 기계적 연마 기술"에 의해 평면화된다. 기판 표면상의 질화물 층(42)는 에칭 스톱용으로 사용된다.
단계 D와 E는 이전에 기술된 단계 4,5와 같다.
단계 F는 그 다음에는 라이트 도우핑된 P-형 실리콘 층이 제 10 도에 도시된 바와 같이 에픽택셜 성장된다. 왜냐하면 작은 트렌치-산화물 영역을 제외한 트렌치에서 산화물 층 위의 단-결정 실리콘 기판과 실리콘 측벽이 에피텍셜 성장으로 노출되었기 때문에, 많은 단-결정 시드는 수직 에피택시나 측벽 에피택시용으로 유용하다. 트렌치 영역을 위해, 에피 필름 두게가 트렌치 개구의 반 크기보다 넓게 만들어지듯이, 단-결정 에픽택셜 층(42)이 얻어질 수 있다.
단계 G와 H는 이전에 기술된 단계 7,8와 같다.
단계 I는 그 다음에는 종래의 ROX나 얕은 트렌치 절연이 사용될 수 있다. 제 3 도를 참조할 때, 완전한 산화물 절연 44와 46는 트렌치 커패시터 평면 경계내에 위치한 억세스 트랜지스터 필름을 완전히 절연하기 위해 사용될 수 있다. 비록 트랜지스터 필름을 충분히 얇게 만듦으로 해서 트랜지스터 몸체가 직접 바이어스될 수 없을지라도, 심한 킹크 효과(Kink offect)가 셀 동작에 영향을 줄 수 없다.
단계 J는 이전에 기술된 단계 10과 같다. 제 3 도는 최종의 셀 구조를 도시한 것이고 셀 구조내에는 억세스 트렌지스터가 산화물에 의해 완전히 절연되어 있으며, 기생 커패시턴스가 작게된다.
지금까지 서술된 것은 트렌치 커패시터 상단에 적층된 두가지의 벌크나 필름 물질에서 "단-결정" 트랜지스터를 갖는 새로운 단일-트랜시스터 다이나믹 메모리 셀 구조에 관한 것이다. 단-결정은 재결정화 공정을 일으키지 않고 에피택시로부터 직접 얻어진다.
지금까지 서술된 것은 단-결정 물질로 이루어지지 않은 트렌치 커패시터 상단에 단-결정 물질의 성장을 허용하는 새로운 공정 방법이다. 이 세 방법의 요점은 트렌치 커패시터상의 에피텍셜 성장을 위해 충분한 시딩(seeding)영역을 제공하기 위해 트렌치 커패시터를 둘러싼 실리콘 영역을 노출하기 위한 것이다. 이것은 수평, 수직 트랜지스터, 다이오드, 저항 등을 포함한 다른 종류의 장치를 단-결정 내에서 만들 수 있게 하며 트렌치 커패시터 상단에 직접 적층되게 할 수 있다.

Claims (2)

  1. 트렌치 커패시터 구조상에 단-결정 트랜지스터를 갖는 다이나믹 메모리를 제조하기 위한 방법에 있어서, 단계 1 : 단-결정 실리콘 기판상에 마스크층을 형성하며 ; 단계 2 : 상기 마스크 층에서 윈도우를 내고 상기 윈도우 하부의 상기 기판에서 트렌치를 애칭하며 ; 단계 3 : 상기 트렌치를 폴리실리콘 물질로 채우고 상기 폴리실리콘 물질을 에칭하며 ; 단계 4 : 트렌치를 채운 상기 폴리실리콘 상에 산화물 층을 형성하며 ; 단계 5 : 상기 기판으로부터 상기 마스크층을 제거하며 ; 단계 6 : 상기 기판과 트렌치 영역을 덮은 산화물상에 도우프된 에피텍셜 단-결정 실리콘 층을 성장시키며 ; 단계 7 : 상기 에피텍셜 실리콘 층위에 마스크층을 형성하며 ; 단계 8 : 상기 트렌치 영역상의 상기 마스크 층에서 윈도우를 내고 상기 에픽택셜 실리콘과 상기 트렌치 상의 산화물은 에칭하여 없애며 ; 단계 9 : 단계 8에서 형성된 상기 윈도우를 폴리실리콘 물질로 보충하며 ; 단계 10 : 단계 7에서 형성된 상기 마스크 층을 제거하며 ; 단계 11 : 종래의 게이트 산화물 성장과 제한, 그리고 소오스/드레인 도펀트 주입에 의해 상기 트렌치상의 억세스 트랜지스터 장치를 형성하는 단계로 이루어지는 것을 특징으로 하는 다이나믹 메모리 제조방법.
  2. 트렌치 커패시터 구조상에 단-결정 트랜지스터 구조를 갖는 다이나믹 메모리 장치에 있어서, 단-결정 실리콘 기판과, 절연 물질의 벽으로 제한된 도우핑된 폴리실리콘의 영역을 포함하는 상기 기판에 배치된 트렌치 커패시터와, 상기 기판상에 배치된 단-결정 에피텍셜 실리콘층과, 상기 트렌치 커패시터 위에 배치된 억세스 트랜지스터 장치와, 상기 단-결정 에피텍셜 실리콘 층 물질로 형성된 소오스/드레인 영역을 갖는 상기 억세스 트랜지스터 장치와, 상기 억세스 트랜지스터의 상기 소오스를 상기 트렌치 커패시터의 상기 도우핑된 폴리실리콘 물질로 접속하기 위해 상기 트렌치 커패시터 상에 상기 단-결정 에피텍셜 실리콘 층 내에 있는 윈도우에 배치된 폴리실리콘 영역으로 구성하는 것을 특징으로 하는 다이나믹 메모리 장치.
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