KR100187868B1 - 절연체상 실리콘 트렌치 구조물 및 이의 제조 방법 - Google Patents

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Abstract

트렌치 SOI 구조물이 설명되어 있다. 이 구조물은 예를 들면, DRAM 셀을 제조할 때 유용하다. 이 구조물은 종래의 기판 플레이트 트렌치 셀을 연장시킴으로써 제조될 수 있다. 이러한 SOI 셀은, SOI 디방스의 모든 다른 잇점 외에도, 기생 트렌치 측벽 누출 문제를 제거하고, 소프트 에러를 감소시키고, 웰-기판 누출 문제를 만족스럽게 해결한다.

Description

절연체상 실리콘(SOI) 트렌치 구조물 및 이의 제조 방법
제1도는 본 발명에 따른 SOI 트렌치 DRAM 셀의 횡단면도.
제2도 내지 제11도는 제1도의 DRAM 구조물을 위해 유용한 트렌치 구조물을 제조하는 프로세스의 여러 단계를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : SOI 기판 2 : 팁 트렌치(deep trench)
3a : 얇은 에피층( a thin epie layer) 4 : 산화물 밴드(oxide band)
5 : 어레이 웰(array-well) 6 : 산화물 칼러부(oxide coller)
7 : 폴리실리콘 충진부 8 : 트렌치 캐패시터 노드 유전체
9 : 디바이스 확산부 10 : 게이트 폴리
11 : 스트랩 폴 충진부 12 : 게이트 컨덕터 캡
13 : 표면 스트랩 14,16,19 : 질화물층
15,16 : 산화물층 17 : 평탄화 레지스트
18 : 열산화층 20 : 질화물 칼러부
21 : 폴리실리콘 22 : 하부 질화물 배리어층
본 발명은 절연체상 실리콘(silicon on insulator; SOI) 디바이스에 관하 것이고, 특히 SOI 트렌치 DRAM 셀에 관한 것이다.
절연체상 실리콘(SOI) 디바이스는 고성능 VLSI용으로 매우 유용하다. 박막 SOI 디바이스는 향상된 단 채널 효과(short channed effect) 및 임계 이하의 경사(subthreshold slope), 보다 높은 이동성(mobility), 래치 업(latch-up)으로부터의 자유성, 감소된 기생 캐패시턴스 및 감소된 전력 등과 같은 여러 잇점을 갖는다. 과거에는, 방사 경화(radiation-hardened) 디바이스의 제조가 SOI의 상업적인 응용에 가장 많이 사용되었다. 이러한 이용은 비싼 사파이어상 실리콘(silicon on sapphire)을 군용 방사 경화 디바이스용으로 대체할 목적에서 개발되었다. 지금이 분야에서 가장 우수한 시제품은 SRAM(256 kb)이다. 그러나, 지금까지는 DRAM을 제조하기 위해 SOI를 사용하는 것을 실용적인 것으로 고려하지 않는다.
SOI DARM의 한 가지 결점은 SOI 웨이퍼으 가격이 비싸다는 것이다. 또한, SOI DRAM 셀의 제조 기술은 종래의 DRAM 셀 제조 방식과 비교하여 상당히 복잡하다. 정상적으로 트렌치는 산화 마스크를 사용하여 에칭되기 때문에, 종래의 SOI 기판 내에 트렌치를 에칭하는 것은 매우 어렵다. 그 결과로서, SOI 기판상의 DRAM 셀은 SOI 기판의 상화 절연체 위에 비치되는 적층 개패시터(stacked capacitors)를 사용한다. 적층 캐패시터는 근원적으로 저 저장 패캐시턴스(low storage capaccitonce)를 가지며, 평탄화 문제를 수반한다. 또한, 적층 캐패시터 저장 노드를 포함하는 종래 기술의 SOI DARAM 셀은 기생 트렌치 측벽 누출(parasitic sidewall leakage), 고 소프트 에러율(high soft errors) 및 웰-기판(well-to-substrate) 누출이라는 결점을 갖는다.
본명세서에는 기판 플레이트 트렌치 셀(substrated plated trench; SPT)로부터 연장되는 SOI DARAM 셀 및 이를 제조하기 위한 방법이 설명된다.
본 발명의 목적은 가격이 저렴한 종래의 웨이퍼를 사용하여 제조될 수 있는 SOI DRAM 셀을 제공하는 것이다.
본 발명의 다른 목적은 종래의 DRAM에 비교하여 제조 공정상의 복잡성을 크게 증가시키지 않고 SOI DRAM 셀을 제조하기 위한 방법을 제공하는 것이다.
본 발명의 다른 목적은, 종래 기술의 적층 캐패시터 DARAM 셀과 관련된 기생 트렌치 측벽 누출 문제를 해소하고, 소프트 에러를 감소시키며, 웰-기판 누출 문제를 제거하는 SOI DRAM 셀을 제공하는 것이다.
본 발명은 SOI DRAM 디바이스용 트렌치 저장 캐패시터로서 이용하기 위한 트렌치 구조물에 관한 것이다. 트렌치 캐패시터는 웨이퍼 절연체(산화물) 아래에 배치되고, 엑세스(ACCESS) 디바이스는 절연체 산화물 위에 배치된다.
본 발명의 구조 및 방법이 유용하게 사용될 수 있는 기본 DRAM 셀 구조가 제1도에 도시되어 있다. 산화물 밴드(oxide band, 4)가 소스/드레인(105/106) 및 디바이스(10)의 하부에 제조된다. 산화물 밴드(4)는 DRAM 셀의 어레이에 대해 연속적으로 형성되며, 디바이스의 어레이 웰(array-well, 5)을 기판으로부터 분리시킨다. 상기 산화물 밴드(4)는 웰-기판 누출 현상을 완전히 해결한다. 소정의 기생 트렌치 측벽 누출 문제도 역시 기판으로부터 소스/드레인을 완전히 분리시키는 산화물 밴드(4)에 의해 완전히 제거된다. 제1도에 도시된 바와 같이, DRAM 셀 구조는 SOI 기판(1), 딥 트렌치(2), 기판(1)로부터 디바이스를 분리시키는 산화물 밴드(4), 어레이 웰(5), 트렌치 주위의 산화물 칼러부(oxide collar; 6), 팁 트렌치(2) 내부의 폴리실리콘 충진부(polysilicon fill, 7), 트렌치 캐패시터 노드 유전체(8), 디바이스 확산부(device diffusion, 9), 게이트 폴리(gate poly, 10), 스트랩 폴리 충진부(strap poly fill; 11), 게이트 컨덕터 캡(gate conductor cap, 12), 및 표면 스트랩(surface strap, 13)을 포함한다. 도면 부호(3)으로 표시된 점선 위는 얇은 에피층(epie layer, 3a)이고, 점선(3) 아래는 저 저항 기판(3b)이다.
산화물 밴드(4) 위의 셀 구조는 제1도에 도시된 특정 셀에 제한될 필요가 없다. 산화물 밴드(4)의 두께는 제조 공정 변수에 따라 제어되고 지정될 수 있다. 산화물 밴드는 얇아질수록 낮은 수직 응력을 발생시킨다. 일반적으로, 200Å 내지 500Å의 산화물 밴드 두께가 양호하다. 트렌치 내의 산화물 밴드는 기판의 표면 아래의 기판 내에 환형(annular) 산화물 영역을 형성한다.
이제 제2도를 참조하면, 본 발명의 SOI 트렌치 구조를 제조하는 바람직한 방법이 설명된다. 제2도에서, (14)는 얇게 피착된 질화물층이고, (15)는 피착된 산화물층이며, (16)은 얇게 피착된 또 다른 질화물층이다. 제2도의 질화물/산화물산화물 층(14, 15, 16)은 제3도에 도시된 바와 같이, 트렌치 마스크를 이용하여 패턴화된다. 질화물/산화물/산화물 층(14, 15, 16)은 반응성 이온 에칭(reactive ion etching)을 사용하여 실리콘(1)내에 트렌치(100)을 에칭하기 위한 마스크로서 사용된다. 다음으로, 트렌치(100)은, 제4도에 도시된 바와 같이, 실리콘 기판(1) 내에 약 0.5㎛ 내지 0.6㎛의 깊이로 반응성 이온 에칭된다. 이 깊이는 예상되는 소스/드레인 접합 깊이보다 깊다. 다음으로, 제5도를 참조하면, 열 산화물의 얇은 층(18)이 구조물의 실리콘 표면상에, 그리고 트렌치 내에 성장된다. 다음으로, 질화물층(19)가 피착되고, 이어서 평탄화 레지스트(17)이 웨이퍼상에서 스핀 온(spin on)되며, 그 결과로서 제6도의 구조물이 형성된다.
다음으로, 제7도를 참조하면, 평탄화 레지스트는 블랭켓 반응성 이온 에칭(Blanket RIE)에 의해 웰 깊이 이상의 레벨까지 리세스(recess)된다. 제8도에 도시된 바와 같이, 노출된 질화물층(19)는 등방성 에칭되어 하부의 질화물 배리어층(22)를 남긴다. 이어서, 잔여 평탄화 레지스트(17)이 소정의 적절한 용제로 제거되고, 트렌치는 피착에 의해 고유 폴리실리콘(intrinsic polysilicon; 21)으로 채워지고, 화학 기계적 폴리싱에 의해 평탄화되고 폴리싱된다. 이어서, 폴리실리콘(21)은 소스/드레인 접합 깊이 이하인 깊이(102)까지 리세스된다. 이어서, 질화물 칼러부(20)이 트렌치 주위에 형성되어, 제9도에 도시된 바와 같은 구조로 된다. 칼러부는 기판상에 질화물층을 피착하고, 곧이어 기판 및 트렌치의 수평 표면상에 놓여진 피착돈 질화물층을 이방성 에칭함으로써 형성된다.
이어서, 노출된 폴리실리콘(21)은 산화를 위해 선택적으로 등방성 에칭된다. 제10도에 도시된 바와 같이, 질화물 칼러부(20) 또는 배리어층(22)에 의해 보호되지 않는 실리콘은 어레이 영역내의 트렌치 주위에 산화물 밴드(4)를 형성하기 위해 산화된다. 256 Mb DRAM 칩으 경우에, 트렌치들 사이의 간격은 약 0.25㎛이다. 따라서, 산화 시간을 조정함으로써, 산화물 밴드(4)를 기판 내의 측방향으로 0.15㎛ 이상 연장하여 메모리 어레이내의 디바이스 하부에 연속적인 산화물 밴드가 형성되도록 한다.
산화 단계에 있어서, 트렌치 내부에 남아있는 소정의 돌출(proteuding) 산화물과 산화물층(16)을 이방성 에칭에 의해 제거한다. 이어서, 노출된 질화물 영역(20 및 22)가 등방성 에칭된다. 이어서, 산화물 밴드를 보호하기 위해, 얇은 질화물 컬러부(제11도의 23)를 트렌치 주위에 형성한다. 질화물 컬러부(23)은 산화물 밴드(4)와 트렌치(2)를 접촉시켜 준다. 전체 구조물상에 질화물의 얇은 층을 피착하고, 곧이어 상기 구조물 및 트렌치의 수평 표면으로부터 질화물을 등방성 에칭함으로써 칼러부가 형성된다. 이들 트렌치는 소정의 깊이까지 더 에칭되어, 제11도의 구조물을 형성한다.
그런 후에, 통상의 단계들이 제1도에 도시된 구조물을 제조하기 위한 계속적인 공정으로 이용될 수 있다.

Claims (11)

  1. 실리콘상 절연체(silicon-on-insulator: SOI) 트렌치 구조물을 제조하기 위한 방법에 있어서, ⅰ) 절연체층(insulator layer) 및 상기 절연체층 위에 실리콘층(silicon layer)을 갖는 SOI 기판을 제공하는 단계, ⅱ) 상기 기판 내에 트렌치-상기 트렌치는 상기 실리콘층을 관통하여 상기 절연체층에 도달함-를 에칭하는 단계, ⅲ) 상기 트렌치의 벽 위에 산화물층을 형성하는 단계, ⅳ) 상기 트렌치의 상기 산화물층 위에 제1마스크층(masking layer)을 형성하는 단계, ⅴ) 상기 절연체층의 위쪽에 있는 상기 트렌치의 상부로부터 상기 제1마스크층을 제거하고, 상기 트렌치의 하부에 상기 마스크층의 잔여부를 남기는 단계, ⅵ) 상기 제1마스크층의 잔여부와 상기 제1마스크층의 잔여부 위쪽에 있는 상기 트렌치의 일부분 위에 제2마스크층을 형성하는 단계, ⅶ) 상기 제2마스크층의 위쪽에 있는 상기 트렌치의 상부 위에 마스크 칼러부(masking collar)를 형성하는 단계, ⅷ) 상기 제2마스크층을 제거하여 상기 마스크 칼러부와 상기 제1마스크층 사이의 트렌치 밴드를 노출시키는 단계, 및 ⅸ) 상기 노출된 트렌치 밴드를 산화하여 상기 기판 표면 아래의 기판 내에 환형 산화물 영역(annular oxide region)을 형성하는 단계를 포함하는 SOI 트렌치 구조물 제조 방법.
  2. 제1항에 있어서, 상기 마스크 칼러부는 질화물을 포함하는 SOI 트렌치 구조물 제조 방법.
  3. 제1항에 있어서, 상기 제1마스크층은 질화물을 포함하는 SOI 트렌치 구조물 제조 방법.
  4. 제1항에 있어서, 상기 마스크 칼러부 및 상기 제1마스크층의 잔여부를 제거하는 단계와, 상기 트렌치 벽 표면 위에 얇은 질화물층을 형성하는 단계와, 상기 트렌치의 깊이를 연장하는 단계를 더 포함하는 SOI 트렌치 구조물 제조 방법.
  5. SOI 트렌치 구조물을 제조하기 위한 방법에 있어서, ⅰ) 절연체층 및 상기 절연체층 위에 실리콘층을 갖는 SOI 기판을 제공하는 단계, ⅱ) 상기 기판 내에 트렌치 - 상기 트렌치는 상기 실리콘층을 관통하여 상기 절연체층에 도달함 -를 에칭하는 단계, ⅲ) 상기 트렌치의 벽 위에 산화물층을 형성하는 단계, ⅳ) 상기 트렌치의 상기 산화물층 위에 질화물 마스크층을 형성하는 단계, ⅴ) 상기 절연체층의 위쪽에 있는 상기 트렌치의 상부로부터 상기 질화물 마스크층을 제거하고, 상기 트렌치의 하부에 상기 마스크층의 잔여부를 남기는 단계, ⅵ) 상기 질화물 마스크층의 잔여부와 상기 제1마스크층의 잔여부 위쪽에 있는 상기 트렌치의 일부분 위에 제2마스크층을 형성하는 단계, ⅶ) 상기 제2마스크층의 위쪽에 있는 상기 트렌치의 상부 위에 질화물 마스크 칼러부를 형성하는 단계, ⅷ) 상기 제2마스크층을 제거하여 상기 마스크 칼러부와 상기 질화물 마스크층 사이에 트렌츠 밴드를 노출시키는 단계, ⅸ) 상기 노출된 트렌치 밴드를 산화하여 상기 기판 표면 아래의 기판 내에 환형 산화물 영역을 형성하는 단계, ⅹ) 상기 마스크 칼러부 및 상기 질화물 마스크층의 잔여부를 제거하는 단계, XI) 상기 트렌치 벽 표면 위에 얇은 질화물층을 형성하는 단계, 및 XII) 상기 트렌치의 깊이를 연장하는 단계를 포함하는 SOI 트렌치 구조물 제조 방법.
  6. 트렌치 구조물에 있어서, 기판과, 상기 기판 내의 폴리실리콘으로 된, 저장 노드와, 산소가 상기 트렌치 내부로부터 방사상으로 바깥 방향으로 상기 기판 표면 아래의 기판으로 확산되는 확산 산소를 포함하고 상기 저장 노드를 둘러싸는 환형 산화물 밴드를 포함하며, 상기 환형 산화물 밴드는 그 끝이 점점 가늘어져(tapered) 상기 트렌치의 벽쪽으로 가까울수록 상기 환형 산화물 밴드 두께가 점차적으로 증가하는 트렌치 구조물.
  7. 제6항에 있어서, 상기 환형 산화물 밴드와 접촉해 있는 상기 트렌치 내의 질화물 칼라부를 더 포함하는 트렌치 구조물.
  8. 제6항의 트렌치 구조물을 다수 포함하는 SOI DRAM에 있어서, 인접한 트렌치 구조물을 둘러싸고 있는 상기 산화물 밴드들이 교차하도록 상기 트렌치 구조물들이 배열되어 있는 SOI DRAM.
  9. SOI 트렌치 DRAM 셀에 있어서, ⅰ) 기판을 제공하는 단계, ⅱ) 상기 기판 내에 트렌치를 에칭하는 단계, ⅲ) 상기 트렌치 벽 위에 산화물층을 형성하는 단계, ⅳ) 상기 트렌치 벽 위에 상기 산화물층 위에 마스크층을 형성하는 단계, ⅴ) 상기 트렌치의 상부로부터 상기 마스크층을 제거하는 단계, ⅵ) 상기 트렌치의 상부 위에 마스크 칼러부를 형성하고 상기 마스크 칼라부 아래와 상기 트렌치의 주위에 상기 트렌치 벽 위의 상기 산화물층의 노출 부분을 남기는 단계, 및 ⅶ) 상기 트렌치 내의 상기 산화물층의 상기 노출 부분을 산화하여 상기 기판 표면 아래의 기판 내에 환형 산화물 밴드-상기 환형 산화물 밴드는 그 끝이 점점 가늘어져서 상기 트렌치의 벽쪽으로 가까울수록 상기 환형 산화물 밴드의 두께가 점차적으로 증가함-를 형성하는 단계를 포함하는 공정에 의해 제조되는 SOI 트렌치 DRAM 셀.
  10. SOI 트렌치 DRAM 셀에 있어서, ⅰ) 기판을 제공하는 단계, ⅱ) 상기 기판 내에 트렌치를 에칭하는 단계, ⅲ) 상기 트렌치 벽 위에 산화물층을 형성하는 단계, ⅳ) 상기 트렌치 내에 질화믈 마스크층을 형성하는 단계, ⅴ) 상기 트렌치의 상부로부터 상기 질화물 마스크층을 제거하는 단계, ⅵ) 상기 트렌치의 상부 위에 질화물 마스크 칼라부를 형성하고 상기 마스크 칼라부 아래의 상기 트렌치의 주위에 상기 트렌치 벽 위의 상기 산화물층의 노출 부분을 남기는 단계, 및 ⅶ) 상기 트렌치 내의 상기 산화물층의 상기 노출 부분을 산화하여 상기 기판 표면 아래의 상기 기판 내에 환형 산화물 밴드-상기 환형 산화물 밴드는 그 끝이 점점 가늘어져서 상기 트렌치의 벽쪽으로 가까울수록 상기 환형 산화물 밴드의 두께가 점차적으로 증가함-를 형성하는 단계, ⅷ) 상기 마스크를 칼러부와 남아있는 모든 마스크층에 제거하는 단계, 및 ⅸ) 에칭에 의해 상기 트렌치의 깊이를 연장한는 단계를 포함하는 공정에 의해 제조되는 SOI 트렌치 DRAM 셀.
  11. 제6항에 있어서, 상기 환형 산화물 밴드의 두께는 약200Å에서 약 500Å인 트렌치 구조물.
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