KR100232319B1 - 캐패시터 형성 방법 및 에스오아이 회로용 캐패시터 - Google Patents

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Abstract

본 발명은 SOI내의 대용량, 저임피던스 디커플링 캐패시터 및 그 제조 방법에 관한 것이다. 부가적인 마스크에 사용에 의해 캐패시터의 내면을 덮는 절연체를 제거함으로써 캐패시터에 인접한 고전도성 트랜치 기판 접점을 만들며, 따라서 트랜치가 도핑된 폴리실리콘으로 채워질 때 기판 접점을 만들수 있게 된다. 본 발명의 공정은 현재의 SOI 로직 기법에 적합하여 용이하게 도입될 수 있다. SOI 디커플링 캐패시터는 실리콘 및 매립된 산화물층을 통해 하부의 실리콘 기판내로 연장하는 트랜치에 형성된다.

Description

캐패시터 형성 방법 및 에스오아이 회로용 캐패시터
본 발명은 SOI(silicon on insulator) 구조체용의 대용량 캐패시터에 관한 것으로서, 특히 SOI용 디커플링(decoupling) 캐패시터 및 그의 제조 방법에 관한 것이다.
고성능 회로는 급속한 전류 스위칭에 의해 발생되는 노이즈를 제한하기 위해 DC 전원과 접지 라인간에 고용량의 저임피던스 디커플링 캐패시터를 필요로 한다. 주지하다시피, 이 노이즈는 예를 들어, 유도성 및 용량성 기생으로 인해 발생될 수 있다. 노이즈 문제는 매우 낮은 신호로 작동되는 것을 필요로 하는 혼합 모드 제품(mixed-mode products)(아날로그/디지탈)에 특히 관련된 문제이다.
이상적인 것은, 전력 및 접지 라인에서의 노이즈 감소 효율을 증가시키기 위해 디커플링 캐패시터를 가능한 부하에 가깝게 위치시키는 것이다. 따라서, 디커플링 캐패시터는 칩상에 직접 제조되어 왔다.
그러나, SOI 혹은 벌크 MOS 고성능 회로의 경우, 반전(inversion) 캐패시터의 저항은 커플링 임피던스를 나타내는 반전층 저항으로 인해 고주파 노이즈의 디커플링에 있어 극도로 높다(＞5K-ohm/sq). 반면에, 축적 캐패시터는 벌크 MOS에서 효과적이지만, 이들은 절연체상의 얇은 실리콘층의 고저항으로 인해 SOI용으로는 적합하지 않다. 그 밖의 다른 디바이스를 고려해야 하므로, 이러한 얇은 SOI층이 항상 추구되고, 이는 디커플링 캐패시터 문제를 더욱 악화시킨다. 또한, 플레이너 접합 캐패시턴스는 기판에 대한 매우 낮은 SOI 캐패시턴스로 인해 SOI용으로 적합하지 않다. 본 발명 이전에 벌크 MOS 기법에 대해 흔히 적용되었던 디커플링 캐패시터 접근 방식중 그 어떤 것도 고성능 SOI 회로에 대한 충분히 수용가능한 해결책을 제공하지 못했다.
매립된 산화물층의 열악한 열적 전도성으로 인해, 비교적 고전력을 소모하는 SOI 디바이스들은 그들 환경과의 열적 평형(electro-thermal equilibrium)에서 벗어나게 되며, 또한 그들의 벌크 디바이스 대응물보다 더 높은 동작 온도를 갖는다.
높은 동작 온도는 반전형 디커플링 캐패시터위의 게이트층의 영역을 증가시킴으로써 다소 완화된다. 그러나, 그 방안은 제조된 회로를 구성하는데 요구되는 실리콘의 양을 증가시키는 결점이 있다. 또한, SOI 캐패시터는 요구되는 임피던스보다 여전히 높은 임피던스를 갖는다. 즉, 전술한 높은 반전층 저항은 캐패시터의 영역을 증가시킴에도 불구하고 종래의 SOI 기법에서 용이하게 해결되지 않는다.
따라서, 본 발명 이전에는, SOI MOS 기법으로 제조된 것과 같은 고성능 회로를 위한 매우 낮은 임피던스를 갖는 디커플링 캐패시터에 대해 충족되지 않은 요구가 남아 있었다.
본 발명의 목적은 디커플링 캐패시터용, 혹은 아날로그 및 디지탈 회로를 위한 그 밖의 다른 용도로 사용될 수 있는 작은 영역에서 대용량을 획득하는 수단을 제공하는 반도체 디바이스를 제공하는데 있다.
본 발명의 다른 목적은 캐패시터 다음에 고전도성 트랜치 기판 접점을 제조하는데 있다.
본 발명의 또다른 목적은 향상된 SOI 열전 안정성을 가지며, 능동 SOI 디바이스와 기판간의 높은 열적 전도 경로를 제공하는 반도체 구조체 및 그의 제조 공정을 제공하는데 있다.
본 발명의 또다른 목적은 SOI층과 하부의 실리콘 기판간에 저임피던스의 대용량 캐패시터를 제공하는 반도체 기판과, 그의 제조 공정을 제공하는데 있다.
이들 목적 및 그 밖의 다른 목적, 장점, 이점은 SOI내의 대용량, 저임피던스 캐패시터와 그의 제조 방법을 제공하는 본 발명에 의해 달성된다. 고전도성 트랜치 기판 접점은 부가적인 마스크의 사용에 의해 캐패시터의 내면을 덮는 절연체를 제거함으로써 캐패시터에 인접하게 만들어지며, 따라서 트랜치가 도핑된 폴리실리콘으로 채워질 때 기판 접점을 만들수 있게 된다.
본 발명의 프로세스는 현재의 SOI 로직 기법에 적합하여, SOI 로직에 용이하게 도입될 수 있다. SOI 디커플링 캐패시터는 SOI 및 매립된 산화물층을 통해 하부의 실리콘 기판내로 연장하는 트랜치내에 형성된다. 폴리실리콘 트랜치 충진물과 기판 사이의 얇은 유전체 캐패시턴스는 본 발명에 의해 제공되는 중요한 이점이다. 기판은 또한 전류에 대한 낮은 임피던스 경로를 제공해서, 고성능 회로의 노이즈를 최소화한다.
캐패시터 플레이트 접점에 의해 제공되는 기판에 대한 낮은 전기적 임피던스 경로외에, 이 구조체는 SOI층과 기판 사이에 낮은 열적 저항을 또한 제공한다. 선택적으로 고전력 소모 디바이스(예를 들어, 고전력 구동기)에 대해 SOI와 기판간의 열적 접점을 사용함으로써, 보다 안정한 열전 특성이 실현될 수 있다. 열적 접점을 사용함으로써 디바이스는 열전 평형을 신속히 확립할 수 있게 되며, 또한 현저하게 감소된 온도에서 동작하게 된다. 따라서, 부(-)의 차동 출력 컨덕턴스 및 저하된 항복 전압과 같은 온도 의존 효과가 감소된다. 본 발명의 구조는 또한 고전력 디바이스용의 국부적인 히트 싱크(local heat sinks)를 제공한다.
본 발명의 이들 및 그 밖의 다른 목적 및 특징은 바람직한 실시예의 여러 도면 및 상세한 설명으로부터 더 명백해질 것이다.
도 1 내지 도 8은 본 발명에 따른 여러 제조 단계에서의 반도체 구조체의 확대 단면도이며, 도 8은 특히 도 9에 지시된 방향에서 취해진 단면을 도시한 도면
도 9는 본 발명에 따른 완성된 반도체 구조체의 확대 평면도
도면의 주요 부분에 대한 부호의 설명
1 : SOI 구조체 10 : 실리콘 기판
11 : 매립된 절연 산화물층 12 : 실리콘층
13 : 매립된 산화물층 18 : 캐패시터 트랜치
도면에는, 본 발명의 반도체 구조의 대표적인 부분이 여러 제조 단계에서 확대 도시되어 있다. 이들 도면은 일정한 비율로 도시하지 않았는데, 이는 여러가지 층의 두께를 시각적인 명확성을 위해 도시했기 때문인 것으로, 그들 각 층의 두께는 본 명세서에서 달리 지적하지 않는 한 제한적인 의미로 해석되어서는 안된다.
도 1을 참조하면, 단결정 실리콘인 실리콘층(12) 및 매립된 절연 산화물층(11)(예를 들어, 실리콘 이산화물)이 P-형 실리콘 기판(10)상에 형성되어 있다. 실리콘층(12) 및 절연층(11)은 함께 SOI 구조체(1)를 형성한다. SOI 구조체(1)는 SOI 구조체를 제조하는 임의의 통상적인 기법에 의해 제공될 수 있다. 예를 들면, SOI 구조체(1)는 종래의 SIMOX 기법에 의해 고농도의 산소를 벌크 기판(10)내로 주입함으로써 형성될 수 있다. 대안적으로, SOI 구조체(1)는 종래의 본딩 및 에칭 백(bonding and etching back) 공정에 의해 형성될 수 있다. SOI 구조체를 형성하기 위한 이들 및 그 밖의 다른 종래의 기법은 예를 들어 미국 특허 제 5,241,211 호에 개시되어 있으며, 이는 참조로 본발명에 인용된다. 벌크 반도체 기판상에 형성되는 바와 같은 SOI 구조체(1)는 미리 형성된 SOI 웨이퍼로서 본 발명의 프로세스에 도입될 수 있다. 매립된 산화물층(11) 및 실리콘층(12)의 두께는 디바이스 요구 조건에 따라 변할 수 있다. 일반적으로, 실리콘층(12)의 두께는 거의 500Å 내지 5,000Å 범위에 있으며, 매립된 산화물층(13)의 두께는 거의 500Å 내지 1㎛의 범위에 있다. 대략 8 nm 두께의 패드 산화물층(13)(예를 들어, 실리콘 이산화물)과, 대략 100 nm 두께의 패드 질화물층(14)(예를 들어, 실리콘 질화물)은 순차적으로 실리콘층(12)상에 침착된다.
도 2에 도시한 바와 같이, 감광성층(15)(예를 들면, 포토레지스트)은 질화물층(14)상에 피복되고 현상되어, 캐패시터 트랜치의 패턴을 규정한다. 패터닝된 포토레지스트의 사용을 통해, 캐패시터 트랜치(18)의 패턴은 질화물층(14)으로 전사된다. 이방성 에칭에 의해, 패턴은 패드 산화물(13), 실리콘층(12), 매립된 산화물층(11)을 통해 최종적으로 하부의 실리콘 기판(10)으로 전사되어서, 캐패시터 트랜치(18)를 형성하게 된다. 벌크 실리콘 기판(10)내의 트랜치(18)의 깊이는 요구되는 캐패시턴스에 의해 결정된다. 이 제조 단계의 중간 구성은 도 2에 도시된다. 포토레지스트(15)는 이 시기에 제거된다.
그 다음, 보호성 포토레지스트층(도시되지 않음)을 웨이퍼의 상부 노출된 표면 영역상에 침착한 후, 캐패시터 트랜치(18)를 규정하는 트랜치 영역과 캐패시터 트랜치(18)에 인접한 영역의 SOI 질화물 패드(14)로부터 포토레지스트를 제거하여 N+ 주입을 위해 이들 영역 모두를 노출시킨다. 패터닝된 보호성 포토레지스트의 나머지는 외측에 위치되고 현 관심사의 캐패시터 영역에서 개구를 규정하기 때문에 도 2에 도시되지 않는다.
도 3에 도시된 바와 같이, N+ 주입은 디바이스의 표면에 걸쳐 수행된다. N+ 도펀트 또는 불순물로서는 높은 도우즈(dose : 1 회 주입량)의 인이 바람직하나, 대안적으로는 붕소 또는 비소와 같이 다른 IIIA 혹은 VA족의 물질이 도펀트로서 사용될 수 있다. 도 4에 도시된 바와 같이, 주입 도펀트는 트랜치 하부의 노출된 영역으로 침투되어 N+ 영역(16)을 형성하며, 또한 질화물층(14)/패드 산화물(13)을 통해 트랜치(14)에 인접한 SOI 표면 영역으로 침투되어 실리콘층(12)의 상부 표면 영역에 N+ 영역(17)을 형성한다. 인 주입은 5내지 50KeV의 이온 에너지 레벨과 1.0E12 내지 1.0E15/cm2의 이온 도우즈로 수행된다. 에너지는 주입의 피크가 (포토레지스트에 의해 덮히지 않은) 트랜치 캐패시터에 인접한 실리콘층(12)에 나타나도록 선택된다. 이 제조 단계에서 사용되는 보호성 포토레지스트는, 후에 능동 디바이스(본 발명을 이해하는데 필수적이지 않은 특징에 관련되기 때문에 도면에 도시하지 않았음)를 포함하게 될 다른 영역으로부터의 주입을 차단한다. 주지하다시피, 본 발명에 대한 대안적인 구성에서는 P+영역(16)과 실리콘(12)의 상부 표면 영역의 P+ 영역(17)을 형성하기 위해 N형 실리콘 기판(10) 및 P형 주입 도펀트가 사용될 수 있다.
도 7에 가장 잘 도시된 바와 같이, 본 명세서에서 기술되는 후속 공정 단계에서 발생하는 열적 버짓(thermal budget)은 주입된 인을 효율적으로 확산시켜서, 트랜치에서 트랜치로 연속하는 N-영역(16)이 형성되며 실리콘층(12)이 N+영역(17)의 도펀트의 확산에 의해 완전히 도핑되게 할 것이다.
공정 흐름에 대한 설명으로 다시 돌아가면, N+영역(16, 17)의 주입에 사용되는 보호성 포토레지스트의 제거후, 캐패시터 트랜치(18)의 노출된 실리콘 표면은 단기간의 희생적 산화(short sacrificial oxidation) 및 에칭으로 세척된다. 그 후, 도 4에 도시된 바와 같이, 얇은 복합 질화물/산화물 캐패시터 유전체층(19)이 DRAM 제조에 사용되는 종래의 공정 방법을 사용하여 트랜치(18)의 벽 및 질화물 패드층(14)의 표면상에 통상적인 기법으로 형성된다. 예를 들면, 유전체층(19)은 약 5 nm의 질화물을 침착한 다음에 질화물을 재산화시켜 약 3 nm의 중첩 산화물을 성장시킴으로써 형성될 수 있다.
그 후, 캐패시터 플레이트 마스크(21)를 사용하여 도 5에 도시된 트랜치(18a)와 같은 트랜치를 형성하는데, 이는 도 7 및 도 8에 도시된 하부의 확산된 캐패시터 플레이트(16)와의 접촉에 사용될 것이다. 도 5에 가장 잘 도시된 바와 같이, N+ 실리콘층(17)의 표면(17')을 노출시키기 위해 얇은 유전체층(19)과 주변 패드층(14)의 질화물 패드 물질 및 얇은 패드 산화물(13)은 트랜치로부터 제거된다. 도 5는 트랜치 측벽 및 트랜치(18a)의 하부로부터 유전체층(19) 부분을 제거하는 것을 도시하지만, 트랜치(18a)의 경계를 정하여 그 트랜치의 한정을 돕는 실리콘층(17) 및 반도체 기판(10)의 에지가 노출되도록 유전체층(19) 부분이 효과적으로 제거되는 한 유전체층(19)은 트랜치(18a)의 하부로부터 제거될 필요가 없음을 이해할 것이다.
바람직한 실시예에서, 이 단계에 대한 에칭은 실리콘에 대해 선택적인 질화물층(14) 및 얇은 패드 산화물층(13)에 대한 작은 등방성 성분을 사용하는 단일의 지배적 방향성 에칭 단계이다. 작은 등방성 성분은 트랜치(18a)의 트랜치 측벽으로부터 캐패시터 유전체 성분(19)을 제거하는데 필요하다. 이 단계에 대한 식각 화학물은 CF4+CHF3+O2+Ar의 가스 혼합물로부터 추출된 플라스마일 수 있으며, 이는 실리콘에 대한 선택도가 대략 10 : 1이며, 보호되지 않은 트랜치(18a)의 내부로부터 캐패시터 유전체(19)뿐만 아니라 패드 산화물층(13)을 대략 8 nm 제거할 것이다. 포토레지스트가 이 단계에 대한 에칭 마스크(21)로서 사용될 수 있다. 대안적으로, 실리콘, 실리콘 이산화물, 실리콘 질화물에 대해 후에 선택적으로 제거될 수 있는 다른 유형의 마스킹층, 예를 들어 포토레지스트층에 의해 패터닝된 폴리이미드가 이 에칭 단계에 또한 사용될 수 있다.
도 6에 도시된 바와 같이, 캐패시터 플레이트 포토레지스트 마스크(21)의 스트립핑에 이어, 그 위치에서 N+ 도핑된 폴리실리콘(20)이 트랜치(18, 18A)에 침착되며, 패드 질화물(14)의 상부까지 폴리싱 백(polishing back)된다. 대안적으로, 도핑되지 않은 폴리실리콘을 트랜치(18, 18a)에 채워 폴리싱 백한 다음, 트랜치에 채워진 폴리실리콘을 도핑하기 위해 N+ 주입을 주입 마스크와 연관시켜 수행할 수도 있다. 폴리실리콘 트랜치 충진물(20)은 노출된 실리콘 표면(17')과 접촉한다. 트랜치(18a)를 채우는 도핑된 폴리실리콘(20)과 노출된 실리콘 표면(17') 사이에 형성된 그 같은 접촉은 실리콘층(12)과 기판(10)내에 합체된 확산 영역(16) 사이에 낮은 열적 저항 경로(즉, 높은 열적 전도 경로)를 또한 제공한다.
도 9에 도시된 바와 같이, 그 후 얕은 트랜치 격리부(shallow trench isolation, STI)(23)는 외부에 형성되며, 본 발명의 캐패시터 영역의 경계를 정한다. 원래의 패드층은 STI 형성을 위한 패드로서 또한 사용된다. 캐패시터는 STI용 얕은 트랜치의 에칭 동안 보호 포토레지스트(도시되지 않음)에 의해 보호된다. 대안적으로, 포토레지스트의 직접적인 사용이 바람직하지 못한 경우에는, 캐패시터를 포토레지스트에 의해 형성된 희생층에 의해 보호할 수 있다. STI "호(moat)"는 디커플링 캐패시터를 둘러싸며, 인접한 디바이스에 대한 격리 수단을 제공한다.
그 후, 표준 공정을 실행하여 디바이스를 완성한다. 예를 들면, 도면을 간략히 하기 위해 도시하지 않은 종래의 게이트 희생 산화물, 게이트 산화물, 게이트 전도체 측벽 산화를 형성한다. 게이트 희생 산화물, 게이트 산화물, 게이트 전도체 측벽 산화 과정에서, 소량의 트랜치 폴리실리콘이 폴리 트랜치 필(20)의 상부로부터 소비된다. 도 7에 도시된 바와 같이, 게이트 측벽 산화후, 캡 산화물층(22)이 폴리 트랜치 충진물(20)상에 형성되어, 캐패시터 트랜치위에 여전히 남겨지는데, 이는 후에 제거되어 국부적인 상호접속 금속인 제 1 레벨의 금속(25)과 캐패시터가 접촉되게 한다. 도 7에 도시된 바와 같이, 열적 버짓으로 인해 하부의 캐패시터 플레이트 확산 영역(16)들은 이 제조 단계에서 서로 합체되어 연속 확산 영역으로 되는데, 이는 낮은 전기적 임피던스를 위해 필수적이다. 마찬가지로, 또한 층(12)의 영역(17)에 주입된 도펀트는 이 접합에 의해 층(12) 전체에 걸쳐서 확산된다. 또한, 인접한 트랜치(18, 18A)와 STI 사이에 남아 있는 원래의 패드 질화물(14)은 트랜치 폴리실리콘(20)과 무경계 접촉을 이룰 수 있게 된다.
도 8에 도시된 바와 같이, 폴리 트랜치 충진물(20)을 포함하는 캐패시터 트랜치(18)의 표면은 캡 산화물(22)의 제거후 제 1 레벨의 금속(25)과 접촉된다. 제 1 레벨의 금속(25)은 보로포스포실리케이트(borophosphosilicate) 글래스(BPSG) 유전체층(24)에 형성된 비아내에 금속을 침착시킴으로써 형성될 수 있다.
도 9에 도시된 바와 같이, 꾸불꾸불한 트랜치 패턴(26)은 캐패시터 노드를 형성한다. 캐패시터 플레이트 접점부(27)는 도 9에 도시된 패턴을 갖고 있으며, 트랜치(18a)내의 도핑된 폴리실리콘 트랜치 충진물(20)이 실리콘층(12)의 노출된 표면(17')으로부터 기판(10)의 N+ 연속 영역(16)까지 확장하는 곳에 형성된다. 낮은 전기적 임피던스외에, 실리콘층(12)의 표면(17')과 기판(10)의 N+ 연속 영역(16)에 대한 도핑된 폴리실리콘 트랜치 충진물(20)의 직접적인 접촉으로, 고전력 디바이스(예를 들어, 구동기)의 히트 싱크에 사용될 수 있는 낮은 열적 저항 경로가 실리콘(12)과 기판(10) 사이에 제공된다. 실리콘층(12)은 또한 캐패시터 트랜치들(18)(및 18a)간에 N+ 도핑되기 때문에, 부가적인 캐패시턴스는 트랜치 폴리와 SOI간의 캐패시턴스로부터 획득된다.
본 발명을 하나의 바람직한 실시예를 통해 기술하였으나, 본 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 정신 및 범주를 벗어나지 않는 범위내에서 전술한 많은 단계를 변경할 수 있으며 도펀트 종류 및 유형 그리고 다른 물질을 자유롭게 선택할 수 있음을 이해할 것이다.
본 발명에 의하면, 작은 영역에서 대용량이 획득되고, 또한 캐패시터 다음에 고전도성 트랜치 기판 접점이 제공되며, 또한 SOI 열전 안전성이 향상되고, 능동 SOI 디바이스와 기판간에 높은 열적 전도 경로가 제공되며, 또한 SOI층과 하부의 실리콘 기판간에 저임피던스의 대용량 캐패시터가 제공된다.

Claims (23)

  1. SOI 회로에 캐패시터를 형성하는 방법에 있어서,
    ① 제 1 도펀트 유형(a dopant type)을 갖는 반도체 기판상에 SOI 구조체를 제공하는 단계 ― 상기 SOI 구조체는 상기 반도체 기판상의 매립된 절연층 및 그 위의 실리콘층을 포함한다 ― 와,
    ② 상기 실리콘층상에 절연 패드층을 형성하는 단계와,
    ③ 상기 패드층, 상기 실리콘층 및 상기 매립된 절연층을 통해 상기 반도체 기판내로 연장하는 캐패시터 트랜치를 형성하는 단계 ― 상기 트랜치는 측벽 및 트랜치 하부를 갖는다 ― 와,
    ④ 상기 제 1 도펀트 유형과 상이한 유형의 제 2 도펀트를 상기 트랜치 하부의 아래에 위치한 상기 반도체 기판의 부분과 상기 실리콘층내로 주입하는 단계와,
    ⑤ 상기 트랜치 측벽 및 상기 트랜치 하부위에 유전체층을 형성하는 단계와,
    ⑥ (ⅰ) 적어도 하나의 트랜치의 경계를 형성하는 상기 실리콘층 및 상기 반도체 기판의 에지를 노출시키기 위해 상기 적어도 하나의 트랜치의 상기 측벽으로부터 상기 유전체층의 부분과, (ⅱ) 상기 적어도 하나의 트랜치의 경계를 형성하는 상기 실리콘층의 표면 부분을 노출시키기 위해 상기 절연 패드층의 부분을 제거하는 단계와,
    ⑦ 상기 트랜치를 전도성 물질로 채우는 단계 ― 상기 전도성 물질은 상기 적어도 하나의 트랜치의 경계를 형성하는 상기 실리콘층 및 상기 반도체 기판의 상기 노출된 표면 부분과 또한 접촉되어서 상기 적어도 하나의 트랜치내의 상기 반도체 기판에 대한 전기적 접점 및 열적 전달 경로를 형성한다 ― 를 포함하는 캐패시터 형성 방법.
  2. SOI 회로에 캐패시터를 형성하는 방법에 있어서,
    ① 제 1 도펀트 유형을 갖는 반도체 기판상에 SOI 구조체를 제공하는 단계 ― 상기 SOI 구조체는 상기 반도체 기판상의 매립된 절연층 및 그 위의 실리콘층을 포함한다 ― 와,
    ② 상기 실리콘층상에 절연 패드층을 형성하는 단계와,
    ③ 상기 패드층을 통해 캐패시터 트랜치의 패턴을 형성하는 단계와,
    ④ 상기 실리콘층 및 상기 매립된 절연층을 통해 상기 반도체 기판내로 상기 트랜치 패턴을 에칭하는 단계 ― 상기 트랜치는 측벽 및 트랜치 하부를 갖는다 ― 와,
    ⑤ 상기 제 1 도펀트 유형과 상이한 유형의 제 2 도펀트를 상기 트랜치 하부의 아래에 위치한 상기 반도체 기판의 부분과 상기 실리콘층내로 주입하는 단계와,
    ⑥ 상기 트랜치 측벽 및 상기 트랜치 하부위에 유전체층을 형성하는 단계와,
    ⑦ (ⅰ) 적어도 하나의 트랜치의 경계를 형성하는 상기 실리콘층 및 상기 반도체 기판의 에지를 노출시키기 위해 상기 적어도 하나의 트랜치의 상기 측벽으로부터 상기 유전체층의 부분과, (ⅱ) 상기 적어도 하나의 트랜치의 경계를 형성하는 상기 실리콘층의 표면 부분을 노출시키기 위해 상기 절연 패드층의 부분을 제거하는 단계와,
    ⑧ 상기 트랜치를 전도성 물질로 채우는 단계 ― 상기 전도성 물질은 상기 적어도 하나의 트랜치의 경계를 형성하는 상기 실리콘층 및 상기 반도체 기판의 상기 노출된 표면 부분과 또한 접촉되어서 상기 적어도 하나의 트랜치내의 상기 반도체 기판에 대한 전기적 접점 및 열적 전달 경로를 형성한다 ― 를 포함하는 캐패시터 형성 방법.
  3. 제 2 항에 있어서,
    상기 실리콘층상에 산화물층을 형성한 후 상기 산화물층상에 실리콘 질화물층을 형성하는 단계로 복합 구조체로서 상기 절연 패드층을 형성하는 단계를 더 포함하는 캐패시터 형성 방법.
  4. 제 2 항에 있어서,
    상기 제 1 도펀트 유형은 P형이며, 상기 제 2 도펀트 유형은 N형인 캐패시터 형성 방법.
  5. 제 2 항에 있어서,
    상기 제 1 도펀트 유형은 N형이며, 상기 제 2 도펀트 유형은 P형인 캐패시터 형성 방법.
  6. 제 2 항에 있어서,
    상기 실리콘층은 단일 결정 실리콘 물질을 포함하는 캐패시터 형성 방법.
  7. 제 2 항에 있어서,
    상기 트랜치 하부들 아래에 위치한 상기 반도체 기판의 부분으로 주입된 상기 제 2 도펀트는 연속 도핑된 부분으로 합체되는 캐패시터 형성 방법.
  8. 제 2 항에 있어서,
    SIMOX 공정에 의해 상기 반도체 기판으로 고농도의 산소를 주입함으로써 상기 매립된 절연층 및 상기 실리콘층을 형성하는 단계를 포함하는 캐패시터 형성 방법.
  9. 제 2 항에 있어서,
    본딩 및 에칭 백 공정(a bond and etch back process)에 의해 상기 매립된 절연층 및 상기 실리콘층을 형성하는 단계를 포함하는 캐패시터 형성 방법.
  10. 제 2 항에 있어서,
    상기 트랜치 패턴의 상기 에칭은 이방성 에칭을 포함하는 캐패시터 형성 방법.
  11. 제 2 항에 있어서,
    상기 제거 단계는 플라스마(a plasma)로 에칭하는 단계를 포함하는 캐패시터 형성 방법.
  12. 제 2 항에 있어서,
    상기 트랜치를 채우는 상기 전도성 물질은 도핑된 폴리실리콘 및 무정형 실리콘(amorphous silicon))으로 구성된 그룹으로부터 선택된 캐패시터 형성 방법.
  13. 제 2 항에 있어서,
    상기 트랜치를 채우는 상기 전도성 물질은 상기 제 2 유형의 도펀트를 갖는 폴리실리콘 물질을 포함하는 캐패시터 형성 방법.
  14. 제 13 항에 있어서,
    상기 제 1 도펀트 유형은 P형이며, 상기 제 2 도펀트 유형은 N형인 캐패시터 형성 방법.
  15. 제 2 항에 있어서,
    상기 캐패시터는 대용량 캐패시터인 캐패시터 형성 방법.
  16. 제 2 항에 있어서,
    상기 캐패시터는 디커플링 캐패시터인 캐패시터 형성 방법.
  17. SOI 회로용 캐패시터에 있어서,
    ① 제 1 도펀트 유형을 갖는 반도체 기판과,
    ② 상기 반도체 기판상의 SOI 구조체와,
    ③ 상기 SOI 구조체상의 절연 패드층과,
    ④ 상기 패드층 및 상기 SOI 구조체를 통해 상기 반도체 기판내로 연장하는 캐패시터 트랜치의 패턴 ― 상기 트랜치는 측벽 및 트랜치 하부를 갖는다 ― 과,
    ⑤ 상기 트랜치 하부의 아래에 위치한 상기 반도체 기판의 부분과 상기 SOI 구조체에 제공되는 상기 제 1 도펀트 유형과 상이한 유형의 제 2 도펀트와,
    ⑥ 상기 트랜치의 상기 트랜치 측벽 및 상기 트랜치 하부위의 유전체층 ― 적어도 하나의 트랜치는 상기 적어도 하나의 상기 트랜치의 상기 측벽상에 상기 유전체층을 갖지 않으며, 상기 적어도 하나의 트랜치의 경계를 형성하는 상기 실리콘층의 표면 부분은 상기 절연 패드층을 갖지 않는다 ― 과,
    ⑦ 전도성 물질로 채워진 상기 트랜치 ― 상기 전도성 물질은 상기 적어도 하나의 트랜치의 경계를 형성하는 상기 실리콘층 및 상기 반도체 기판의 상기 표면 부분과 접촉해서 상기 적어도 하나의 트랜치의 상기 반도체 기판에 대한 전기적 접점 및 열적 전달 경로를 형성한다 ― 를 포함하는 SOI 회로용 캐패시터.
  18. 제 17 항에 있어서,
    상기 전도성 물질은 도핑된 폴리실리콘 및 무정형 실리콘으로 구성된 그룹으로부터 선택되는 SOI 회로용 캐패시터.
  19. 제 17 항에 있어서,
    상기 트랜치를 채우는 상기 전도성 물질은 상기 제 2 유형의 도펀트를 갖는 폴리실리콘 물질을 포함하는 SOI 회로용 캐패시터.
  20. 제 19 항에 있어서,
    상기 제 1 도펀트 유형은 P형이며, 상기 제 2 도펀트 유형은 N형인 SOI 회로용 캐패시터.
  21. 제 19 항에 있어서,
    상기 제 1 도펀트 유형은 P형이며, 상기 제 2 도펀트 유형은 N형인 SOI 회로용 캐패시터.
  22. 제 17 항에 있어서,
    상기 캐패시터는 대용량 캐패시터인 SOI 회로용 캐패시터.
  23. 제 17 항에 있어서,
    상기 캐패시터는 디커플링 캐패시터인 SOI 회로용 캐패시터.
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