JPH09252049A - 多層埋め込みトレンチアイソレーション - Google Patents
多層埋め込みトレンチアイソレーションInfo
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- JPH09252049A JPH09252049A JP8059059A JP5905996A JPH09252049A JP H09252049 A JPH09252049 A JP H09252049A JP 8059059 A JP8059059 A JP 8059059A JP 5905996 A JP5905996 A JP 5905996A JP H09252049 A JPH09252049 A JP H09252049A
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- trench
- insulating layer
- buried
- layer
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 本発明は、トレンチアイソレーション形成後
の能動素子形成工程においても、トレンチ充填材料のエ
ッチングによる分離性能の劣化が発生しない高集積回路
用トレンチアイソレーションを提供する。 【解決手段】 高アスペクト比を有するトレンチの底部
に、ＴＥＯＳから形成される酸化物をアスペクト比２以
下となる埋め込み部を残すレベルまで嵩上げ積層した
後、上記埋め込み部にＨＴＯを充填してトレンチアイソ
レーションを形成する。
の能動素子形成工程においても、トレンチ充填材料のエ
ッチングによる分離性能の劣化が発生しない高集積回路
用トレンチアイソレーションを提供する。 【解決手段】 高アスペクト比を有するトレンチの底部
に、ＴＥＯＳから形成される酸化物をアスペクト比２以
下となる埋め込み部を残すレベルまで嵩上げ積層した
後、上記埋め込み部にＨＴＯを充填してトレンチアイソ
レーションを形成する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高集積化素子間分
離に用いられるトレンチアイソレーション、特に１ギガ
ビットＤＲＡＭ製造に用いられるトレンチアイソレーシ
ョンの改良に関する。
離に用いられるトレンチアイソレーション、特に１ギガ
ビットＤＲＡＭ製造に用いられるトレンチアイソレーシ
ョンの改良に関する。
【０００２】
【従来の技術】ＬＳＩに用いられる素子間分離構造に
は、従来のＬＯＣＯＳアイソレーションに比較して分離
領域の占有面積を小さくできるトレンチアイソレーショ
ンが用いられる。一般にトレンチアイソレーションの形
成は、半導体基板に形成したトレンチ内に高温（８００
〜９００℃）でＳｉＨ４ガスを分解して形成するＳｉＯ
2（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘ
ｉｄｅ）を埋め込み、素子間を分離する方法が用いられ
て来た。
は、従来のＬＯＣＯＳアイソレーションに比較して分離
領域の占有面積を小さくできるトレンチアイソレーショ
ンが用いられる。一般にトレンチアイソレーションの形
成は、半導体基板に形成したトレンチ内に高温（８００
〜９００℃）でＳｉＨ４ガスを分解して形成するＳｉＯ
2（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘ
ｉｄｅ）を埋め込み、素子間を分離する方法が用いられ
て来た。
【０００３】
【発明が解決しようとする課題】ＬＳＩの高集積化に伴
い、特に１ギガビットＤＲＡＭの製造工程においては、
幅０．１５μｍ以下、アスペクト比３以上のトレンチア
イソレーションの形成が不可欠となる。発明者らの研究
の結果、上記トレンチアイソレーションの埋め込みを従
来通り比較的緻密な材料であるＨＴＯを用いて行った場
合、トレンチの下方部分までＨＴＯを充填することが困
難であり、トレンチ内にボイドが発生し分離性能が劣化
することが分かった。他方、ＴＥＯＳの熱分解によるト
レンチの埋め込みについては、C.W.KoburgerIII et a
l,"A half-micron CMOS logic generation",IBM J.RES.
DEVELOP.VOL.39 NO.1/2 JAN/MAR,pp.215-227(1995)に報
告されており、そこでは、例えばトレンチ幅０．４０μ
ｍ、０．６０μｍのＳｈａｌｌｏｗ−ｔｒｅｎｃｈ ｉ
ｓｏｌａｔｉｏｎ（ＳＴＩ）に適用した場合に、良好な
埋め込み構造が得られることが記載されている。そのた
め、発明者らは、ＴＥＯＳを用いて幅０．１５μｍ、ア
スペクト比３以上のトレンチの埋め込み試験を行ったと
ころ、トレンチ内でのボイドの発生のない良好な埋め込
みが達成できた。しかしながら、トレンチアイソレーシ
ョン形成後にＭＯＳＦＥＴの形成工程を行ったところ、
以下のような問題点が発生した。即ち、ＭＯＳＦＥＴの
ゲート酸化膜の形成には、トレンチアイソレーション形
成工程で半導体基板上に形成した熱酸化膜を一旦除去し
た後に、再度膜厚を正確に制御したゲート酸化膜の形成
が必要となるが、一般にＴＥＯＳから形成される酸化物
は熱酸化膜に比べてエッチング速度が１０倍程度速いた
め、上記熱酸化膜のエッチング工程においてトレンチ内
に埋め込んだ酸化物が同時にエッチングされ、特にトレ
ンチ内への堆積時につなぎ目となる中央部において速く
エッチングされ、トレンチアイソレーションの分離特性
の著しい低下が発生した。
い、特に１ギガビットＤＲＡＭの製造工程においては、
幅０．１５μｍ以下、アスペクト比３以上のトレンチア
イソレーションの形成が不可欠となる。発明者らの研究
の結果、上記トレンチアイソレーションの埋め込みを従
来通り比較的緻密な材料であるＨＴＯを用いて行った場
合、トレンチの下方部分までＨＴＯを充填することが困
難であり、トレンチ内にボイドが発生し分離性能が劣化
することが分かった。他方、ＴＥＯＳの熱分解によるト
レンチの埋め込みについては、C.W.KoburgerIII et a
l,"A half-micron CMOS logic generation",IBM J.RES.
DEVELOP.VOL.39 NO.1/2 JAN/MAR,pp.215-227(1995)に報
告されており、そこでは、例えばトレンチ幅０．４０μ
ｍ、０．６０μｍのＳｈａｌｌｏｗ−ｔｒｅｎｃｈ ｉ
ｓｏｌａｔｉｏｎ（ＳＴＩ）に適用した場合に、良好な
埋め込み構造が得られることが記載されている。そのた
め、発明者らは、ＴＥＯＳを用いて幅０．１５μｍ、ア
スペクト比３以上のトレンチの埋め込み試験を行ったと
ころ、トレンチ内でのボイドの発生のない良好な埋め込
みが達成できた。しかしながら、トレンチアイソレーシ
ョン形成後にＭＯＳＦＥＴの形成工程を行ったところ、
以下のような問題点が発生した。即ち、ＭＯＳＦＥＴの
ゲート酸化膜の形成には、トレンチアイソレーション形
成工程で半導体基板上に形成した熱酸化膜を一旦除去し
た後に、再度膜厚を正確に制御したゲート酸化膜の形成
が必要となるが、一般にＴＥＯＳから形成される酸化物
は熱酸化膜に比べてエッチング速度が１０倍程度速いた
め、上記熱酸化膜のエッチング工程においてトレンチ内
に埋め込んだ酸化物が同時にエッチングされ、特にトレ
ンチ内への堆積時につなぎ目となる中央部において速く
エッチングされ、トレンチアイソレーションの分離特性
の著しい低下が発生した。
【０００４】そこで本発明は、トレンチアイソレーショ
ン形成後の能動素子形成工程においても、トレンチ充填
材料のエッチングによる分離性能の劣化が発生しない高
集積回路用トレンチアイソレーションを提供することを
目的とする。
ン形成後の能動素子形成工程においても、トレンチ充填
材料のエッチングによる分離性能の劣化が発生しない高
集積回路用トレンチアイソレーションを提供することを
目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、例えばトレンチ幅が０．１５μｍ以下のトレンチ構
造においては、アスペクト比が２以下まではＨＴＯによ
りトレンチ内を充填することが可能であった。そこで、
発明者らは、高アスペクト比を有するトレンチの底部に
埋め込みを行うにあたっては、アスペクト比の高いトレ
ンチに適するＴＥＯＳから形成される酸化物を用い、ア
スペクト比が２以下となる埋め込み部を残すレベルまで
嵩上げ積層する一方、上記埋め込み部にＴＥＯＳより形
成された酸化物よりエッチング速度の遅いＨＴＯを充填
してトレンチアイソレーションを形成することにより、
上記目的が達成できることを見出し、本発明を完成し
た。
に、例えばトレンチ幅が０．１５μｍ以下のトレンチ構
造においては、アスペクト比が２以下まではＨＴＯによ
りトレンチ内を充填することが可能であった。そこで、
発明者らは、高アスペクト比を有するトレンチの底部に
埋め込みを行うにあたっては、アスペクト比の高いトレ
ンチに適するＴＥＯＳから形成される酸化物を用い、ア
スペクト比が２以下となる埋め込み部を残すレベルまで
嵩上げ積層する一方、上記埋め込み部にＴＥＯＳより形
成された酸化物よりエッチング速度の遅いＨＴＯを充填
してトレンチアイソレーションを形成することにより、
上記目的が達成できることを見出し、本発明を完成し
た。
【０００６】即ち、本発明は、アスペクト比３以上の埋
め込み部を有するＭＯＳＬＳＩのトレンチアイソレーシ
ョンであって、該アスペクト比３以上の埋め込み部下部
のトレンチ内の埋め込み層がトレンチ底部にＣＶＤによ
り積層可能で、少なくともアスペクト比２以下となる埋
め込み部を残すレベルまで底部から嵩上げ積層される第
１絶縁層と、該第１絶縁層上に積層されるアスペクト比
２以下の埋め込み部に積層可能で、熱酸化膜のエッチン
グ時にトレンチ内までエッチングされないエッチング速
度を有する第２絶縁層とを少なくとも備えることを特徴
とする多層埋め込みトレンチアイソレーションの構造に
ある。トレンチの下部に例えばＴＥＯＳより形成した第
１絶縁層を充填した後に、上部にキャップ層として例え
ばＨＴＯからなる第２絶縁層を充填することによって、
単一材料で充填した場合と同等の分離性能が得られると
ともに、熱酸化膜のエッチング工程において第２絶縁層
が第１絶縁層の保護キャップ層として機能するため、第
１絶縁層がエッチングされず、良好な分離性能を維持で
きるからである。
め込み部を有するＭＯＳＬＳＩのトレンチアイソレーシ
ョンであって、該アスペクト比３以上の埋め込み部下部
のトレンチ内の埋め込み層がトレンチ底部にＣＶＤによ
り積層可能で、少なくともアスペクト比２以下となる埋
め込み部を残すレベルまで底部から嵩上げ積層される第
１絶縁層と、該第１絶縁層上に積層されるアスペクト比
２以下の埋め込み部に積層可能で、熱酸化膜のエッチン
グ時にトレンチ内までエッチングされないエッチング速
度を有する第２絶縁層とを少なくとも備えることを特徴
とする多層埋め込みトレンチアイソレーションの構造に
ある。トレンチの下部に例えばＴＥＯＳより形成した第
１絶縁層を充填した後に、上部にキャップ層として例え
ばＨＴＯからなる第２絶縁層を充填することによって、
単一材料で充填した場合と同等の分離性能が得られると
ともに、熱酸化膜のエッチング工程において第２絶縁層
が第１絶縁層の保護キャップ層として機能するため、第
１絶縁層がエッチングされず、良好な分離性能を維持で
きるからである。
【０００７】また、本発明は、アスペクト比６以上の埋
め込み部を有するバイポーラＬＳＩのトレンチアイソレ
ーションであって、該アスペクト比６以上の埋め込み部
下部のトレンチ内の埋め込み層がトレンチ底部にＣＶＤ
により積層可能で、少なくともアスペクト比２以下とな
る埋め込み部を残すレベルまで底部から嵩上げ積層され
る第１絶縁層と、該第１絶縁層上に積層されるアスペク
ト比２以下の埋め込み部に積層可能で、熱酸化膜のエッ
チング時にトレンチ内までエッチングされないエッチン
グ速度を有する第２絶縁層とを少なくとも備えることを
特徴とする多層埋め込みトレンチアイソレーションの構
造でもある。
め込み部を有するバイポーラＬＳＩのトレンチアイソレ
ーションであって、該アスペクト比６以上の埋め込み部
下部のトレンチ内の埋め込み層がトレンチ底部にＣＶＤ
により積層可能で、少なくともアスペクト比２以下とな
る埋め込み部を残すレベルまで底部から嵩上げ積層され
る第１絶縁層と、該第１絶縁層上に積層されるアスペク
ト比２以下の埋め込み部に積層可能で、熱酸化膜のエッ
チング時にトレンチ内までエッチングされないエッチン
グ速度を有する第２絶縁層とを少なくとも備えることを
特徴とする多層埋め込みトレンチアイソレーションの構
造でもある。
【０００８】上記アイソレーション構造は、幅０．１５
μｍ以下のトレンチに適用することができる。本発明に
よれば、１ギガビット程度の高集積化に必要な幅０．１
５μｍ以下のトレンチに対し、有効なアイソレーション
を提供することができるからである。
μｍ以下のトレンチに適用することができる。本発明に
よれば、１ギガビット程度の高集積化に必要な幅０．１
５μｍ以下のトレンチに対し、有効なアイソレーション
を提供することができるからである。
【０００９】上記第１絶縁層は、テトラエチルオルソシ
リケート（ＴＥＯＳ）の熱分解ＣＶＤにより形成される
ことが好ましい。ＴＥＯＳを用いることにより、幅０．
１５μｍ以下で高アスペクト比のトレンチであっても、
ボイドの発生無しに埋め込むことが可能だからである。
リケート（ＴＥＯＳ）の熱分解ＣＶＤにより形成される
ことが好ましい。ＴＥＯＳを用いることにより、幅０．
１５μｍ以下で高アスペクト比のトレンチであっても、
ボイドの発生無しに埋め込むことが可能だからである。
【００１０】上記第１絶縁層は、必ずしも単層である必
要は無く、２またはそれ以上の絶縁層を積層して形成す
ることも可能である。
要は無く、２またはそれ以上の絶縁層を積層して形成す
ることも可能である。
【００１１】上記第１絶縁層は、少なくともトレンチ側
壁および底部に形成された絶縁層中に設けられた導電層
から形成されても良い。かかる構造においても、ＴＥＯ
Ｓから形成された絶縁層と同等の分離性能が得られるか
らである。
壁および底部に形成された絶縁層中に設けられた導電層
から形成されても良い。かかる構造においても、ＴＥＯ
Ｓから形成された絶縁層と同等の分離性能が得られるか
らである。
【００１２】上記第２絶縁層は、高温ＣＶＤで堆積され
る酸化物（ＨＴＯ）であることが好ましい。ＨＴＯ（エ
ッチング速度は熱酸化ＳｉＯ2膜の約２倍）は、ＴＥＯ
Ｓから形成される酸化物（エッチング速度は熱酸化Ｓｉ
Ｏ2膜の約１０倍）に比べてエッチング速度が遅く、該
第２絶縁層が第１絶縁層を覆い保護するすることによ
り、トレンチ内の第１絶縁層のエッチングを防止するこ
とができるからである。
る酸化物（ＨＴＯ）であることが好ましい。ＨＴＯ（エ
ッチング速度は熱酸化ＳｉＯ2膜の約２倍）は、ＴＥＯ
Ｓから形成される酸化物（エッチング速度は熱酸化Ｓｉ
Ｏ2膜の約１０倍）に比べてエッチング速度が遅く、該
第２絶縁層が第１絶縁層を覆い保護するすることによ
り、トレンチ内の第１絶縁層のエッチングを防止するこ
とができるからである。
【００１３】上記第１絶縁層は、少なくともアスペクト
比２以下となる埋め込み部を残すレベルまで底部から嵩
上げ積層され、上記第２絶縁層がＳｉＮであっても良
い。第２絶縁層にＳｉＮを用いても、有効に第１絶縁層
を覆い保護するすることにより、トレンチ内の第１絶縁
層のエッチングを防止することができるからである。
比２以下となる埋め込み部を残すレベルまで底部から嵩
上げ積層され、上記第２絶縁層がＳｉＮであっても良
い。第２絶縁層にＳｉＮを用いても、有効に第１絶縁層
を覆い保護するすることにより、トレンチ内の第１絶縁
層のエッチングを防止することができるからである。
【００１４】上記第２絶縁層は、トレンチ開口上方に５
０〜１００ｎｍ（ＳｉＯ２膜から）突出していることが
好ましい。かかる突出部を有することにより、トレンチ
開口表面近傍において有効な分離機能を有するととも
に、素子分離の信頼性向上が可能となるからである。
０〜１００ｎｍ（ＳｉＯ２膜から）突出していることが
好ましい。かかる突出部を有することにより、トレンチ
開口表面近傍において有効な分離機能を有するととも
に、素子分離の信頼性向上が可能となるからである。
【００１５】また、本発明は、（ａ）半導体基板１上
に、アスペクト比３以上の埋め込み部を形成するように
トレンチ４を形成する工程と、（ｂ）上記半導体基板１
上に第１絶縁物５’を堆積し、上記トレンチ４内に第１
絶縁層５を埋め込む工程と、（ｃ）上記トレンチ４内に
埋め込まれた第１絶縁層５を少なくともアスペクト比２
以下となる埋め込み部を残すレベルまでエッチバックす
る工程と、（ｄ）上記半導体基板１上に第２絶縁物６’
を堆積し、上記トレンチ４内の第１絶縁層５上に第２絶
縁層６を埋め込む工程と、（ｅ）化学的機械研磨（ＣＭ
Ｐ）により第２絶縁物６’を研磨し、第２の絶縁層６を
形成する工程とからなる多層埋め込みトレンチアイソレ
ーションの形成方法でもある。
に、アスペクト比３以上の埋め込み部を形成するように
トレンチ４を形成する工程と、（ｂ）上記半導体基板１
上に第１絶縁物５’を堆積し、上記トレンチ４内に第１
絶縁層５を埋め込む工程と、（ｃ）上記トレンチ４内に
埋め込まれた第１絶縁層５を少なくともアスペクト比２
以下となる埋め込み部を残すレベルまでエッチバックす
る工程と、（ｄ）上記半導体基板１上に第２絶縁物６’
を堆積し、上記トレンチ４内の第１絶縁層５上に第２絶
縁層６を埋め込む工程と、（ｅ）化学的機械研磨（ＣＭ
Ｐ）により第２絶縁物６’を研磨し、第２の絶縁層６を
形成する工程とからなる多層埋め込みトレンチアイソレ
ーションの形成方法でもある。
【００１６】特に、バイポーラＬＳＩのトレンチアイソ
レーションの場合は、アスペクト比が６以上の埋め込み
部を形成することをが好ましい。バイポーラＬＳＩで
は、ＭＯＳＬＳＩに比べて深い領域まで素子が形成され
るため、良好な分離特性を有するには、トレンチアイソ
レーションのアスペクト比を大きくする必要があるから
である。
レーションの場合は、アスペクト比が６以上の埋め込み
部を形成することをが好ましい。バイポーラＬＳＩで
は、ＭＯＳＬＳＩに比べて深い領域まで素子が形成され
るため、良好な分離特性を有するには、トレンチアイソ
レーションのアスペクト比を大きくする必要があるから
である。
【００１７】上記（ａ）工程には、（ａ1）応力緩和の
ためのＳｉＯ２膜２、ＳｉＮ膜３を順次形成する工程
と、（ａ2）レジストマスクを用いてＳｉＯ２膜２、Ｓ
ｉＮ膜３をパターニングした後、該パターニングされた
ＳｉＯ２膜２、ＳｉＮ膜３をマスクとしてトレンチを形
成する工程とを用いることが、その後にＣＭＰ工程等を
行う上で好ましい。
ためのＳｉＯ２膜２、ＳｉＮ膜３を順次形成する工程
と、（ａ2）レジストマスクを用いてＳｉＯ２膜２、Ｓ
ｉＮ膜３をパターニングした後、該パターニングされた
ＳｉＯ２膜２、ＳｉＮ膜３をマスクとしてトレンチを形
成する工程とを用いることが、その後にＣＭＰ工程等を
行う上で好ましい。
【００１８】上記第２絶縁層は、埋め込み部のアスペク
ト比が２以下となるように形成されたトレンチ内に積層
可能であるＨＴＯで形成され、上記（ｅ）工程の化学的
機械研磨（ＣＭＰ）により第２絶縁物がトレンチ内部に
まで研磨されないエッチング速度を有することが好まし
い。埋め込み部のアスペクト比が２以下であれば、上記
第２絶縁層をボイドの発生無しに埋め込むことができ、
また該第２絶縁層をトレンチ上端部より上部にも残すこ
とにより、第１絶縁層をエッチングから有効に保護でき
るからである。
ト比が２以下となるように形成されたトレンチ内に積層
可能であるＨＴＯで形成され、上記（ｅ）工程の化学的
機械研磨（ＣＭＰ）により第２絶縁物がトレンチ内部に
まで研磨されないエッチング速度を有することが好まし
い。埋め込み部のアスペクト比が２以下であれば、上記
第２絶縁層をボイドの発生無しに埋め込むことができ、
また該第２絶縁層をトレンチ上端部より上部にも残すこ
とにより、第１絶縁層をエッチングから有効に保護でき
るからである。
【００１９】上記（ｅ）工程後に、更に（ｆ）ＳｉＮ膜
を選択的に除去し、トレンチ開口上方に５０〜１００ｎ
ｍ（ＳｉＯ２膜から）突出した第２絶縁層を形成する工
程を含むことが好ましい。第２絶縁層が突出した構造に
形成することにより、トレンチ開口表面近傍での分離性
能の向上を図ることができるからである。
を選択的に除去し、トレンチ開口上方に５０〜１００ｎ
ｍ（ＳｉＯ２膜から）突出した第２絶縁層を形成する工
程を含むことが好ましい。第２絶縁層が突出した構造に
形成することにより、トレンチ開口表面近傍での分離性
能の向上を図ることができるからである。
【００２０】
実施の形態１．図１は、幅０．１５μｍ以下で、アスペ
クト比３以上の埋め込み部（トレンチ４底部からＳｉＮ
膜３上端まで）を有する集積回路用多層埋め込みトレン
チアイソレーションの製造工程図である。
クト比３以上の埋め込み部（トレンチ４底部からＳｉＮ
膜３上端まで）を有する集積回路用多層埋め込みトレン
チアイソレーションの製造工程図である。
【００２１】まず、工程（ａ）のうち、（ａ1）に示す
ように、半導体基板１上に応力緩和のためのＳｉＯ２膜
２、およびＳｉＮ膜３を順次形成する。
ように、半導体基板１上に応力緩和のためのＳｉＯ２膜
２、およびＳｉＮ膜３を順次形成する。
【００２２】次に、工程（ａ2）に示すように、レジス
トマスク（図示せず）を用いてＳｉＯ２膜２、ＳｉＮ膜
３をパターニングした後、該パターニングされたＳｉＯ
２膜２、ＳｉＮ膜３をマスクとして、ドライエッチング
等を用いて、幅０．１５μｍ以下で該ＳｉＮ膜３上端ま
でのアスペクト比が３以上のトレンチ４を形成する。
トマスク（図示せず）を用いてＳｉＯ２膜２、ＳｉＮ膜
３をパターニングした後、該パターニングされたＳｉＯ
２膜２、ＳｉＮ膜３をマスクとして、ドライエッチング
等を用いて、幅０．１５μｍ以下で該ＳｉＮ膜３上端ま
でのアスペクト比が３以上のトレンチ４を形成する。
【００２３】次に、工程（ｂ）に示すように、上記トレ
ンチ４内およびＳｉＮ膜３上にＴＥＯＳからなるＳｉＯ
2５’を堆積する。ＳｉＯ2５’は、ＴＥＯＳと酸素の混
合ガスを４００〜７００℃程度で熱分解することにより
形成する。
ンチ４内およびＳｉＮ膜３上にＴＥＯＳからなるＳｉＯ
2５’を堆積する。ＳｉＯ2５’は、ＴＥＯＳと酸素の混
合ガスを４００〜７００℃程度で熱分解することにより
形成する。
【００２４】続いて、工程（ｃ）に示すように、少なく
ともアスペクト比２以下となる埋め込み部を残すレベル
までＳｉＯ2５’を上端よりエッチバックし、第１絶縁
層５を形成する。該第１絶縁層５の上端は、半導体基板
１の表面より下方に位置することが、能動素子形成工程
中における該第１絶縁層５のエッチングを有効に防止で
きる点で好ましい。
ともアスペクト比２以下となる埋め込み部を残すレベル
までＳｉＯ2５’を上端よりエッチバックし、第１絶縁
層５を形成する。該第１絶縁層５の上端は、半導体基板
１の表面より下方に位置することが、能動素子形成工程
中における該第１絶縁層５のエッチングを有効に防止で
きる点で好ましい。
【００２５】通常、上記ＳｉＯ2５’のエッチバックに
はＲＩＥ等のドライエッチングが用いられるが、代わり
にフッ酸等によるウエットエッチングを用いることも可
能である。ウエットエッチングを用いた場合、ＳｉＯ2
５’堆積時にトレンチ内部で両側面からの埋め込まれた
ＳｉＯ2がつながる中央部で、ＳｉＯ2５’は速くエッチ
ングされるため、ＳｉＯ2５’は図２に示すような中央
部のくぼんだ形状にエッチングされる。この場合も、以
下の（ｄ）〜（ｆ）工程を同様に行うことにより、最終
的には図２のような多層埋め込みトレンチアイソレーシ
ョンが得られ、本構造においても、図１と同様の分離特
性が得られる。また、上記第１絶縁層５は、２またはそ
れ以上の絶縁層を積層して形成することも可能であり、
また少なくともトレンチ側壁および底部に形成した絶縁
層中に設けた導電層から形成することも可能である。か
かる構造を用いた場合であっても、図１と同様の分離特
性が得られる。尚、ＴＥＯＳからなるＳｉＯ2５’を用
いる代わりに、多結晶シリコン、非晶質シリコン等を用
いることも可能である。
はＲＩＥ等のドライエッチングが用いられるが、代わり
にフッ酸等によるウエットエッチングを用いることも可
能である。ウエットエッチングを用いた場合、ＳｉＯ2
５’堆積時にトレンチ内部で両側面からの埋め込まれた
ＳｉＯ2がつながる中央部で、ＳｉＯ2５’は速くエッチ
ングされるため、ＳｉＯ2５’は図２に示すような中央
部のくぼんだ形状にエッチングされる。この場合も、以
下の（ｄ）〜（ｆ）工程を同様に行うことにより、最終
的には図２のような多層埋め込みトレンチアイソレーシ
ョンが得られ、本構造においても、図１と同様の分離特
性が得られる。また、上記第１絶縁層５は、２またはそ
れ以上の絶縁層を積層して形成することも可能であり、
また少なくともトレンチ側壁および底部に形成した絶縁
層中に設けた導電層から形成することも可能である。か
かる構造を用いた場合であっても、図１と同様の分離特
性が得られる。尚、ＴＥＯＳからなるＳｉＯ2５’を用
いる代わりに、多結晶シリコン、非晶質シリコン等を用
いることも可能である。
【００２６】更に、工程（ｄ）に示すように、上記トレ
ンチ４内およびＳｉＮ膜３上にＨＴＯ６’を堆積する。
一般に、該ＨＴＯ６’は、ＳｉＯ4とＮ2Ｏの混合ガス、
またはＳｉＨ2Ｃｌ2とＮ2Ｏの混合ガスを８００〜９０
０℃程度で熱分解することにより形成する。上述のよう
に、幅０．１５μｍ以下のトレンチであっても、アスペ
クト比が２以下であればＨＴＯを用いてもボイドを発生
させずに埋め込めることを見出しているため、本実施の
形態においてもボイドの発生無しに良好な埋め込みが可
能となる。
ンチ４内およびＳｉＮ膜３上にＨＴＯ６’を堆積する。
一般に、該ＨＴＯ６’は、ＳｉＯ4とＮ2Ｏの混合ガス、
またはＳｉＨ2Ｃｌ2とＮ2Ｏの混合ガスを８００〜９０
０℃程度で熱分解することにより形成する。上述のよう
に、幅０．１５μｍ以下のトレンチであっても、アスペ
クト比が２以下であればＨＴＯを用いてもボイドを発生
させずに埋め込めることを見出しているため、本実施の
形態においてもボイドの発生無しに良好な埋め込みが可
能となる。
【００２７】続いて、工程（ｅ）に示すように、化学的
機械研磨（ＣＭＰ）によりＳｉＮ膜３をストッパに用い
て上記ＨＴＯ６’を研磨、平坦化し、第２絶縁層６を形
成する。上記平坦化には、ＣＭＰの代わりに、ＲＩＥ等
のドライエッチングや、ウエットエッチングを用いるこ
とも可能である。
機械研磨（ＣＭＰ）によりＳｉＮ膜３をストッパに用い
て上記ＨＴＯ６’を研磨、平坦化し、第２絶縁層６を形
成する。上記平坦化には、ＣＭＰの代わりに、ＲＩＥ等
のドライエッチングや、ウエットエッチングを用いるこ
とも可能である。
【００２８】最後に、工程（ｆ）に示すようにＳｉＮ膜
３を除去することにより、高集積回路用多層埋め込みト
レンチアイソレーションが完成する。
３を除去することにより、高集積回路用多層埋め込みト
レンチアイソレーションが完成する。
【００２９】高集積回路のトレンチアイソレーションに
本実施の形態にかかる多層埋め込み構造を用いることに
より、幅０．１５μｍ以下、アスペクト比３以上のトレ
ンチであっても、ボイドの発生無く埋め込むことが可能
であり、更に半導体基板１上のＳｉＯ2膜２の除去が必
要な場合であっても、エッチング速度の遅い第２絶縁層
６（ＨＴＯのエッチング速度は熱酸化ＳｉＯ2膜の約２
倍）がエッチング速度の速い第１絶縁層５（ＴＥＯＳよ
り形成したＳｉＯ2膜のエッチング速度は熱酸化ＳｉＯ2
膜の約１０倍）を覆い保護する構造となっているため、
トレンチ内の第１絶縁層がエッチングされることがな
く、良好な分離特性を維持することが可能となる。
本実施の形態にかかる多層埋め込み構造を用いることに
より、幅０．１５μｍ以下、アスペクト比３以上のトレ
ンチであっても、ボイドの発生無く埋め込むことが可能
であり、更に半導体基板１上のＳｉＯ2膜２の除去が必
要な場合であっても、エッチング速度の遅い第２絶縁層
６（ＨＴＯのエッチング速度は熱酸化ＳｉＯ2膜の約２
倍）がエッチング速度の速い第１絶縁層５（ＴＥＯＳよ
り形成したＳｉＯ2膜のエッチング速度は熱酸化ＳｉＯ2
膜の約１０倍）を覆い保護する構造となっているため、
トレンチ内の第１絶縁層がエッチングされることがな
く、良好な分離特性を維持することが可能となる。
【００３０】尚、トレンチアイソレーションが、本実施
の形態のように多層構造からなっているか否かは、トレ
ンチの断面をフッ酸でエッチングすれば、両層のエッチ
ング速度の差により段差ができるため、容易に判別する
ことができる。
の形態のように多層構造からなっているか否かは、トレ
ンチの断面をフッ酸でエッチングすれば、両層のエッチ
ング速度の差により段差ができるため、容易に判別する
ことができる。
【００３１】実施の形態２．図３に、本発明の多層トレ
ンチアイソレーションをＭＯＳＬＳＩに適用した場合の
ＭＯＳＬＳＩの製造工程の１部を示す。
ンチアイソレーションをＭＯＳＬＳＩに適用した場合の
ＭＯＳＬＳＩの製造工程の１部を示す。
【００３２】まず、工程（ａ）〜（ｃ）に示すように、
実施の形態１と同様の方法で多層埋め込みトレンチアイ
ソレーションを形成する。尚、工程（ｂ）においてトレ
ンチ４形成後に、トレンチ底部にｐ型イオンを注入しｐ
型のチャネルカット層を形成しても良く、またトレンチ
内壁には必要に応じて熱酸化膜を形成しても良い。
実施の形態１と同様の方法で多層埋め込みトレンチアイ
ソレーションを形成する。尚、工程（ｂ）においてトレ
ンチ４形成後に、トレンチ底部にｐ型イオンを注入しｐ
型のチャネルカット層を形成しても良く、またトレンチ
内壁には必要に応じて熱酸化膜を形成しても良い。
【００３３】次に、ＭＯＳＬＳＩでは、活性領域にゲー
ト酸化膜７を形成する必要があるが、該ゲート酸化膜７
の膜厚はトランジスタ特性に大きく影響するため、膜厚
を正確に制御する必要がある。従って、工程（ａ）で形
成した熱酸化ＳｉＯ2膜２を一旦除去した後に、改めて
ゲート酸化膜７を形成する必要がある。工程（ｄ）は、
熱酸化ＳｉＯ2膜２の除去工程を示す。ＳｉＯ2膜２の除
去には通常フッ酸によるエッチングが用いられるが、ト
レンチアイソレーションの埋め込み部をすべてＴＥＯＳ
から形成されるＳｉＯ2を用いて形成した場合は、本
（ｄ）工程のＳｉＯ2膜２の除去時に同時にトレンチ内
に埋め込んだＳｉＯ2もエッチングされ、しかも上記Ｔ
ＥＯＳから形成したＳｉＯ2のエッチング速度は、熱酸
化ＳｉＯ2膜２のエッチング速度の約１０倍であるた
め、トレンチ内に埋め込んだＳｉＯ2が大きくエッチン
グされ、分離特性が大幅に劣化することとなる。これに
対して、本実施の形態では、ＴＥＯＳから形成されたエ
ッチング速度の速いＳｉＯ2５上にエッチング速度の遅
いＨＴＯ６が埋め込まれ、該ＨＴＯ６が配置されること
によりＳｉＯ2５はエッチング溶液に接触しないため、
上述の場合のようなＳｉＯ2５のエッチングは発生せ
ず、本工程（ｄ）後においても、良好な分離特性を維持
することができる。
ト酸化膜７を形成する必要があるが、該ゲート酸化膜７
の膜厚はトランジスタ特性に大きく影響するため、膜厚
を正確に制御する必要がある。従って、工程（ａ）で形
成した熱酸化ＳｉＯ2膜２を一旦除去した後に、改めて
ゲート酸化膜７を形成する必要がある。工程（ｄ）は、
熱酸化ＳｉＯ2膜２の除去工程を示す。ＳｉＯ2膜２の除
去には通常フッ酸によるエッチングが用いられるが、ト
レンチアイソレーションの埋め込み部をすべてＴＥＯＳ
から形成されるＳｉＯ2を用いて形成した場合は、本
（ｄ）工程のＳｉＯ2膜２の除去時に同時にトレンチ内
に埋め込んだＳｉＯ2もエッチングされ、しかも上記Ｔ
ＥＯＳから形成したＳｉＯ2のエッチング速度は、熱酸
化ＳｉＯ2膜２のエッチング速度の約１０倍であるた
め、トレンチ内に埋め込んだＳｉＯ2が大きくエッチン
グされ、分離特性が大幅に劣化することとなる。これに
対して、本実施の形態では、ＴＥＯＳから形成されたエ
ッチング速度の速いＳｉＯ2５上にエッチング速度の遅
いＨＴＯ６が埋め込まれ、該ＨＴＯ６が配置されること
によりＳｉＯ2５はエッチング溶液に接触しないため、
上述の場合のようなＳｉＯ2５のエッチングは発生せ
ず、本工程（ｄ）後においても、良好な分離特性を維持
することができる。
【００３４】次に、工程（ｅ）に示すように、熱酸化法
によりゲート酸化膜７を正確な膜厚で形成した後、ホウ
素等のｐ型イオン８を注入し、チャネル領域を形成す
る。
によりゲート酸化膜７を正確な膜厚で形成した後、ホウ
素等のｐ型イオン８を注入し、チャネル領域を形成す
る。
【００３５】続いて、ゲート電極となる多結晶シリコン
をＣＶＤ法で堆積した後、レジストマスク（図示せず）
を用いてゲート電極９を残して上記多結晶シリコンを除
去する。その後、ゲート電極９をマスクに用いてヒ素等
のｎ型イオン１０を注入し、ｎ+イオン注入領域１１を
形成する。
をＣＶＤ法で堆積した後、レジストマスク（図示せず）
を用いてゲート電極９を残して上記多結晶シリコンを除
去する。その後、ゲート電極９をマスクに用いてヒ素等
のｎ型イオン１０を注入し、ｎ+イオン注入領域１１を
形成する。
【００３６】次に、ＳｉＯ2等の層間絶縁膜１２をＣＶ
Ｄ法により堆積した後、レジストマスク（図示せず）を
用いてソース／ドレイン領域１３に配線を接続するため
のコンタクト孔を形成する。
Ｄ法により堆積した後、レジストマスク（図示せず）を
用いてソース／ドレイン領域１３に配線を接続するため
のコンタクト孔を形成する。
【００３７】最後に、素子間の配線用アルミニウムを蒸
着した後、レジストマスク（図示せず）を用いてソース
／ドレイン配線１４を形成して、ＭＯＳＦＥＴが完成す
る。尚、上述の工程では、ｐ−チャネルＭＯＳＦＥＴの
製造工程について述べたが、本実施の形態は、ｎ−チャ
ネルＭＯＳＦＥＴにも適用することができる。
着した後、レジストマスク（図示せず）を用いてソース
／ドレイン配線１４を形成して、ＭＯＳＦＥＴが完成す
る。尚、上述の工程では、ｐ−チャネルＭＯＳＦＥＴの
製造工程について述べたが、本実施の形態は、ｎ−チャ
ネルＭＯＳＦＥＴにも適用することができる。
【００３８】実施の形態３．図４に、本発明の多層トレ
ンチアイソレーションをバイポーラＬＳＩに適用した場
合のバイポーラＬＳＩの製造工程の１部を示す。
ンチアイソレーションをバイポーラＬＳＩに適用した場
合のバイポーラＬＳＩの製造工程の１部を示す。
【００３９】まず、工程（ａ）に示すように、半導体基
板１上にｎ+埋め込み拡散層１５を形成した後、ｎエピ
タキシャル層１６を形成する。
板１上にｎ+埋め込み拡散層１５を形成した後、ｎエピ
タキシャル層１６を形成する。
【００４０】次に、実施の形態１の場合と同様に、工程
（ｂ）において、応力緩和用のＳｉＯ2膜２およびＳｉ
Ｎ膜を形成した後、工程（ｃ）において、ｎエピタキシ
ャル層１６が分離されるようにトレンチ４をエッチング
により形成し、更に工程（ｄ）において、ＴＥＯＳから
形成されるＳｉＯ2からなる第１絶縁膜５、ＨＴＯから
なる第２絶縁膜６を形成した後、ＳｉＮ膜３を除去す
る。尚、本工程（ｂ）においても、実施の形態２と同様
に、トレンチ底部にｐ型イオンを注入しｐ型のチャネル
カット層を形成しても良く、またトレンチ内壁には必要
に応じて熱酸化膜を形成しても良い。
（ｂ）において、応力緩和用のＳｉＯ2膜２およびＳｉ
Ｎ膜を形成した後、工程（ｃ）において、ｎエピタキシ
ャル層１６が分離されるようにトレンチ４をエッチング
により形成し、更に工程（ｄ）において、ＴＥＯＳから
形成されるＳｉＯ2からなる第１絶縁膜５、ＨＴＯから
なる第２絶縁膜６を形成した後、ＳｉＮ膜３を除去す
る。尚、本工程（ｂ）においても、実施の形態２と同様
に、トレンチ底部にｐ型イオンを注入しｐ型のチャネル
カット層を形成しても良く、またトレンチ内壁には必要
に応じて熱酸化膜を形成しても良い。
【００４１】次に工程（ｅ）に示すように、更に表面酸
化を行い酸化膜１７を形成する。
化を行い酸化膜１７を形成する。
【００４２】続いて、工程（ｆ）に示すように、コレク
タ領域の酸化膜をレジストマスク（図示せず）を用いて
選択的に除去した後、ｎ型イオンの注入１８や拡散によ
りコレクタ補償拡散層を形成する。かかるコレクタ領域
の酸化膜の除去工程は、通常、フッ酸等により酸化膜１
７を選択的にエッチングして行われるが、トレンチアイ
ソレーションの埋め込みがＴＥＯＳから形成されるＳｉ
Ｏ2のみで形成される場合は、かかる酸化膜１７の除去
工程において、該ＳｉＯ2も同時にエッチングされるた
め、分離性能の低下を招くこととなる。これに対して、
本実施の形態では、実施の形態２の場合と同様に、トレ
ンチアイソレーションの埋め込みがエッチングされやす
い第１絶縁層５と該絶縁層がエッチング溶液に接触しな
いように保護する第２絶縁層６から形成されているた
め、トレンチ内部の第１絶縁層はエッチングされず、工
程（ｆ）の後においても、良好な分離特性を維持するこ
とができる。
タ領域の酸化膜をレジストマスク（図示せず）を用いて
選択的に除去した後、ｎ型イオンの注入１８や拡散によ
りコレクタ補償拡散層を形成する。かかるコレクタ領域
の酸化膜の除去工程は、通常、フッ酸等により酸化膜１
７を選択的にエッチングして行われるが、トレンチアイ
ソレーションの埋め込みがＴＥＯＳから形成されるＳｉ
Ｏ2のみで形成される場合は、かかる酸化膜１７の除去
工程において、該ＳｉＯ2も同時にエッチングされるた
め、分離性能の低下を招くこととなる。これに対して、
本実施の形態では、実施の形態２の場合と同様に、トレ
ンチアイソレーションの埋め込みがエッチングされやす
い第１絶縁層５と該絶縁層がエッチング溶液に接触しな
いように保護する第２絶縁層６から形成されているた
め、トレンチ内部の第１絶縁層はエッチングされず、工
程（ｆ）の後においても、良好な分離特性を維持するこ
とができる。
【００４３】次に、工程（ｇ）に示すように、酸化膜１
７の再形成後、該酸化膜１７を順次選択的に除去し、拡
散またはｐ型イオン注入１９によりベースコンタクト拡
散層２０、ベース拡散層２１を形成する。かかる酸化膜
１７の除去工程においても、工程（ｆ）同様にトレンチ
内部の第１絶縁層はエッチングされず、工程（ｇ）後に
おいても、良好な分離特性を維持することができる。
７の再形成後、該酸化膜１７を順次選択的に除去し、拡
散またはｐ型イオン注入１９によりベースコンタクト拡
散層２０、ベース拡散層２１を形成する。かかる酸化膜
１７の除去工程においても、工程（ｆ）同様にトレンチ
内部の第１絶縁層はエッチングされず、工程（ｇ）後に
おいても、良好な分離特性を維持することができる。
【００４４】最後に、工程（ｈ）〜（ｉ）に示すよう
に、酸化膜１７の再形成、選択エッチングを行い、エミ
ッタ拡散層２２を形成した後、コレクタ電極２３、エミ
ッタ電極２４、ベース電極２５をそれぞれ形成し、バイ
ポーラトランジスタが完成する。尚、本実施の形態では
ｎｐｎトランジスタの製造工程について述べたが、ｐｎ
ｐトランジスタへの適用も可能である。
に、酸化膜１７の再形成、選択エッチングを行い、エミ
ッタ拡散層２２を形成した後、コレクタ電極２３、エミ
ッタ電極２４、ベース電極２５をそれぞれ形成し、バイ
ポーラトランジスタが完成する。尚、本実施の形態では
ｎｐｎトランジスタの製造工程について述べたが、ｐｎ
ｐトランジスタへの適用も可能である。
【００４５】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、トレンチ内への充填特性およびエッチング速度
の異なる２以上の埋め込み用絶縁物を利用してトレンチ
アイソレーションを形成するので、幅０．１５μｍ以
下、アスペクト比３以上の埋め込み部を有するＭＯＳＬ
ＳＩのトレンチアイソレーションおよびアスペクト比６
以上の埋め込み部を有するバイポーラＬＳＩのトレンチ
アイソレーションを、トレンチ内におけるボイドの発生
無しに形成することが可能となる。１ギガビットＤＲＡ
Ｍ等の高集積回路において利用可能な、占有面積が小さ
くかつ良好な分離特性を有するトレンチアイソレーショ
ンを提供することができる。
よれば、トレンチ内への充填特性およびエッチング速度
の異なる２以上の埋め込み用絶縁物を利用してトレンチ
アイソレーションを形成するので、幅０．１５μｍ以
下、アスペクト比３以上の埋め込み部を有するＭＯＳＬ
ＳＩのトレンチアイソレーションおよびアスペクト比６
以上の埋め込み部を有するバイポーラＬＳＩのトレンチ
アイソレーションを、トレンチ内におけるボイドの発生
無しに形成することが可能となる。１ギガビットＤＲＡ
Ｍ等の高集積回路において利用可能な、占有面積が小さ
くかつ良好な分離特性を有するトレンチアイソレーショ
ンを提供することができる。
【図１】 本発明の第１の実施の形態にかかる多層埋め
込みトレンチアイソレーションの製造工程図である。
込みトレンチアイソレーションの製造工程図である。
【図２】 本発明の第１の実施の形態にかかる多層埋め
込みトレンチアイソレーションの断面構造図である。
込みトレンチアイソレーションの断面構造図である。
【図３】 本発明の第２の実施の形態にかかる多層埋め
込みトレンチアイソレーションの製造工程図である。
込みトレンチアイソレーションの製造工程図である。
【図４】 本発明の第３の実施の形態にかかる多層埋め
込みトレンチアイソレーションの製造工程図である。
込みトレンチアイソレーションの製造工程図である。
１ 半導体基板、２ ＳｉＯ2膜、３ ＳｉＮ膜、４
トレンチ、５ 第１絶縁層、５’ ＴＥＯＳから形成さ
れるＳｉＯ2（第１絶縁物）、６ 第２絶縁層、６’
ＨＴＯ（第２絶縁物）、７ 熱酸化膜、８ ｐ型イオ
ン、９ ゲート電極、１０ ｎ型イオン、１１ ｎ+イ
オン注入領域、１２ 熱酸化膜、１３ソース／ドレイン
領域、１４ ソース／ドレイン電極、１５ ｎ+埋め込
み拡散層、１６ ｎエピタキシャル層、１７ 熱酸化
膜、１８ ｎ型イオン、１９ ｐ型イオン、２０ ベー
スコンタクト拡散層、２１ ベース拡散層、２２ エミ
ッタ拡散層、２３コレクタ電極、２４ エミッタ電極、
２５ ベース電極。
トレンチ、５ 第１絶縁層、５’ ＴＥＯＳから形成さ
れるＳｉＯ2（第１絶縁物）、６ 第２絶縁層、６’
ＨＴＯ（第２絶縁物）、７ 熱酸化膜、８ ｐ型イオ
ン、９ ゲート電極、１０ ｎ型イオン、１１ ｎ+イ
オン注入領域、１２ 熱酸化膜、１３ソース／ドレイン
領域、１４ ソース／ドレイン電極、１５ ｎ+埋め込
み拡散層、１６ ｎエピタキシャル層、１７ 熱酸化
膜、１８ ｎ型イオン、１９ ｐ型イオン、２０ ベー
スコンタクト拡散層、２１ ベース拡散層、２２ エミ
ッタ拡散層、２３コレクタ電極、２４ エミッタ電極、
２５ ベース電極。
Claims (16)
- 【請求項１】 アスペクト比３以上の埋め込み部を有す
るＭＯＳＬＳＩのトレンチアイソレーションであって、 該アスペクト比３以上の埋め込み部下部のトレンチ内の
埋め込み層がトレンチ底部にＣＶＤにより積層可能で、
少なくともアスペクト比２以下となる埋め込み部を残す
レベルまで底部から嵩上げ積層される第１絶縁層と、該
第１絶縁層上に積層されるアスペクト比２以下の埋め込
み部に積層可能で、熱酸化膜のエッチング時にトレンチ
内までエッチングされないエッチング速度を有する第２
絶縁層とを少なくとも備えることを特徴とする多層埋め
込みトレンチアイソレーション。 - 【請求項２】 アスペクト比６以上の埋め込み部を有す
るバイポーラＬＳＩのトレンチアイソレーションであっ
て、 該アスペクト比６以上の埋め込み部下部のトレンチ内の
埋め込み層がトレンチ底部にＣＶＤにより積層可能で、
少なくともアスペクト比２以下となる埋め込み部を残す
レベルまで底部から嵩上げ積層される第１絶縁層と、該
第１絶縁層上に積層されるアスペクト比２以下の埋め込
み部に積層可能で、熱酸化膜のエッチング時にトレンチ
内までエッチングされないエッチング速度を有する第２
絶縁層とを少なくとも備えることを特徴とする多層埋め
込みトレンチアイソレーション。 - 【請求項３】 上記トレンチの幅が０．１５μｍ以下で
あることを特徴とする請求項１または２に記載の多層埋
め込みトレンチアイソレーション。 - 【請求項４】 上記第１絶縁層がテトラエチルオルソシ
リケート（ＴＥＯＳ）の熱分解ＣＶＤにより形成される
ことを特徴とする請求項１または２に記載の多層埋め込
みトレンチアイソレーション。 - 【請求項５】 上記第１絶縁層が、２またはそれ以上の
絶縁層を積層して形成されることを特徴とする請求項１
または２に記載の多層埋め込みトレンチアイソレーショ
ン。 - 【請求項６】 上記第１絶縁層が、少なくともトレンチ
側壁および底部に形成された絶縁層中に設けられた導電
層から形成されることを特徴とする請求項１または２に
記載の多層埋め込みトレンチアイソレーション。 - 【請求項７】 上記第２絶縁層が高温ＣＶＤで堆積され
る酸化物（ＨＴＯ）であることを特徴とする請求項１ま
たは２に記載の多層埋め込みトレンチアイソレーショ
ン。 - 【請求項８】 上記第１絶縁層が少なくともアスペクト
比２以下となる埋め込み部を残すレベルまで底部から嵩
上げ積層され、上記第２絶縁層がＳｉＮであることを特
徴とする請求項１または２に記載の多層埋め込みトレン
チアイソレーション。 - 【請求項９】 上記第２絶縁層がトレンチ開口上方に５
０〜１００ｎｍ（ＳｉＯ２膜から）突出していることを
特徴とする請求項１または２に記載の多層埋め込みトレ
ンチアイソレーション。 - 【請求項１０】 （ａ）半導体基板１上に、アスペクト
比３以上の埋め込み部を形成するようにトレンチ４を形
成する工程と、 （ｂ）上記半導体基板１上に第１絶縁物５’を堆積し、
上記トレンチ４内に第１絶縁層５を埋め込む工程と、 （ｃ）上記トレンチ４内に埋め込まれた第１絶縁層５を
少なくともアスペクト比２以下となる埋め込み部を残す
レベルまでエッチバックする工程と、 （ｄ）上記半導体基板１上に第２絶縁物６’を堆積し、
上記トレンチ４内の第１絶縁層５上に第２絶縁層６を埋
め込む工程と、 （ｅ）化学的機械研磨（ＣＭＰ）により第２絶縁物６’
を研磨し、第２の絶縁層６を形成する工程とからなる多
層埋め込みトレンチアイソレーションの形成方法。 - 【請求項１１】 上記トレンチがバイポーラＬＳＩのト
レンチであって、アスペクト比が６以上の埋め込み部を
形成することを特徴とする請求項１０に記載の多層埋め
込みトレンチアイソレーションの形成方法。 - 【請求項１２】 上記（ａ）工程が、 （ａ1）応力緩和のためのＳｉＯ２膜２、ＳｉＮ膜３を
順次形成する工程と、 （ａ2）レジストマスクを用いてＳｉＯ２膜２、ＳｉＮ
膜３をパターニングした後、該パターニングされたＳｉ
Ｏ２膜２、ＳｉＮ膜３をマスクとしてトレンチを形成す
る工程とからなることを特徴とする請求項１０に記載の
多層埋め込みトレンチアイソレーションの形成方法。 - 【請求項１３】 上記トレンチの幅が０．１５μｍ以下
であることを特徴とする請求項１０または１１に記載の
多層埋め込みトレンチアイソレーションの形成方法。 - 【請求項１４】 上記第１絶縁層が、埋め込み部のアス
ペクト比が３以上となるように形成されたトレンチ内の
底部に積層可能であるＴＥＯＳの熱分解ＣＶＤで形成さ
れることを特徴とする請求項１０または１１に記載の多
層埋め込みトレンチアイソレーションの形成方法。 - 【請求項１５】 上記第２絶縁層が、埋め込み部のアス
ペクト比が２以下となるように形成されたトレンチ内に
積層可能であるＨＴＯで形成され、上記（ｅ）工程の化
学的機械研磨（ＣＭＰ）により第２絶縁物がトレンチ内
部にまで研磨されないエッチング速度を有することを特
徴とする請求項１０または１１に記載の多層埋め込みト
レンチアイソレーションの形成方法。 - 【請求項１６】 上記（ｅ）工程後に、更に（ｆ）Ｓｉ
Ｎ膜を選択的に除去し、トレンチ開口上方に５０〜１０
０ｎｍ（ＳｉＯ２膜から）突出した第２絶縁層を形成す
る工程を含むことを特徴とする請求項１０または１１に
記載の多層埋め込みトレンチアイソレーションの形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8059059A JPH09252049A (ja) | 1996-03-15 | 1996-03-15 | 多層埋め込みトレンチアイソレーション |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8059059A JPH09252049A (ja) | 1996-03-15 | 1996-03-15 | 多層埋め込みトレンチアイソレーション |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252049A true JPH09252049A (ja) | 1997-09-22 |
Family
ID=13102405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8059059A Pending JPH09252049A (ja) | 1996-03-15 | 1996-03-15 | 多層埋め込みトレンチアイソレーション |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252049A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020055938A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 소자 분리막 형성 방법 |
| US6881633B2 (en) | 2000-12-27 | 2005-04-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device with an L-shaped/reversed L-shaped gate side-wall insulating film |
| KR100557972B1 (ko) * | 1998-10-29 | 2006-04-28 | 주식회사 하이닉스반도체 | 반도체소자의 트렌치 형성방법_ |
| KR100673896B1 (ko) * | 2004-07-30 | 2007-01-26 | 주식회사 하이닉스반도체 | 트렌치 구조의 소자분리막을 갖는 반도체소자 및 그 제조방법 |
| CN100343972C (zh) * | 2002-10-14 | 2007-10-17 | 南亚科技股份有限公司 | 浅沟道隔离区形成方法 |
| US7393738B1 (en) | 2007-01-16 | 2008-07-01 | International Business Machines Corporation | Subground rule STI fill for hot structure |
| JP2011514675A (ja) * | 2008-02-27 | 2011-05-06 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 半導体ダイのための分離されたトランジスタおよびダイオードならびに分離および終端構造 |
Citations (7)
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