KR100251280B1 - 샐로우 트랜치 아이솔레이션 방법 - Google Patents

Abstract

본 발명의 샐로우트렌치아이솔레이션(shallow trench isolation)방법은 반도체기판의 필드영역에 최종 샐로우트렌치보다 얕은 최초 샐로우트렌치를 형성하고, 최초 샐로우트렌치를 완전히 채우도록 반도체기판에 절연막을 적층하고, 반도체기판의 액티브영역을 노출시키고 아울러 최초 샐로우트렌치 내의 절연막을 최종 샐로우트렌치의 깊이에 해당하는 두께로 남게 한 후 액티브영역에 에피택셜층을 성장시킨다.

따라서, 본 발명은 큰 종횡비의 샐로우트렌치에 절연막을 완전히 채워 샐로우트렌치아이솔레이션공정의 신뢰성을 확보한다.

Description

샐로우트랜치아이솔레이션 방법

본 발명은 반도체장치의 샐로우트랜치아이솔레이션 방법에 관한 것으로, 더욱 상세하게는 큰 종횡비의 샐로우트렌치를 공정조건의 까다로움없이 절연막으로 채워 소자들간의 아이솔레이션을 확보하도록 한 샐로우트렌치아이솔레이션방법에 관한 것이다.

일반적으로 널리 알려진 바와 같이, 고집적 메모리 디바이스에서는 소자절연영역의 사이즈가 메모리셀 사이즈를 결정하는 커다란 요소가 되므로 소자절연영역 사이즈의 축소를 위한 소자절연기술이 활발히 연구, 개발되어 왔다.

현재 사용되고 있는 소자절연기술로는 LOCOS(local oxidation of silicon), SEPOX(selective polysilicon oxidation), RPSL(recessed polysilicon spacer LOCOS) 등이 있다. 이중에서 LOCOS방법이 가장 널리 사용되고 있는데 이는 구조의 단순함과 공정의 용이성 및 집적도의 향상 등 VLSI 회로의 능동소자들을 절연하는데 많은 장점을 갖고 있기 때문이었다.

하지만, LOCOS방법은 필드산화막의 성장시 버즈비크(bird's beak)가 패드산화막과 질화막 또는 실리콘기판과 패드산화막의 경계면에서 발생하여 액티브영역을 잠식함으로써 액티브영역의 회로 신뢰성을 악화시키고 집적도를 저하시키는 문제점을 갖고 있다.

이에 따라, 초고집적 DRAM 개발에 LOCOS방법을 더 이상 적용하기 어려워져 LOCOS방법을 대체할 새로운 방안들이 제안되기 시작하였다. 이러한 방안들 중의 주목받고 있는 것이 샐로우트렌치아이솔레이션(shallow trench isolation)공정이다.

샐로우트렌치아이솔레이션공정에서는 설계룰의 축소에 따라 샐로우트렌치의 폭이 작아지지만, 샐로우트렌치의 깊이가 소자절연 신뢰성을 확보하기 위해 최소한의 깊이인 2500Å를 유지하여야 하므로 샐로우트렌치의 종횡비(aspect ratio)가 커져 샐로우트렌치를 절연물로 완전히 채울 수 없고 이로 인하여 심(seam)의 생성이 유발된다.

그래서, 이를 해결하기 위해 샐로우트렌치의 깊이를 얕게 형성하는 방법이 제안되기도 하였지만, 이는 소자간의 절연을 충분히 확보할 수 없는 한계점을 갖고 있었다. 이외에도 샐로우트렌치에 절연막을 완전히 채울 수 있는 물질로 고밀도저압플라즈마 CVD 산화막이나 SACVD(sub atmosphere CVD) 산화막이 개발되었지만 현재의 반도체제조공정에서 발생하는 문제점을 해소할 정도의 수준에 이르지 못하고 있다.

최근에 이르러 샐로우트렌치에 절연물을 완전히 채울 수 있는 기술로 주목받고 있는 것이 있는데 이를 도 1a 내지 도 1f를 참조하여 설명하기로 한다.

도 1a에 도시된 바와 같이, 먼저, 반도체기판(11), 예를 들어 단결정실리콘기판의 상부면에 100Å 두께의 패드산화막(13)과, 화학기계연마(chemical mechanical polishing) 스토핑막인 2000Å 두께의 질화막(15)을 적층하고 나서 질화막(15) 상에 트렌치식각마스크인 고온산화막(17)을 적층한다.

그런 다음, 사진식각공정을 이용하여 반도체기판(11)의 필드영역에 샐로우트렌치(19)를 형성하기 위한 고온산화막(17)의 패턴을 형성한다. 즉, 고온산화막(17)의 표면에 반도체기판(11)의 액티브영역에 해당하는 감광막(도시 안됨)의 패턴을 형성하고 상기 감광막의 패턴을 식각마스크로 이용하여 고온산화막(17)을 질화막(15)의 표면이 노출될 때까지 식각하여 고온산화막(17)의 패턴을 형성한 후 상기 감광막의 패턴을 제거한다.

이후, 고온산화막(17)의 패턴을 트렌치식각마스크로 이용하여 질화막(15)과 패드산화막(13)을 순차적으로 식각한 후 반도체기판(11)을 2500Å의 깊이만큼 식각하여 샐로우트렌치(19)를 형성한다.

도 1b에 도시된 바와 같이, 이어서, 샐로우트렌치(19)의 기저면과 내측면에 동일한 두께의 식각손상방지막, 예를 들어 산화막(21)을 100-500Å 두께로 열적성장시키는데 이는 샐로우트렌치(19)의 형성시 샐로우트렌치(19)의 기저면 및 내측면에 생성된 식각손상을 줄여주기 위함이다.

도 1c에 도시된 바와 같이, 그런 다음, 산화막(21)을 플라즈마처리한 후 오존TEOS(tetra-ethyl-ortho-silicate) CVD공정에 의해 상기 구조의 반도체기판(11)의 표면에 제 1 USG(undoped silicate glass)막(23)을 1500Å의 두께로 증착한다.

여기서, 산화막(21)을 플라즈마 처리하는 것은 하지막인 산화막(21)의 표면상태에 의존성을 갖고 있는 제 1 USG막(23)이 샐로우트렌치(19)의 다른 부분에서보다 샐로우트렌치(19)의 입구부분에서 더 두껍게 증착하는 것을 방지하기 위함이다.

도 1d에 도시된 바와 같이, 이후, 제 1 USG막(23)을 알곤(Ar) 스퍼터링공정에 의해 에치백하여 산화막(21)의 표면 상에 제 1 USG막(23)을 남기고 이와 아울러 샐로우트렌치(19)의 입구 근처의 제 1 USG막(23)에 소정 각도의 슬로프(slope)를 제공한다.

여기서, 샐로우트렌치(19)의 입구 근처의 제 1 USG막(23)을 에치백하는 것은 샐로우트렌치(19)의 종횡비가 크거나 샐로우트렌치(19)의 깊이가 깊은 경우, 산화막(21)을 플라즈마 처리만 하고 나서 샐로우트렌치(19)에 절연막을 완전히 채우는 것이 어렵기 때문이다.

도 1e에 도시된 바와 같이, 계속하여, 상기 구조의 반도체기판(11)의 표면에 5000-7000Å 두께의 제 2 USG막(25)을 증착하여 샐로우트렌치(19) 내에 제 2 USG막(25)을 완전히 채운다.

이어서, PETEOS(plasma enhanced TEOS) CVD공정에 의해 제 2 USG막(25)의 표면 상에 평탄화막인 산화막(27)을 증착한 후 제 1 USG막(23) 및 제 2 USG막(25)을 질소분위기에서 약 1000℃의 온도로 1시간동안 열처리하여 치밀화(densification)시킨다.

도 1f에 도시된 바와 같이, 마지막으로, CMP(chemical mechanical polishing)공정에 의해 상기 구조의 반도체기판(11)을 평탄화하여 패드산화막(13)의 표면을 노출시킨다.

이어서, 패드산화막(13)을 습식식각하여 반도체기판(11)의 액티브영역 표면을 노출시킴으로써 샐로우트랜치아이솔레이션공정을 완료한다. 물론, 패드산화막(13)의 식각시 제 1 USG막(23)의 상측부도 일부 제거됨은 당연하다.

그러나, 종래의 샐로우트렌치아이솔레이션공정은 반도체기판에 최종 샐로우트렌치를 형성하고 나서 샐로우트렌치를 절연막으로 채우므로 샐로우트렌치의 종횡비가 커짐에 따라 소자들간의 아이솔레이션 신뢰성 확보가 어려웠다. 또한, 샐로우트렌치를 절연막으로 완전히 채우더라도 이를 위한 공정조건이 점점 까다로워졌다. 즉, 큰 종횡비의 샐로우트렌치를 반도체기판에 형성하고 샐로우트렌치의 기저면 및 내측면에 산화막을 열적성장시킨 후 산화막에 얇은 두께의 제 1 USG막을 적층할 때, 제 1 USG막이 하지막인 산화막의 표면 상태에 큰 의존성을 가지므로 산화막을 플라즈마처리하여 산화막에 대한 제 1 USG막의 의존성을 제거하는데 공정조건이 매우 까다로울 수밖에 없었다.

이로 말미암아, 공정조건의 마진을 충분히 확보하지 못할 경우, 소자들간의 아이솔레이션 신뢰성 확보가 어려웠다.

따라서, 본 발명의 목적은 큰 종횡비의 샐로우트렌치에서도 소자들간의 아이솔레이션 신뢰성을 확보하도록 한 것이다.

본 발명의 다른 목적은 공정조건을 까다롭게 하지 않으면서도 큰 종횡비의 샐로우트렌치에 절연막을 완전히 채우도록 한 것이다.

본 발명의 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해 질 것이다.

도 1a 내지 도 1f는 종래 기술에 의한 샐로우트랜치아이솔레이션(shallow trench isolation) 방법을 나타낸 단면공정도.

도 2a 내지 도 2f는 본 발명에 의한 샐로우트랜치아이솔레이션 방법을 나타낸 단면공정도.

<도면의 주요부분에 대한 부호의 설명>

11: 반도체기판 13: 패드산화막 15: 질화막 17: 고온산화막 19: 샐로우트렌치 21: 산화막 23: 제 1 USG(undoped silicate glass)막 25: 제 2 USG막 27: 산화막 31: 반도체기판 33: 패드산화막 35: 질화막 37: 고온산화막 39: 최초 샐로우트렌치 39a: 최종 샐로우트렌치 41: 산화막 43: USG막 45: 산화막

이와 같은 목적을 달성하기 위한 본 발명에 의한 샐로우트렌치아이솔레이션방법은 반도체기판의 액티브영역에 최초 샐로우트렌치를 위한 마스크용 절연막의 패턴을 형성하고 반도체기판의 필드영역에 최초 샐로우트렌치를 형성한다. 이후, 최초 샐로우트렌치에만 소정 높이의 샐로우트렌치아이솔레이션용 절연막을 형성시키고 상기 반도체기판의 액티브영역을 노출시킨다. 그런 다음, 액티브영역에 에피택셜층을 성장시켜 최종 샐로우트렌를 형성하는 것을 특징으로 한다.

상기 액티브영역의 노출은 최초 샐로우트렌치를 상기 샐로우트렌치아이솔레이션용 절연막으로 채우기 위해 반도체기판 상에 샐로우트렌치아이솔레이션용 절연막을 적층하고 샐로우트렌치아이솔레이션용 절연막과 마스크용 절연막의 패턴을 평탄화시키고, 평탄화된 마스크용 절연막의 패턴을 제거하여 최초 샐로우트렌치에만 상기 샐로우트렌치용 절연막을 남김으로써 이루어진다. 상기 최초 샐로우트렌치에만 최종 샐로우트렌치의 깊이에 해당하는 높이의 샐로우트렌치아이솔레이션용 절연막을 남긴다.

상기 에피택셜층이 불순물 도핑된 단결정실리콘층이다.

따라서, 본 발명은 공정조건의 까다로움 없이 큰 종횡비의 샐로우트렌치에 절연막을 완전히 채워 소자간의 아이솔레이션 신뢰성을 확보할 수 있다.

이하, 본 발명에 의한 샐로우트렌치아이솔레이션방법을 도 2a 내지 도 2f를 참조하여 상세히 설명하기로 한다.

도 2a를 참조하면, 먼저, 반도체기판(31), 예를 들어 단결정실리콘기판의 상부면에 다층의 절연막을 적층한다. 이를 좀 더 상세히 언급하면, 반도체기판(31) 의 상부면에 100Å 두께의 패드산화막(33)과 화학기계연마(chemical mechanical polishing) 스토핑막인 2000Å 두께의 질화막(35)을 순차적으로 적층한다. 이어서, 질화막(35)의 표면에 트렌치식각마스크로 사용할 소정 두께의 고온산화막(37)을 적층한다.

그런 다음, 사진식각공정을 이용하여 반도체기판(31)의 필드영역에 샐로우트렌치(39)를 형성하기 위한 개구부를 갖는 고온산화막(37)의 패턴을 형성한다. 즉, 고온산화막(37)의 표면에 반도체기판(31)의 액티브영역에 해당하는 감광막(도시 안됨)의 패턴을 형성하고 상기 감광막의 패턴을 식각마스크로 이용하여 고온산화막(37)을 질화막(35)의 표면이 노출될 때까지 식각하여 고온산화막(37)의 패턴을 형성한 후 상기 감광막의 패턴을 제거한다.

이후, 고온산화막(37)의 패턴을 트렌치식각마스크로 이용하여 질화막(35)과 패드산화막(33)을 순차적으로 식각한 후 반도체기판(31)을 후술할 최종의 샐로우트렌치(39a)의 깊이(D)보다 얕은 깊이(D1)만큼 식각하여 최초의 샐로우트렌치(39)를 형성한다. 따라서, 최초의 샐로우트렌치(39)의 종횡비는 최종의 샐로우트렌치(39a)의 종횡비보다 낮다.

여기서, 예를 들어 최초 샐로우트렌치(39)의 깊이(D1)가 1500Å라고 하면, 최종 샐로우트렌치(39a)의 깊이(D)는 2500Å이 바람직하다.

도 2b에 도시된 바와 같이, 이어서, 샐로우트렌치(39)의 기저면과 내측면에 식각손상방지막, 예를 들어 산화막(41)을 소정의 두께, 예를 들어 240Å의 두께만큼 열적성장시키는데 이는 샐로우트렌치(39)의 형성시 샐로우트렌치(39)의 기저면 및 내측면에 기 생성된 식각손상을 줄여주기 위함이다.

도 2c에 도시된 바와 같이, 오존TEOS CVD공정에 의해 상기 구조의 반도체기판(31)의 표면에 샐로우트렌치를 채우기 위한 절연막, 예를 들어 USG막(43)을 소정의 두께, 예를 들어 5000Å의 두께로 증착하여 샐로우트렌치(39)를 완전히 채운다. 여기서, 상기 절연막은 상기 화학기계연마공정 스토핑막인 질화막(35)에 대해 큰 선택식각비를 갖고 있다.

그리고 나서, PECVD공정에 의해 USG막(43) 상에 보호막용 산화막(45)을 예를 들어 500Å의 두께로 증착하고 USG막(43)을 질소분위기에서 약 1000℃의 온도로 1시간동안 열처리하여 치밀화(densification)시킨다.

도 2d에 도시된 바와 같이, 화학기계연마공정에 의해 산화막(45)과 USG막(43) 및 고온산화막(37)을 질화막(35)의 표면이 노출될 때까지 연마하여 USG막(43)과 질화막(35)의 표면을 평탄화시킨다. 이때, USG막(43)이 필드영역에만 존재한다.

계속하여, 화학기계연마공정을 실시하여 USG막(43)을 3000Å의 두께 정도로 남긴다. 이때, 질화막(35)도 함께 식각된다.

도 2e에 도시된 바와 같이, 이후, 질화막(35)을 제거하고 나서 습식식각공정에 의해 패드산화막(33)을 완전히 제거하여 반도체기판(31)의 액티브영역의 표면을 노출시킨다. 이와 아울러, USG막(43)을 식각하여 필드영역의 절연막을 후술할 최종의 샐로우트렌치(39a)의 깊이(D)에 해당하는 2500Å의 두께로 남긴다. 따라서, 필드영역의 절연막이 반도체기판(31)의 표면에서 1000Å의 높이를 갖는다.

도 2f에 도시된 바와 같이, 반도체기판(31)의 액티브영역 표면에 에피택셜층(47)을 상기 필드영역의 절연막의 높이에 해당하는 1000Å의 두께만큼 성장시켜 2500Å의 깊이를 갖는 샐로우트렌치(39a)를 완성한다. 여기서, 에피택셜층(47)은 불순물 도핑된 단결정실리콘층이 바람직하다.

따라서, 본 발명은 최종의 샐로우트렌치에 절연층을 완전히 채울 수 있을 뿐만 아니라 샐로우트렌치아이솔레이션용 절연막과 액티브영역의 표면을 평탄화를 이룰 수 있다.

이상에서 살펴본 바와 같이, 본 발명에 의한 샐로우트렌치아이솔레이션방법은 반도체기판의 필드영역에 최종 샐로우트렌치보다 얕은 최초 샐로우트렌치를 형성하고, 최초 샐로우트렌치를 완전히 채우도록 반도체기판에 절연막을 적층하고, 반도체기판이 액티브영역을 노출시키고 아울러 필드영역에만 최종 샐로우트렌치의 깊이에 해당하는 두께로 남게 한 후 상기 노출된 액티브영역에 에피택셜층을 성장시킨다.

따라서, 본 발명은 큰 종횡비의 샐로우트렌치에 절연막을 완전히 채워 샐로우트렌치아이솔레이션공정의 신뢰성을 확보한다.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (10)

1. 반도체기판의 액티브영역에 최초 샐로우트렌치를 위한 마스크용 절연막의 패턴을 형성하는 단계;

   상기 반도체기판의 필드영역에 최초 샐로우트렌치를 형성하는 단계;

   상기 최초 샐로우트렌치에만 소정 높이의 샐로우트렌치아이솔레이션용 절연막을 형성시키고 상기 반도체기판의 액티브영역을 노출시키는 단계;

   상기 노출된 액티브영역에 에피택셜층을 성장시켜 최종 샐로우트렌를 형성하는 단계를 포함하는 반도체장치의 샐로우트렌치아이솔레이션방법
2. 제 1 항에 있어서, 상기 액티브영역을 노출시키는 단계는

   상기 최초 샐로우트렌치를 상기 샐로우트렌치아이솔레이션용 절연막으로 채우기 위해 상기 반도체기판 상에 상기 샐로우트렌치아이솔레이션용 절연막을 적층하는 단계;

   상기 샐로우트렌치아이솔레이션용 절연막과 상기 마스크용 절연막의 패턴을 평탄화시키는 단계;

   상기 평탄화된 마스크용 절연막의 패턴을 제거하여 상기 최초 샐로우트렌치에만 상기 샐로우트렌치용 절연막을 남기고 상기 액티브영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체장치의 샐로우트렌치아이솔레이션방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 최초 샐로우트렌치에만 최종 샐로우트렌치의 깊이에 해당하는 높이의 샐로우트렌치아이솔레이션용 절연막을 남기는 것을 특징으로 하는 샐로우트렌치아이솔레이션방법.
4. 제 2 항에 있어서, 상기 샐로우트렌치아이솔레이션용 절연막을 적층하는 단계는

   상기 마스크용 절연막의 패턴 상에 상기 샐로우트렌치아이솔레이션용 절연막을 적층하는 단계;

   상기 샐로우트렌치아이솔레이션용 절연막을 보호하기 위해 상기 절연막 상에 보호막을 적층하는 단계; 그리고

   상기 보호된 절연막을 치밀화시키는 단계를 포함하는 것을 특징으로 하는 샐로우트렌치아이솔레이션방법.
5. 제 4 항에 있어서, 상기 보호막을 산화막으로 형성하는 것을 특징으로 하는 샐로우트렌치아이솔레이션방법.
6. 제 4 항에 있어서, 상기 샐로우트렌치아이솔레이션용 절연막을 적층하기 전에 상기 최초 샐로우트렌치의 기저면과 내측면에 식각손상방지막을 형성하여 상기 최초 샐로우트렌치의 형성시 생성된 식각손상을 제거하는 것을 특징으로 하는 샐로우트렌치아이솔레이션방법.
7. 제 5 항에 있어서, 상기 식각손상방지막은 열적성장된 산화막인 것을 특징으로 하는 샐로우트렌치아이솔레이션방법.
8. 제 2 항에 있어서, 상기 샐로우트렌치아이솔레이션용 절연막과 상기 마스크용 절연막의 패턴을 화학기계연마공정에 의해 평탄화시키는 것을 특징으로 하는 샐로우트렌치아이솔레이션방법.
9. 제 1 항에 있어서, 상기 샐로우트렌치아이솔레이션용 절연막을 USG막으로 형성하는 것을 특징으로 하는 샐로우트렌치아이솔레이션방법.
10. 제 1 항에 있어서, 상기 반도체기판이 단결정실리콘기판이고, 상기 에피택셜층이 불순물 도핑된 단결정실리콘층인 것을 특징으로 하는 샐로우트렌치아이솔레이션방법.