KR100568259B1 - 트렌치 소자 분리형 반도체 장치 및 그 형성 방법 - Google Patents

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Abstract

필드 영역의 리세스가 감소된 트렌치 소자 분리형 반도체 장치 및 그 형성 방법을 제공한다. 트렌치 소자 분리형 반도체 장치는 액티브 영역과 필드 영역으로 정의된 반도체 기판, 필드 영역에 형성된 트렌치, 트렌치 내부를 따라 컨포말하게 형성된 산화막, 산화막을 따라 컨포말하게 형성된 라이너막, 산화막과 라이너막을 포함하는 트렌치 내부에 형성된 필드 절연막 및 필드 절연막 상에 반도체 기판 상에 단차가 발생하지 않도록 형성된 필드 보호막을 포함한다.
트렌치 소자 분리형, 필드 리세스, 필드 보호막

Description

트렌치 소자 분리형 반도체 장치 및 그 형성 방법{Trench isolation type semiconductor device and fabrication method for the same}
도 1은 본 발명의 일 실시예에 따른 트렌치 소자 분리형 반도체 장치에 포함된 소자 분리 영역의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 트렌치 소자 분리형 반도체 장치의 형성 방법의 흐름도이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 트렌치 소자 분리형 반도체 장치의 형성 방법의 각 공정 중간 단계별 구조물의 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100: 소자 분리 영역 110: 반도체 기판
120: 트렌치 130: 산화막
140: 라이너막 150: 제 1 필드 절연막
160: 필드 보호막 161: 상면 보호막
162: 코너 보호막 170: 버퍼 절연막 패턴
180: 하드 마스크 185: 식각 마스크
200: 제 2 필드 절연막 310: 게이트 절연막
320: 게이트 전극 330: 살리사이드막
340, 350: 층간 절연막 360: 콘택
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 특히 필드 영역의 리세스(recess)가 방지되는 트렌치 소자 분리형 반도체 장치 및 그 형성 방법에 관한 것이다.
반도체 장치의 집적화가 거듭되면서 반도체 장치의 상당한 면적을 점유하는 소자 분리 영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적으로 반도체 장치는 LOCOS(LOCal Oxidation of Silicon) 방법으로 소자를 분리하였다. LOCOS 방법은 활성 영역을 한정하는 산화 마스크인 질화막과 반도체 기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체 기판 사이에 박막의 버퍼 절연막(pad oxide)을 형성하고 산화시켜 소자 분리 영역으로 이용되는 필드 절연막을 형성한다. 여기에서 필드 절연막은 반도체 기판의 수직 방향으로 성장할 뿐만 아니라 산화체(Oxidant: O2)가 버퍼 절연막을 따라 수평 방향으로도 확산되므로 질화막의 패턴 에지(edge) 밑으로 성장되게 되는 특징을 갖는다.
이와 같이 필드 절연막이 활성 영역을 잠식하는 현상을 그 형상이 새의 부리 모양과 유사하여 버즈 비크(bird's beak)라 한다. 이러한 버즈 비크의 길이는 필드 절연막 두께의 1/2이나 된다. 그러므로, 활성 영역의 크기가 감소되는 것을 줄이기 위하여는 버즈 비크의 길이를 최소화하여야 한다.
버즈 비크의 길이를 줄이기 위한 방법으로 필드 절연막의 두께를 감소시키는 방식이 도입되었으나 16M DRAM급 이상에서 필드 절연막의 두께를 감소시키면 배선과 반도체 기판 사이의 정전 용량이 증가되어 신호 전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 분리 영역에 형성되는 기생 트랜지스터의 문턱 전압(Vth)이 저하되어 소자 사이의 분리 특성이 저하되는 문제점이 있다.
따라서, 버즈 비크의 길이를 감소시키면서 소자 분리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자 분리를 하는 방법으로는 스트레스 완충용 버퍼 절연막의 두께를 낮추고 반도체 기판과 질화막 사이에 다결정 실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 버퍼 절연막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체 기판 내에 필드 절연막을 형성시키는 리세스 LOCOS 기술들이 있다.
그러나, 상기 기술들은 분리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자 분리 기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자 분리 기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은 트렌치 소자 분리(Shallow Trench Isolation; STI) 기술이 개발되었다. BOX형 소자 분리 기술은 반도체 기판에 트렌치를 형성하고 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법으로 산화 실리콘 또는 불순물이 도 핑 되지 않은 다결정 실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성 영역의 손실이 전혀 없으며, 또한, 산화막을 매립하고 에치백(etch back)하여 평탄한 표면을 얻을 수 있다.
STI 방식은 LOCOS에 비해 필드 절연막의 크기를 줄여 활성 영역을 확보할 수 있으나 공정 단계가 LOCOS에 비해 복잡하고, 산화막 세정이나 후속 공정의 습식 식각, 건식 식각 등으로 인한 트렌치 내부의 필드 절연막의 손실이 발생한다. 이때 손실되는 필드 절연막은 수십 내지 수백 Å 정도 생기는 문제점이 있다. 그로 인해 활성 영역과 소자 분리 영역이 형성되는 필드 영역간의 단차가 발생되어 트랜지스터의 불량을 초래한다.
본 발명이 이루고자 하는 기술적 과제는 필드 영역 상의 게이트 사이에 형성된 공간이 후속 공정에 의하여 리세스 되는 것을 방지하는 트렌치 소자 분리형 반도체 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 필드 영역 상의 게이트 사이에 형성된 공간의 리세스를 방지하여 후속하는 증착 공정이 용이하게 수행될 수 있는 트렌치 소자 분리형 반도체 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 후속 공정에 의한 필드 영역의 리세스가 방지되어 정션 리키지를 방지할 수 있는 트렌치 소자 분리형 반도체 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 트렌치 소자 분리형 반도체 장치의 형성 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 트렌치 소자 분리형 반도체 장치는 액티브 영역과 필드 영역으로 정의된 반도체 기판, 상기 필드 영역에 형성된 트렌치, 상기 트렌치 내부를 따라 컨포말하게 형성된 산화막, 상기 산화막을 따라 컨포말하게 형성된 라이너막, 상기 산화막과 라이너막을 포함하는 트렌치 내부에 형성된 필드 절연막 및 상기 필드 절연막 상에 상기 반도체 기판 상에 단차가 발생하지 않도록 형성된 필드 보호막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 트렌치 소자 분리형 반도체 장치의 형성 방법은 트렌치 영역을 정의하는 버퍼 절연막 패턴과 하드 마스크로 구성된 식각 마스크를 이용하여 반도체 기판의 필드 영역에 트렌치를 형성하는 단계, 상기 트렌치 내부를 따라 컨포말하게 산화막을 형성하는 단계, 상기 산화막을 따라 컨포말하게 라이너막을 형성하는 단계, 상기 산화막과 라이너막을 포함하는 트렌치 내에 제 1 필드 절연막을 형성하는 단계, 상기 제 1 필드 절연막 상에 상면 보호막을 형성하는 단계, 상기 상면 보호막 상에 제 2 필드 절연막을 형성하는 단계, 상기 하드 마스크와 상기 하드 마스크 상에 형성된 상면 보호막을 제거하는 단계 및 상기 제거 단계에 의해 손실된 상기 상면 보호막과 라이너막을 보상하는 코너 보호막을 형성하여 필드 보호막을 완성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 실시예들에 따른 소자 분리 영역을 포함하는 트렌치 소자 분리형 반도체 장치 및 그 형성 방법은 도 1 내지 3h를 참조함으로써 잘 이해될 수 있을 것이다.
이하 본 발명의 일 실시예에 따른 트렌치 소자 분리형 반도체 장치에 대하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 트렌치 소자 분리형 반도체 장치에 포함된 소자 분리 영역의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 소자간의 분리를 위한 소자 분리 영역(100)을 포함한다.
소자 분리 영역(100)은 액티브 영역과 필드 영역으로 정의된 반도체 기판 (110)의 필드 영역에 형성된 트렌치(120)를 포함한다.
이 트렌치(120) 내부에는 트렌치(120) 형성 시 손상된 내부 측벽 및 바닥을 치유하기 위하여 트렌치(120) 내부를 따라 형성된 산화막(130)을 포함할 수 있다. 아울러 트렌치(120)는 트렌치(120) 내부에 위치한 산화막(130) 상에 형성된 장력 스트레스에 대한 내성을 갖는 라이너막(140)을 포함할 수 있다. 여기서 산화막(130)은 실리콘 산화막일 수 있으며, 라이너막(140)은 실리콘 질화막일 수 있다. 산화막(130)의 두께는 100 내지 200Å일 수 있고 라이너막(140)은 50 내지 200Å일 수 있으나, 이에 한정되는 것은 아니다.
상기한 바와 같은 산화막(130) 및 라이너막(140)을 포함하는 트렌치(120) 내부는 갭필(gap-fill) 특성이 우수한 필드 절연막(150)으로 매립되어 있다. 이러한 필드 절연막(150)으로는 특히 고밀도 플라즈마 실리콘 산화막(High Density Plasma SiO2; HDP)을 사용할 수 있다. 필드 절연막(150)은 트렌치(120) 내부에서 반도체 기판(110)의 높이와 실질적으로 동일하도록 형성될 수 있다.
또한, 필드 절연막(150)으로 매립된 트렌치 상에는 후속 공정에 의해 필드 영역이 리세스 되는 것을 방지하기 위한 필드 보호막(160)이 형성되어 있다. 필드 보호막(160)은 필드 절연막(150) 상면의 상면 보호막(161)과 산화막(130)과 필드 절연막(150) 사이의 리세스를 매우는 코너 보호막(162)으로 구성될 수 있다. 상면 보호막(161)과 코너 보호막(162)은 모두 라이너막(140)과 동일 물질로 형성될 수 있으며, 이 경우에는 각 막들(140, 161, 162)의 경계(61, 62)가 표시 나지 않을 수 도 있다.
상면 보호막(161)과 코너 보호막(162)으로 구성된 필드 보호막(160)은 실리콘 질화막으로 형성될 수 있고, 반도체 기판 상부에 단차가 형성되지 않을 정도의 두께로 형성될 수 있다. 특히 필드 보호막(160)의 두께는 200 내지 400Å 일 수 있다.
계속해서, 상기한 바와 같은 본 발명의 일 실시예에 따른 트렌치 소자 분리형 반도체 장치의 형성 방법에 대하여 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 트렌치 소자 분리형 반도체 장치의 형성 방법의 흐름도이고, 도 3a 내지 도 3h는 각 공정 중간 단계별 구조물의 단면도들이다.
도 2를 참조하면, 반도체 기판의 필드 영역에 트렌치를 형성한다(S1).
구체적으로 도 3a를 참조하면, 먼저 반도체 기판(110)의 전면에 버퍼 절연막 패턴(170) 및 하드 마스크(180)로 구성된 식각 마스크(185)를 형성한다.
버퍼 절연막 패턴(170)은 반도체 기판(100)과 하드 마스크(180) 사이의 열팽창 계수 차이에서 오는 응력(stress)에 의해 결함이 발생하는 것을 방지하기 위해 형성하는 것으로, 실리콘 산화막으로 형성할 수 있다. 이때, 버퍼 절연막 패턴(170)의 두께는 100 내지 300Å 정도로 형성할 수 있다.
또한 하드 마스크(180)는 트렌치(120) 식각시 식각 마스크로 쓰이는 것으로, 반도체 기판(110)과 식각 선택비를 갖는 물질막, 예컨대 실리콘 질화막으로 형성할 수 있다. 하드 마스크(180)는 추후에 행해지는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 단계의 평탄화 정지막으로 사용되기도 하며, 평탄화 공정에 의한 손상이 액티브 영역에 가해지지 않도록 충분히 두꺼운 두께로 형성하는 것이 바람직하다. 예를 들어, 실리콘 질화물을 1800 내지 2200Å 가량의 두께로 증착하여 형성할 수 있다. 그러나, 후술하게 되는 반사 방지막(미도시)이 형성되어 있는 경우에는 하드 마스크는 보다 작은 두께로 증착될 수 있다.
식각 마스크(185)를 형성하기 위해, 우선 반도체 기판 전면에 버퍼 절연막과 하드 마스크막을 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의해 차례로 형성한다.
이어서, 하드 마스크막 상에 포토레지스트(미도시)를 형성한다. 반사 방지를 위하여 하드 마스크막 상에 포토레지스트를 형성하기 전에 반사 방지막(Anti Reflection Coating; ARC)을 더 형성할 수도 있다.
계속해서, 필드 영역을 정의하기 위해 노광 및 현상 공정을 수행하여 포토레지스트 패턴을 형성한다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 하여 필드 영역의 반도체 기판(110)의 상부면이 노출될 때까지 건식 식각 방법으로 하드 마스크막과 버퍼 절연막을 패터닝한다. 버퍼 절연막을 식각할 때에는 CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4, C2H2, C4F6 등과 같은 가스 또는 이들의 혼합 가스를 사용할 수 있다. 상기한 바와 같은 패터닝하여 필드 영역을 노출시키는 식각 마스크(185)를 형성한다. 이어서, 포토레지스트 패턴은 통상적인 방법, 예컨대 산소 플라 즈마를 사용하여 에싱(ashing)한 다음 유기 스트립(stripe)으로 제거할 수 있다.
식각 마스크(185)에 의해 노출된 반도체 기판(110)을 계속해서 선택적으로 식각하여 필드 영역에 트렌치(120)를 형성한다. 여기서의 트렌치(120)는 후술하는 필드 절연막(150)으로 매립할 때에 보이드(void)가 형성되지 않는 종횡비로 형성하는 것이 바람직하다. 이러한 종횡비는 후속적으로 어떠한 매립 특성을 가지는 필드 절연막(150)으로 매립할 것인가에 따라 결정된다. 매립 특성이 우수한 필드 절연막(150)으로 매립할 것이라면 트렌치(120)의 종횡비를 충분히 크게 하여도 되지만, 매립 특성이 그다지 우수하지 않은 필드 절연막(150)으로 매립할 것이라면 트렌치(120)의 종횡비를 작게 하여야 할 것이다.
계속해서, 트렌치 내에 제 1 필드 절연막을 형성한다(S2).
도 3b를 참조하면, 트렌치 내에 바로 제 1 필드 절연막(150)을 형성할 수도 있지만, 트렌치(120) 형성 시 손상된 트렌치(120)의 내부 측벽 및 바닥을 치유하기 위하여 트렌치(120)의 내부 측벽 및 바닥에 산화막(130)을 형성할 수 있다. 산화막(130)은 형성함에 있어서, 열산화시킬 때에는 퍼니스 타입이나 챔버 타입의 장비를 모두 이용할 수 있으며, O2 나 H2O를 산소 소스로서 공급하여 800 내지 1100℃ 온도로 가열할 수 있다. 분위기 중에 HCl을 첨가하여 산화 속도를 증가시키기도 하나, H2O를 이용한 습식 산화에서는 부식 문제로 사용하지 않는다. 이때, 산화막의 두께는 100 내지 200Å 일 수 있다.
또한, 산화막(130) 상에 컨포말한 라이너막(140)을 형성할 수 있다. 라이너 막(140)의 형성 방법은 통상적인 방법, 예컨대 CVD, SACVD, LPCVD 또는 PECVD에 의할 수 있으며, 이에 한정되는 것은 아니다. 라이너막(140)은 장력 스트레스에 내성을 갖는 절연막, 예컨대 실리콘 질화막으로 형성할 수 있고, 두께는 50 내지 200Å 일 수 있다.
상기한 바와 같은 산화막(130)과 라이너막(140)을 구비한 트렌치(120)를 포함하는 반도체 기판(110) 전면에 트렌치(120)를 완전히 매립하도록 두껍게 제 1 절연막을 형성한다. 제 1 절연막은 갭필 특성이 우수한 실리콘 산화막, 예컨대 고밀도 플라즈마 실리콘 산화막(HDP)으로 형성할 수 있다. 계속해서, 제 1 절연막을 화학적 기계적 연마(CMP)에 의해 평탄화시키고, 제 1 절연막이 트렌치(120) 내부에서 반도체 기판(110)과 동일한 높이를 가질 때까지 등방성 식각, 예컨대 습식 식각을 수행하여 제 1 필드 절연막(150)을 형성한다. 제 1 필드 절연막(150)을 형성한 후, 그 내부의 수분을 추출하고 막을 경화시켜 후속 공정의 식각 등에 의한 손실을 최소화하도록 N2, O2, H2O 등을 이용한 분위기에서 800 내지 1100℃ 온도로 치밀화시킬 수 있다. 이러한 단계는 선택적이다.
이어서 상면 보호막을 형성한다(S3).
도 3c를 참조하면, 트렌치(120) 내부의 제 1 필드 절연막(150)이 형성되어 있는 반도체 기판(110) 전면에 제 1 필드 절연막(150)의 상면 보호막(161)을 컨포말하게 형성한다. 상면 보호막(161)의 형성 방법은 통상적인 방법, 예컨대 CVD, SACVD, LPCVD 또는 PECVD에 의할 수 있으며, 이에 한정되는 것은 아니다.
이러한 상면 보호막(161)은 후속하는 반도체 장치 형성 공정에서 반도체 기판(110)의 필드 영역의 리세스를 방지하기 위한 것으로, 특히 실리콘 질화막을 사용할 수 있다. 이때, 상면 보호막(161)의 두께는 특히 200 내지 400Å 일 수 있다.
계속해서, 제 2 필드 절연막을 형성한다(S4).
도 3d를 참조하면, 상면 보호막(161)을 구비한 반도체 기판(110) 전면에 두껍게 제 2 절연막을 형성한다. 제 2 절연막은 하드 마스크(180)에 대하여 높은 식각 선택비를 갖고, 갭필 특성이 우수한 절연막으로 형성할 수 있다. 예컨대, 고밀도 플라즈마 실리콘 산화막(HDP)으로 형성할 수 있다.
제 2 절연막을 화학적 기계적 연마(CMP)에 의해 평탄화시키고, 등방성 식각, 예컨대 습식 식각을 수행하여 상면이 하드 마스크(180)의 상면보다 낮은 제 2 필드 절연막(200)을 형성한다. 제 2 필드 절연막(200)은 후술하는 하드 마스크(180)의 제거 시 실리콘 질화막 등으로 형성된 상면 보호막(161)이 손상되는 것을 방지하기 위한 것이다. 여기서, 제 2 필드 절연막(200)의 두께는 200 내지 400Å 일 수 있다.
이어서, 하드 마스크 및 하드 마스크 상에 형성된 상면 보호막을 제거한다(S5).
도 3e를 참조하면, 하드 마스크(180) 및 하드 마스크(180) 상에 형성된 상면 보호막(161)을 반도체 기판(110) 상의 버퍼 절연막(170) 표면이 노출되도록 식각하여 제거한다. 이때, 인산(H3PO4) 스트립을 이용한 습식 식각 또는 플라즈마를 이용한 건식 식각 방법을 이용할 수 있다. 상기한 바와 같은 식각 공정에 의하여 제 1 필드 절연막(150) 상면에 형성되어 있는 상면 보호막(161)의 일부 및 라이너막(140)의 일부가 제 1 필드 절연막(150)의 코너 부분에서 손실될 수 있다(A 영역).
계속해서, 손실된 상면 보호막 및 라이너막을 보상하여 필드 보호막을 완성한다(S6).
도 3f를 참조하면, 하드 마스크(180) 및 하드 마스크(180) 상에 형성된 상면 보호막(161)을 제거하면서 발생한 제 1 필드 절연막(150) 코너 부분에서의 상면 보호막(161) 및 라이너막(140)의 손실을 보상하기 위한 코너 보호막(162)을 약 200 내지 400Å의 두께로 반도체 기판(110) 상에 형성한다. 이때 코너 보호막(162)을 형성하는 방법은 통상적인 방법, 예컨대 CVD, SACVD, LPCVD 또는 PECVD에 의해 실리콘 질화막으로 형성할 수 있으며, 이에 한정되는 것은 아니다. 이러한 실리콘 질화막의 형성에 의하여 제 1 필드 절연막(150) 코너 부위의 손실 부위(A)를 실리콘 질화물로 빈틈없이 채우게 된다.
이후, 도 3g를 참고하면 제 1 필드 절연막(150)의 코너 부위의 손실 부분(A)을 보충해주는 코너 보호막(162) 이외의 여분의 코너 보호막(162) 및 제 2 필드 절연막(200)을 습식 식각과 건식 식각 방법을 이용하여 제거한다. 이러한 방법에 의해 후속하는 공정에서 필드 영역의 리세스를 방지할 수 있는 필드 보호막(160)을 완성할 수 있다.
계속해서 도 3h를 참조하면, 상기한 바와 같이 트렌치 소자 분리형 반도체 장치의 소자 분리 영역(100)을 형성한 후, 통상적으로 이루어지는 공정을 통해 게이트 절연막(310), 게이트 전극(320) 및 소오스/드레인 영역(미도시)을 형성하고 살리사이드막(salicide; 330)을 형성한다.
이어서, 층간 절연막들(340, 350)을 차례로 증착하고, 사진 공정을 이용하여 소오스/드레인 영역이 형성된 살리사이드막(330)의 표면이 소정 부분 노출되도록 층간 절연막(340, 350)을 선택적으로 제거하여 콘택(360)을 형성하여 반도체 장치를 형성한다.
상기한 바와 같은 본 발명의 일 실시예에 따른 방법에 의해 형성된 소자 분리 영역을 포함하는 트렌치 소자 분리형 반도체 장치는 소자 분리 영역 형성 후의 계속 되는 후속 공정에 의한 필드 리세스를 방지할 수 있다.
따라서, 필드 영역 상에 형성된 게이트 사이의 공간에 대해서도 리세스가 발생하는 것을 방지하게 된다. 이는 반도체 장치의 집적도가 높아짐에 따라 게이트간의 공간도 협소해지는데, 상기한 바와 같은 필드 영역 상에 형성된 게이트간의 공간에 대해서 후속 공정에 의한 리세스가 발생하는 경우에는 그 이후의 증착 공정에서 증착이 용이하지 않게 된다. 그러나, 본 발명의 일 실시예에 따른 방법에 의해 형성된 소자 분리 영역을 포함하는 트렌치 소자 분리형 반도체 장치의 경우, 후속 공정에 의한 필드 리세스가 발생하지 않아 증착 공정이 용이하게 수행될 수 있다.
또한, 본 발명의 일 실시예에 따른 방법에 의해 형성된 소자 분리 영역을 포함하는 트렌치 소자 분리형 반도체 장치는 액티브 영역과 필드 영역의 경계면에 콘택(360)을 형성하면서 미스얼라인(misalign)이 발생하더라도, 소자 분리 영역에 형성되어 있는 필드 보호막에 의해 필드 리세스를 방지하여 정션 리키지(junction leakage)가 발생하지 않는다. 이는 반도체 장치의 신뢰성에 중요한 요소로 작용한 다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 본 발명에 따른 트렌치 소자 분리형 반도체 장치 및 그 형성 방법에 따르면 소자 분리 영역 상에 필드 절연막을 보호할 수 있는 필드 보호막을 형성함으로써, 반도체 장치를 제조하기 위한 후속 공정에 의한 필드 리세스가 방지된다. 따라서, 후속 공정에 의해 필드 영역 상에 형성된 게이트간의 공간에 리세스가 발생하는 것을 방지하여 증착이 용이하게 이루어질 수 있게 한다. 뿐만 아니라, 액티브 영역과 필드 영역의 경계면에서 콘택 형성시 미스얼라인이 발생하더라도, 필드 보호막에 의해 필드 영역의 리세스가 방지되어 정션 리키지가 발생할 염려가 없다. 결과적으로 이는 반도체 장치의 공정 효율을 증가시킨다.

Claims (16)

  1. 액티브 영역과 필드 영역으로 정의된 반도체 기판;
    상기 필드 영역에 형성된 트렌치;
    상기 트렌치 내부를 따라 컨포말하게 형성된 산화막;
    상기 산화막을 따라 컨포말하게 형성된 라이너막;
    상기 산화막과 라이너막을 포함하는 트렌치 내부에 형성된 필드 절연막; 및
    상기 필드 절연막 상에 상기 반도체 기판 상에 단차가 발생하지 않도록 형성된 필드 보호막을 포함하는 트렌치 소자 분리형 반도체 장치.
  2. 제 1 항에 있어서,
    상기 필드 보호막은 상면 보호막과 코너 보호막으로 이루어진 트렌치 소자 분리형 반도체 장치.
  3. 제 1 항에 있어서,
    상기 필드 보호막은 실리콘 질화막인 트렌치 소자 분리형 반도체 장치.
  4. 제 1 항에 있어서,
    상기 필드 보호막의 두께는 200 내지 400Å인 트렌치 소자 분리형 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화막은 실리콘 산화막이고, 상기 라이너막은 실리콘 질화막인 트렌치 소자 분리형 반도체 장치.
  6. 제 1 항에 있어서,
    상기 필드 절연막은 고밀도 플라즈마 실리콘 산화막인 트렌치 소자 분리형 반도체 장치.
  7. 트렌치 영역을 정의하는 버퍼 절연막 패턴과 하드 마스크로 구성된 식각 마스크를 이용하여 반도체 기판의 필드 영역에 트렌치를 형성하는 단계;
    상기 트렌치 내부를 따라 컨포말하게 산화막을 형성하는 단계;
    상기 산화막을 따라 컨포말하게 라이너막을 형성하는 단계;
    상기 산화막과 라이너막을 포함하는 트렌치 내에 제 1 필드 절연막을 형성하는 단계;
    상기 제 1 필드 절연막 상에 상면 보호막을 형성하는 단계;
    상기 상면 보호막 상에 제 2 필드 절연막을 형성하는 단계;
    상기 하드 마스크와 상기 하드 마스크 상에 형성된 상면 보호막을 제거하는 단계; 및
    상기 제거 단계에서 손실된 상기 제 1 필드 절연막 상의 상면 보호막과 상기 라이너막을 보상하는 코너 보호막을 형성하여 필드 보호막을 완성하는 단계를 포함하는 트렌치 소자 분리형 반도체 장치 형성 방법.
  8. 제 7 항에 있어서,
    상기 필드 보호막은 실리콘 질화막인 트렌치 소자 분리형 반도체 장치 형성 방법.
  9. 제 7 항에 있어서,
    상기 버퍼 절역막 패턴은 실리콘 산화막이고, 상기 하드 마스크는 실리콘 질화막인 트렌치 소자 분리형 반도체 장치 형성 방법.
  10. 제 7 항에 있어서,
    상기 산화막은 실리콘 산화막이고, 상기 라이너막은 실리콘 질화막인 트렌치 소자 분리형 반도체 장치 형성 방법.
  11. 제 7 항에 있어서,
    상기 제 1 필드 절연막을 형성하는 단계에서 상기 제 1 필드 절역막은 상기 트렌치를 포함한 상기 반도체 기판 전면에 제 1 절연막을 형성한 후 평탄화한 다음 상기 반도체 기판과 동일한 높이를 가질 때까지 식각하여 형성하는 트렌치 소자 분리형 반도체 장치 형성 방법.
  12. 제 7 항에 있어서,
    상기 필드 보호막을 형성하는 단계에서 상기 필드 보호막의 두께는 상기 버퍼 절연막의 두께와 실질적으로 동일하도록 형성하는 트렌치 소자 분리형 반도체 장치 형성 방법.
  13. 제 12 항에 있어서,
    상기 필드 보호막의 두께는 200 내지 400Å인 트렌치 소자 분리형 반도체 장치 형성 방법.
  14. 제 7 항에 있어서,
    상기 제 2 필드 절연막을 형성하는 단계에서 상기 제 2 필드 보호막은 상기 반도체 기판 전면에 제 2 절연막을 형성한 후 평탄화한 다음 상면이 상기 하드 마스크의 상면보다 낮게 식각하여 형성하는 트렌치 소자 분리형 반도체 장치 형성 방법.
  15. 제 14 항에 있어서,
    상기 제 2 필드 절연막의 두께는 200 내지 400Å 트렌치 소자 분리형 반도체 장치 형성 방법.
  16. 제 7 항에 있어서,
    상기 제 1 필드 절연막 및 제 2 필드 절연막은 고밀도 플라즈마 실리콘 산화막인 트렌치 소자 분리형 반도체 장치 형성 방법.
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