JP2010027904A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板内のトレンチの内壁上に酸化膜およびライナー膜を形成する膜形成工程と、トレンチ内にSOD膜を埋設して熱処理を行う工程と、SOD膜と接するライナー膜の一部を除去してSOD膜の一部を露出させる除去工程と、SOD膜に対して熱処理を行う熱処理工程と、トレンチ内に絶縁膜を埋設させることにより素子分離領域を形成する埋設工程と、を有する半導体装置の製造方法。
【選択図】図11
Description
特許文献1(特開2008−10724号公報)には、トレンチ内にHDP法(High Density Plasma Method;高密度プラズマ法)を用いた酸化膜(以下、「HDP酸化膜」と記載する)を埋設する方法が開示されている。
半導体基板上にマスクパターンを形成する工程と、
前記マスクパターンをマスクに用いて、前記半導体基板をエッチングすることによりトレンチを形成する工程と、
前記トレンチの内壁上に酸化膜を形成する工程と、
前記トレンチの内壁上の酸化膜を覆うようにライナー膜を形成する膜形成工程と、
前記トレンチ内にSOD(spin on dielectric)酸化膜を埋設する工程と、
前記マスクパターンと、前記SOD酸化膜に接するライナー膜の一部と、を除去して前記SOD酸化膜の一部を露出すると共に、前記トレンチ内に空隙を形成する除去工程と、
前記SOD酸化膜に対して熱処理を行う熱処理工程と、
前記トレンチ内の空隙に絶縁膜を埋設することにより素子分離領域を形成する埋設工程と、
を有する半導体装置の製造方法に関する。
半導体基板上にマスク膜を形成する工程と、
前記マスク膜をパターニングすることによってマスクパターンを形成する工程と、
前記マスクパターンをマスクに用いて、前記半導体基板をエッチングすることによりトレンチを形成する工程と、
前記トレンチの内壁を熱酸化することにより酸化膜を形成する工程と、
前記トレンチの内壁上の酸化膜を覆うようにライナー膜を形成する膜形成工程と、
全面にSOD(spin on dielectric)膜を堆積させた後、熱処理を行うことによってSOD酸化膜とする工程と、
下記工程(1)または(2)によって前記SOD酸化膜を加工することにより前記トレンチ内に所定の高さのSOD酸化膜を形成する工程と、
(1)前記マスクパターンをストッパに用いて前記SOD酸化膜に対してCMP処理を行なった後、前記SOD酸化膜のエッチングバックを行う工程、
(2)前記SOD酸化膜のエッチングバックを行う工程、
前記マスクパターンと、前記SOD酸化膜に接するライナー膜の一部と、を除去して前記SOD酸化膜の一部を露出すると共に、前記トレンチ内に空隙を形成する除去工程と、
前記SOD酸化膜に対して熱処理を行う熱処理工程と、
前記トレンチ内の空隙に絶縁膜を埋設することにより素子分離領域を形成する埋設工程と、
を有する半導体装置の製造方法に関する。
半導体基板内にトレンチを形成する工程と、
前記トレンチの内壁上に酸化膜を形成する工程と、
前記トレンチの内壁上の酸化膜を覆うようにライナー膜を形成する膜形成工程と、
前記トレンチ内にSOD(spin on dielectric)酸化膜を埋設する工程と、
前記SOD酸化膜と接するライナー膜の一部を除去して前記SOD酸化膜の一部を露出すると共に、前記トレンチ内に空隙を形成する除去工程と、
前記SOD酸化膜に対して熱処理を行う熱処理工程と、
前記トレンチ内の空隙に絶縁膜を埋設することにより素子分離領域を形成する埋設工程と、
を有する半導体装置の製造方法に関する。
まず、図1に示すように、シリコン基板5上にパッド酸化膜としてシリコン熱酸化膜3を形成し、その後、シリコン酸化膜3上にフィールド形成時にハードマスクとなるシリコン窒化膜6を形成する。このシリコン酸化膜3の膜厚は例えば5nm〜15nmであり、好ましくは9nmである。シリコン窒化膜6の膜厚は例えば50m〜200nmであり、好ましくは120nmである。
上記第1実施例では、SOD酸化膜1の最終的な熱処理を、窒素雰囲気中で行っている。ここで、電気的特性面から考えると、SOD酸化膜1中の固定電荷等の対策として熱処理は水蒸気雰囲気中で行った方が良い。しかし、第1実施例の図9のように、ライナー膜4をリセスした状態でSOD酸化膜1の水蒸気酸化を行なった場合、シリコン基板5が酸化されてしまうという問題が生じる。そこで、以下の第2実施例では、シリコン基板5の酸化を抑制するためにライナー膜4の構造を変えた半導体装置の製造方法を説明する。
図23は、素子分離領域を備えたDRAMのメモリセル部を表わす平面図である。図23において、半導体基板上には、複数の活性領域204が規則正しく配置されている。これらの活性領域204は素子分離領域203により区画されている。これらの素子分離領域203は、上記第1実施例や第2実施例などの方法により形成されている。
2 SiN膜
3 SiO2膜
4、4a、4b SiN膜
5 シリコン半導体基板
6 SiN膜
7 トレンチ
203 素子分離領域
204 活性領域
205 ソース・ドレイン領域用の不純物拡散層
206 ゲートトレンチ
207、211 第1コンタクトプラグ
208,209、214、215 第2コンタクトプラグ
210、213、216、218 層間絶縁膜
212 配線層
217 キャパシター素子
219 配線層
220 表面保護膜
Claims (11)
- 半導体基板上にマスクパターンを形成する工程と、
前記マスクパターンをマスクに用いて、前記半導体基板をエッチングすることによりトレンチを形成する工程と、
前記トレンチの内壁上に酸化膜を形成する工程と、
前記トレンチの内壁上の酸化膜を覆うようにライナー膜を形成する膜形成工程と、
前記トレンチ内にSOD(spin on dielectric)酸化膜を埋設する工程と、
前記マスクパターンと、前記SOD酸化膜に接するライナー膜の一部と、を除去して前記SOD酸化膜の一部を露出すると共に、前記トレンチ内に空隙を形成する除去工程と、
前記SOD酸化膜に対して熱処理を行う熱処理工程と、
前記トレンチ内の空隙に絶縁膜を埋設することにより素子分離領域を形成する埋設工程と、
を有する半導体装置の製造方法。 - 半導体基板上にマスク膜を形成する工程と、
前記マスク膜をパターニングすることによってマスクパターンを形成する工程と、
前記マスクパターンをマスクに用いて、前記半導体基板をエッチングすることによりトレンチを形成する工程と、
前記トレンチの内壁を熱酸化することにより酸化膜を形成する工程と、
前記トレンチの内壁上の酸化膜を覆うようにライナー膜を形成する膜形成工程と、
全面にSOD(spin on dielectric)膜を堆積させた後、熱処理を行うことによってSOD酸化膜とする工程と、
下記工程(1)または(2)によって前記SOD酸化膜を加工することにより前記トレンチ内に所定の高さのSOD酸化膜を形成する工程と、
(1)前記マスクパターンをストッパに用いて前記SOD酸化膜に対してCMP処理を行なった後、前記SOD酸化膜のエッチングバックを行う工程、
(2)前記SOD酸化膜のエッチングバックを行う工程、
前記マスクパターンと、前記SOD酸化膜に接するライナー膜の一部と、を除去して前記SOD酸化膜の一部を露出すると共に、前記トレンチ内に空隙を形成する除去工程と、
前記SOD酸化膜に対して熱処理を行う熱処理工程と、
前記トレンチ内の空隙に絶縁膜を埋設することにより素子分離領域を形成する埋設工程と、
を有する半導体装置の製造方法。 - 半導体基板内にトレンチを形成する工程と、
前記トレンチの内壁上に酸化膜を形成する工程と、
前記トレンチの内壁上の酸化膜を覆うようにライナー膜を形成する膜形成工程と、
前記トレンチ内にSOD(spin on dielectric)酸化膜を埋設する工程と、
前記SOD酸化膜と接するライナー膜の一部を除去して前記SOD酸化膜の一部を露出すると共に、前記トレンチ内に空隙を形成する除去工程と、
前記SOD酸化膜に対して熱処理を行う熱処理工程と、
前記トレンチ内の空隙に絶縁膜を埋設することにより素子分離領域を形成する埋設工程と、
を有する半導体装置の製造方法。 - 前記ライナー膜が、シリコン窒化膜であることを特徴とする請求項1〜3の何れか1項に記載の半導体装置の製造方法。
- 前記ライナー膜の膜厚が3〜15nmであることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記熱処理工程を、700〜1100℃の窒素雰囲気中で30〜60分間、行うことを特徴とする請求項4又は5に記載の半導体装置の製造方法。
- 前記膜形成工程において、
前記ライナー膜として、前記半導体基板側から順に第1のシリコン窒化膜、シリコン酸化膜および第2のシリコン窒化膜を形成し、
前記除去工程において、
前記SOD酸化膜と接するライナー膜として第2のシリコン窒化膜の一部を除去することを特徴とする請求項1〜3の何れか1項に記載の半導体装置の製造方法。 - 第1のシリコン窒化膜の膜厚が1〜4nmであり、第2のシリコン窒化膜の膜厚が3〜15nmであることを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記熱処理工程を、800〜1000℃の水蒸気雰囲気中で30〜60分間、行うことを特徴とする請求項7又は8に記載の半導体装置の製造方法。
- 前記埋設工程において、ALD法(Atomic Layer Deposition Method)により前記絶縁膜の埋設を行うことを特徴とする請求項1〜9の何れか1項に記載の半導体装置の製造方法。
- 前記埋設工程の後に更に、
前記素子分離領域間の半導体基板内及びこの上に電界効果型トランジスタを形成する工程と、
前記電界効果型トランジスタのソース領域およびドレイン領域のうち何れか一方と電気的に接続するようにキャパシタを形成する工程と、
を有することを特徴とする請求項1〜10の何れか1項に記載の半導体装置の製造方法。
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