KR100939778B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 게이트의 제어 능력을 개선하고 동작 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 리세스된 활성 영역을 갖는 반도체 기판; 상기 반도체 기판 내에 활성 영역을 정의하도록 형성되며, 트렌치와, 상기 트렌치 표면에 형성된 측벽 절연막과, 상기 측벽 절연막 상에 상기 트렌치를 매립하도록 형성된 절연막을 포함하고, 상기 리세스된 활성 영역의 게이트 형성 영역과 접한 상기 측벽 절연막 부분이 제거되어 모트가 형성된 소자분리 구조; 및 상기 모트를 포함한 반도체 기판 상에 형성된 게이트;를 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 게이트의 제어 능력을 개선하고 동작 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이는 감소하고 있고, 소오스 영역 및 드레인 영역으로의 이온주입 농도는 증가하고 있다. 이로 인해, 소오스 영역 및 드레인 영역 간의 간섭 현상이 증가하고 게이트의 제어 능력이 저하되어 문턱 전압(Vt)이 급격히 낮아지는 이른바 단채널효과가 발생한다. 그러므로, 기존의 플래너(Planar) 채널을 갖는 반도체 소자로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다. 이에, 유효 채널 길이를 확보할 수 있는 리세스 채널을 갖는 반도체 소자에 대한 연구가 활발히 진행되고 있다.
이하에서는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성한 후, 상기 소자분리막이 형성된 반도체 기판 상에 상기 활성 영역의 게이트 형성 영역을 노출시키는 리세스 마스크를 형성한다. 상기 노출된 반도체 기판 부분을 리세스하여 홈을 형성한 다음, 상기 리세스 마스크를 제거한다. 상기 홈이 형성된 활성 영역 내에 문턱 전압을 조절하기 위한 채널 이온주입 공정을 수행한다. 상기 반도체 기판 표면 상의 자연 산화막이 제거되도록 상기 채널 이온주입 공정이 수행된 반도체 기판의 결과물을 세정한다.
상기 홈을 포함한 반도체 기판의 표면 상에 게이트 절연막을 형성한 다음, 상기 게이트 절연막 상에 상기 홈을 매립하도록 게이트 도전막 및 하드마스크막을 차례로 형성한다. 상기 하드마스크막과 게이트 도전막 및 게이트 절연막을 식각하여 상기 홈을 포함한 게이트 형성 영역에 게이트를 형성한다.
그러나, 전술한 종래 기술은 상기 게이트가 상기 리세스된 활성 영역 부분, 즉, 채널 부분을 충분히 감싸도록 형성되지 않으며, 이 때문에, 상기 게이트의 제어 능력에 한계를 갖는다는 단점이 있다. 또한, 종래 기술은 상기 리세스된 활성 영역 부분의 가장자리에서 게이트의 문턱 전압 특성이 열화되어 채널의 턴 온(Turn On) 현상이 유발되며, 이 때문에, 동작 전류가 감소됨에 따라 게이트의 동작 특성이 저하되는 현상을 피할 수 없다.
한편, 상기 게이트가 리세스된 활성 영역 부분을 감싸도록 형성하기 위해, 세정 시간을 증가시켜 트렌치 측벽 상단부의 측벽 산화막 부분을 제거함으로써 리세스된 활성 영역 부분의 양측에 모트(Moat)를 형성하는 방법이 제안된 바 있다.
그런데, 이렇게 하면 상기 게이트가 모트를 포함한 리세스된 활성 영역 부분을 감싸도록 형성되어 게이트의 제어 능력을 어느 정도 개선할 수 있지만, 이 경우에는, 상기 세정 시간이 증가됨에 따라 게이트 형성 영역뿐 아니라 나머지 부분에서도 깊은 깊이의 모트가 형성된다. 그 결과, 상기 게이트 형성 영역이 아닌 나머지 부분에 형성된 모트에 게이트 물질이 잔류되어 이웃하는 도전 패턴들 간의 브리지(Bridge)가 발생한다. 따라서, 단순히 세정 시간을 증가시키는 방법으로는 전술한 종래 기술의 문제점을 제대로 해결할 수 없다.
본 발명은 게이트의 제어 능력을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 게이트의 동작 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 리세스된 활성 영역을 갖는 반도체 기판; 상기 반도체 기판 내에 활성 영역을 정의하도록 형성되며, 트렌치와, 상기 트렌치 표면에 형성된 측벽 절연막과, 상기 측벽 절연막 상에 상기 트렌치를 매립하도록 형성된 절연막을 포함하고, 상기 리세스된 활성 영역의 게이트 형성 영역과 접한 상기 측벽 절연막 부분이 제거되어 모트가 형성된 소자분리 구조; 및 상기 모트를 포함한 반도체 기판 상에 형성된 게이트;를 포함한다.
상기 측벽 절연막은 산화막을 포함하여 이루어진다.
상기 소자분리 구조는 상기 측벽 절연막과 상기 절연막 사이에 개재된 선형 질화막을 더 포함한다.
상기 모트는 채널 폭의 1/2 이하의 깊이를 갖는다.
상기 모트는 20∼300Å의 깊이를 갖는다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 측벽 절연막을 형성하는 단계; 상기 측벽 절연막이 형성된 트렌치 내에 절연막을 매립시켜 활성 영역을 정의하는 소자분리 구조를 형성하는 단계; 상기 활성 영역의 게이트 형성 영역을 리세스하는 단계; 상기 리세스하여 노출된 측벽 절연막 부분에 이온주입을 수행하는 단계; 상기 이온주입이 이루어진 측벽 절연막 부분이 제거하여 모트를 형성하는 단계; 및 상기 모트를 포함한 반도체 기판 상에 게이트를 형성하는 단계;를 포함한다.
상기 측벽 절연막은 산화막을 포함한다.
상기 측벽 절연막을 형성하는 단계 후, 그리고, 상기 소자분리 구조를 형성하는 단계 전, 상기 측벽 절연막을 포함한 반도체 기판의 표면 상에 선형 질화막을 형성하는 단계;를 더 포함한다.
상기 이온주입은 문턱 전압 조절용 이온주입으로 수행한다.
상기 이온주입은 경사 이온주입 방식으로 수행한다.
상기 경사 이온주입 방식은 10∼80°의 입사각으로 수행한다.
상기 경사 이온주입 방식은 채널 폭 방향으로 수행한다.
상기 이온주입은 P형 불순물 및 4족 원소 중 적어도 어느 하나 이상을 사용하여 수행한다.
상기 4족 원소는 Ar, F 및 N2중 어느 하나를 포함한다.
상기 이온주입은 1×1012∼1×1015이온/cm2의 도우즈로 수행한다.
상기 이온주입은 10∼40keV의 에너지로 수행한다.
상기 이온주입이 이루어진 측벽 절연막 부분의 제거는 세정으로 수행한다.
상기 세정은 HF 용액 및 BOE 중 어느 하나를 사용하여 수행한다.
상기 모트는 채널 폭의 1/2 이하의 깊이로 형성한다.
상기 모트는 20∼300Å의 깊이로 형성한다.
본 발명은 트렌치의 측벽 상단부에 형성된 측벽 산화막 부분을 선택적으로 제거하여 상기 트렌치의 측벽 상단부에 모트를 형성함으로써, 게이트의 채널 영역을 감싸도록 게이트를 형성할 수 있다.
따라서, 본 발명은 상기 게이트의 제어 능력을 개선할 수 있으며, 또한, 문턱 전압 특성이 향상됨에 따라 동작 특성을 개선할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1 및 도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 도면 들로서, 도 1은 반도체 기판의 활성 영역과 소자분리 구조 및 게이트 라인이 도시된 평면도이고, 도 2는 도 1의 Ⅱ―Ⅱ′선에 따라 절단하여 도시한 단면도이다. 도 1에서, 도면부호 A/R은 활성 영역을, I/S는 소자분리 구조를, 그리고, G는 게이트 라인을 각각 나타내며, 도 1에 대한 설명은 생략하도록 한다.
도 2를 참조하면, 게이트 형성 영역을 포함하는 활성 영역 및 소자분리 영역을 갖는 반도체 기판(200) 내에 상기 활성 영역을 정의하는 소자분리 구조(214)가 형성되어 있으며, 상기 활성 영역에서의 게이트 형성 영역이 리세스되어 있다. 상기 소자분리 구조(214)는 반도체 기판(200)의 소자분리 영역에 형성된 트렌치(T)와, 상기 트렌치(T) 표면에 형성된 측벽 절연막, 바람직하게, 측벽 산화막(208)과, 상기 측벽 산화막(208) 상에 형성된 선형 질화막(210)과, 상기 선형 질화막(210) 상에 상기 트렌치(T)를 매립하도록 형성된 절연막(212)을 포함한다.
여기서, 상기 측벽 산화막(208)은 상기 트렌치(T) 측벽의 상단부, 다시 말해, 상기 리세스된 게이트 형성 영역과 접한 부분(도 1의 M 부분)이 제거되어 있으며, 이에 따라, 채널 폭 폭 방향으로 상기 리세스된 활성 영역의 게이트 형성 영역에 인접한 부분에 모트(216)가 형성되어 있다. 상기 모트(216)는 채널 폭의 1/2 이하의 깊이, 바람직하게, 20∼300Å의 깊이로 형성되어 있다.
상기 모트(216)를 포함한 반도체 기판(200) 상에 게이트(224)가 형성되어 있다. 상기 게이트(224)는 게이트 절연막(218)과 게이트 도전막(220) 및 게이트 하드마스크막(222)의 적층 구조를 포함한다. 상기 게이트 절연막(218)은 산화막을 포함하고, 상기 게이트 도전막(220)은 폴리실리콘막과 금속계막의 적층막 구조를 포함 하며, 상기 게이트 하드마스크막(222)은 질화막을 포함한다.
이와 같이, 본 발명의 실시예에 따른 반도체 소자는 소자분리 구조(214)의 측벽 산화막(208) 부분이 일부 제거되어 모트(216)가 형성되므로, 상기 게이트(224)가 상기 모트(216), 즉, 채널 폭 방향으로 리세스된 활성 영역의 가장자리 부분을 감싸도록 형성될 수 있다. 그러므로, 본 발명의 게이트(224)는 개선된 제어 능력을 갖는다.
또한, 본 발명의 반도체 소자는 상기 게이트(224)가 채널 폭 방향으로 리세스된 활성 영역의 가장자리 부분을 감싸도록 형성되므로, 상기 리세스된 활성 영역의 가장자리 부분에서 게이트(224)의 문턱 전압 특성을 개선할 수 있다. 이에 따라, 본 발명의 게이트(224)는 동작 전류가 증가되어 향상된 동작 특성을 갖는다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도 1의 Ⅱ―Ⅱ′선에 따라 절단하여 도시한 공정별 단면도이다.
도 3a를 참조하면, 반도체 기판(200) 상에 상기 반도체 기판(200)의 소정 부분을 노출시키는 소자분리 마스크(206)를 형성한다. 상기 소자분리 마스크(206)는 패드 산화막(202)과 패드 질화막(204)의 적층 구조를 포함한다. 상기 노출된 반도체 기판(200) 부분을 식각하여 반도체 기판(200)에 트렌치(T)를 형성한다.
도 3b를 참조하면, 상기 트렌치(T)의 표면 상에 측벽 절연막, 바람직하게, 열산화 공정을 통해 측벽 산화막(208)을 형성한 후, 상기 측벽 산화막(208)을 포함한 소자분리 마스크(206) 상에 선형 질화막(210)을 형성한다.
도 3c를 참조하면, 상기 선형 질화막(210) 상에 상기 트렌치(T)를 매립하도 록 절연막(212)을 형성한다. 상기 소자분리 마스크가 노출되도록 상기 절연막(212)을 CMP(Chemical Mechanical Polishing)한 다음, 상기 소자분리 마스크를 제거하여 상기 트렌치(T) 내에 활성 영역을 정의하는 소자분리 구조(214)를 형성한다.
도 3d를 참조하면, 상기 소자분리 구조(214)가 형성된 반도체 기판(200) 상에 상기 활성 영역에서의 게이트 형성 영역을 노출시키는 리세스 마스크(도시안됨)를 형성한다. 상기 노출된 활성 영역의 게이트 형성 영역을 식각하여 홈(H)을 형성한다.
도 3e를 참조하면, 상기 활성 영역의 게이트 형성 영역에 홈(H)이 형성된 반도체 기판(200) 내에 문턱 전압 조절용 이온주입을 수행한다. 상기 문턱 전압 조절용 이온주입은 P형 불순물을 사용하여 1×1012∼1×1015이온/cm2의 도우즈 및 10∼40keV의 에너지로 수행한다. 또한, 상기 문턱 전압 조절용 이온주입은 상기 리세스하여 노출된 트렌치(T) 측벽 상단부의 측벽 산화막(208) 부분에 불순물이 이온주입될 수 있도록, 예컨대, 10∼80°의 입사각으로 진행하는 경사 이온주입 방식으로 수행한다. 상기 경사 이온주입 방식의 문턱 전압 조절용 이온주입은 채널 폭 방향으로 수행한다.
상기 경사 이온주입 방식의 문턱 전압 조절용 이온주입은 소망하는 채널 특성을 확보하기 어려울 수 있으므로, 이를 보상하기 위해 상기 경사 이온주입 방식의 문턱 전압 조절용 이온주입을 수행하기 전, 또는, 후에 수직 이온주입 방식으로 추가 문턱 전압 조절용 이온주입을 수행하는 것도 가능하다. 이러한 추가 문턱 전 압 조절용 이온주입 공정을 수행하는 경우에는 상기 경사 이온주입 방식으로 수행하는 문턱 전압 조절용 이온주입시 4족 원소, 예컨데, Ar 또는 N2를 사용하는 것도 가능하며, 상기 4족 원소와 P형 불순물을 함께 사용하는 것도 가능하다.
상기 경사 이온주입 방식의 문턱 전압 조절용 이온주입시 리세스되어 노출된 트렌치(T)의 측벽 상단부에 형성된 측벽 산화막(208) 부분에 이온주입 데미지(Damage)가 가해진다. 이와 같이, 상기 이온주입 데미지가 가해진 측벽 산화막(208) 부분은 이온주입 데미지가 가해지지 않은 부분보다 습식 식각 속도가 증가되며, 이에 따라, 후속 세정시 제거될 수 있다.
한편, 상기 리세스되어 노출된 트렌치(T)의 측벽 상단부에 형성된 측벽 산화막(208) 부분에 이온주입 데미지를 가하기 위한 경사 이온주입 방식의 이온주입은 문턱 전압 조절용 이온주입을 이용하였지만, 그 이외에 채널 스탑 이온주입, 또는, 웰 이온주입 등의 이온주입을 이용하는 것도 가능하다.
도 3f를 참조하면, 상기 리세스 마스크를 제거한 후, 상기 반도체 기판(200) 표면 상의 불순물 및 자연 산화막이 제거되도록 상기 이온주입이 수행된 반도체 기판(200)을 세정한다. 상기 세정은 HF 용액 및 BOE 용액 중 어느 하나를 사용하여 수행한다.
상기 세정시, 반도체 기판(200)의 표면 상에 형성된 자연 산화막이 제거됨과 아울러 상기 이온주입시 데미지가 가해진 노출된 측벽 산화막(208) 부분이 선택적으로 제거되며, 이로 인해, 상기 트렌치(T)의 측벽에 모트(Moat ; 216)가 형성된 다. 상기 모트(216)는 채널 폭의 1/2 이하의 깊이, 바람직하게, 20∼300Å의 깊이로 형성된다.
도 3g를 참조하면, 상기 트렌치(T)의 측벽에 모트(216)가 형성된 반도체 기판(200) 상에 게이트 절연막(218)을 형성한 후, 상기 게이트 절연막(218) 상에 상기 홈(H)을 매립하도록 게이트 도전막(220)을 형성하고, 상기 게이트 도전막(220) 상에 게이트 하드마스크막(222)을 형성한다. 상기 게이트 절연막(218)은 열산화 공정을 통해 산화막으로 형성하고, 상기 게이트 도전막(220)은 폴리실리콘막과 금속계막의 적층막 구조로 형성하며, 상기 게이트 하드마스크막(222)은 질화막으로 형성한다. 상기 게이트 하드마스크막(222)과 게이트 도전막(220) 및 게이트 절연막(218)을 식각하여 상기 모트(216)를 포함한 반도체 기판(200) 상에 게이트(224)를 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 경사 이온주입 방식의 이온주입을 통해 홈에 의해 노출된 측벽 산화막 부분에 이온주입 데미지를 가한다. 이에 따라, 상기 이온주입 데미지가 가해진 측벽 산화막 부분의 습식 식각 속도가 증가되며, 그 결과, 본 발명은 후속 세정시 이온주입 데미지가 가해진 측벽 산화막 부분을 선택적으로 제거하여 모트를 형성할 수 있다. 그래서, 본 발명은 상기 게이트가 상기 모트를 감싸도록 형성할 수 있으며, 이를 통해, 게이트의 제어 능력을 개선할 수 있다.
또한, 본 발명은 상기 모트에 인접한 활성 영역 부분, 즉, 리세스된 활성 영 역 부분의 가장자리에서 게이트의 문턱 전압 특성을 향상시킬 수 있으며, 이를 통해, 상기 가장자리에서 유발되는 채널의 턴 온(Turn On) 현상을 방지할 수 있다. 그러므로, 본 발명은 게이트의 동작 전류를 증가시켜 동작 특성을 개선할 수 있다.
게다가, 본 발명은 상기 이온주입 데미지가 가해진 측벽 산화막 부분을 선택적으로 제거함으로써, 상기 모트를 게이트 형성 영역에만 형성할 수 있으며, 이에 따라, 게이트 형성 영역이 아닌 나머지 반도체 기판 부분에 게이트 물질이 잔류되어 브리지(Bridge)가 발생하는 것을 억제할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 반도체 소자의 게이트 특성을 설명하기 위한 그래프로서, 도 4a는 게이트 전압(Vg)과 게이트 컨덕턴스(Gate Conductance; Gm)의 관계를 도시한 그래프이고, 도 4b는 게이트의 문턱 전압(Vt)과 스윙(Swing)의 관계를 도시한 그래프이다. 도 4a에서, 게이트 컨덕턴스는 전류/전압을 미분한 값을 의미하며, 도 4b에서 상기 스윙은 도 4a에 도시된 그래프 기울기의 역수를 의미한다.
도 4a를 참조하면, 게이트 전압(Vg)과 게이트 컨덕턴스(Gm)의 관계를 도시한 그래프로부터 게이트의 문턱 전압(Vt) 값을 얻을 수 있으며, 게이트의 문턱 전압 특성이 저하될수록 상기 그래프의 기울기는 완만해진다. 따라서, 본 발명은 종래 기술에 비해 그래프의 기울기가 증가하였으므로, 본 발명의 반도체 소자는 향상된 게이트의 문턱 전압 특성을 가짐을 알 수 있다.
도 4b를 참조하면, 본 발명은 종래 기술보다 도 4a에 도시된 그래프의 기울기가 증가하였으므로, 본 발명은 종래 기술보다 동일 문턱 전압에서의 스윙이 감소 하였음을 알 수 있다. 예컨대, 게이트의 문턱 전압이 0.9V일 때, 본 발명의 스윙이 종래 기술보다 4mV/dec 정도 감소되었음을 알 수 있다.
따라서, 본 발명은 상기 스윙이 감소됨에 따라 게이트 오프(Off)시의 전류(이하, Ioff)를 감소시킬 수 있다. 그러므로, 본 발명은 동일 Ioff에서의 문턱 전압이 감소되므로 동일 바이어스 상태에서의 동작 전류가 증가되며, 이를 통해, 소자의 동작 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도.
도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도 1의 Ⅱ―Ⅱ′선에 따라 절단하여 도시한 단면도.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도 1의 Ⅱ―Ⅱ′선에 따라 절단하여 도시한 공정별 단면도.
도 4a 및 도 4b는 본 발명의 실시예에 따른 반도체 소자의 게이트 특성을 설명하기 위한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 패드 산화막
204 : 패드 질화막 206 : 하드마스크
T : 트렌치 208 : 측벽 산화막
210 : 선형 질화막 212 : 절연막
214 : 소자분리 구조 H : 홈
216 : 모트 218 : 게이트 절연막
220 : 게이트 도전막 222 : 게이트 하드마스크막
224 : 게이트

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면 상에 측벽 절연막을 형성하는 단계;
    상기 측벽 절연막이 형성된 트렌치 내에 절연막을 매립시켜 활성 영역을 정의하는 소자분리 구조를 형성하는 단계;
    상기 활성 영역의 게이트 형성 영역을 리세스하는 단계;
    상기 리세스하여 노출된 측벽 절연막 부분에 이온주입을 수행하는 단계;
    상기 이온주입이 이루어진 측벽 절연막 부분이 제거하여 모트를 형성하는 단계; 및
    상기 모트를 포함한 반도체 기판 상에 게이트를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 측벽 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 측벽 절연막을 형성하는 단계 후, 그리고, 상기 소자분리 구조를 형성하는 단계 전,
    상기 측벽 절연막을 포함한 반도체 기판의 표면 상에 선형 질화막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 이온주입은 문턱 전압 조절용 이온주입으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 이온주입은 경사 이온주입 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 경사 이온주입 방식은 10∼80°의 입사각으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 경사 이온주입 방식은 채널 폭 방향으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 6 항에 있어서,
    상기 이온주입은 P형 불순물 및 4족 원소 중 적어도 어느 하나 이상을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 4족 원소는 Ar, F 및 N2중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 6 항에 있어서,
    상기 이온주입은 1×1012∼1×1015이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 6 항에 있어서,
    상기 이온주입은 10∼40keV의 에너지로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 6 항에 있어서,
    상기 이온주입이 이루어진 측벽 절연막 부분의 제거는 세정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 세정은 HF 용액 및 BOE 중 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 6 항에 있어서,
    상기 모트는 채널 폭의 1/2 이하의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 모트는 20∼300Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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