KR100604816B1 - 집적 회로 소자 리세스 트랜지스터의 제조 방법 및 이에의해 제조된 집적회로 소자 리세스 트랜지스터 - Google Patents

집적 회로 소자 리세스 트랜지스터의 제조 방법 및 이에의해 제조된 집적회로 소자 리세스 트랜지스터 Download PDF

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Abstract

집적 회로 소자의 리세스 트랜지스터 제조 방법을 제공한다. 본 발명에 따른 리세스 트랜지스터의 제조 방법은 소자 분리 영역의 측벽과 게이트 트렌치의 측벽 사이에 잔류하는 기판 영역 및 게이트 트렌치 측벽과 접촉하는 소자 분리 영역을 식각하여 잔류하는 기판 영역이 드러나도록 한 다음, 드러난 잔류 기판 영역을 제거하여 게이트 트렌치의 저면이 실질적으로 평행한 평면을 이루도록 한다. 본 발명에 따라 제조된 집적 회로 소자의 리세스 트랜지스터는 트랜지스터가 형성된 활성 영역의 위치에 상관없이 채널 길이가 일정하다.
리세스 트랜지스터, 등방성 건식 식각, CDE

Description

집적 회로 소자 리세스 트랜지스터의 제조 방법 및 이에 의해 제조된 집적회로 소자 리세스 트랜지스터{Method of fabricating recess transistor in integrated circuit device recess transistor and recess transistor in integrated circuit device fabricated by the same}
도 1은 리세스 트랜지스터 형성을 위한 레이아웃도이다.
도 2a, 도 2b 및 도 2c는 각각 도 1의 A-A', B-B' 및 C-C'선을 따라 자른 단면도들이다.
도 3 내지 도 16은 본 발명의 제1 실시예에 따른 리세스 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 17 및 도 18은 본 발명의 제2 실시예에 따른 리세스 트랜지스터의 제조 방법을 나타내는 단면도들이다.
본 발명은 집적 회로 소자의 제조 방법, 특히 집적 회로 소자 리세스 트랜지스터의 제조 방법 및 이에 의해 제조된 집적 회로 소자 리세스 트랜지스터에 관한 것이다.
고집적화에 따른 단채널화로 인해 평면형 트랜지스터의 소오스와 드레인간에 펀치스루우가 발생하여 고집적 소자 오동작의 원인이 된다. 이에 채널의 길이를 증가시키기 위한 새로운 트랜지스터로 리세스 트랜지스터가 제안되었다.
도 1은 리세스 트랜지스터 형성을 위한 활성 영역 패턴(A/P) 및 게이트 패턴(G)의 레이아웃도이다. 도 2a 내지 도 2c는 도 1의 레이아웃을 사용하여 형성한 리세스 트랜지스터를 나타내는 단면도들이다. 도 2a 내지 도 2c는 각각 도 1의 A-A', B-B' 및 C-C' 선을 따라 자른 단면도들이다.
도 2a를 참조하면, STI(shallow trench isolation)(40a)에 의해 정의된 활성 영역 내에 게이트 트렌치(90)가 형성되어 있다. 게이트 트렌치(90)에 매립된 리세스 게이트(98)와 리세스 게이트(98) 양측에 형성된 소오스/드레인 영역(50)이 리세스 트랜지스터를 구성한다. 리세스 트랜지스터의 경우, 도 2a에 도시된 바와 같이, 트렌치의 외주면을 따라 채널이 형성된다. 따라서, 실리콘 기판(10) 위에 평행하게 형성되던 종래의 평면형 트랜지스터의 채널(Chp) 길이보다 리세스 트랜지스터의 채널(Chc) 길이가 길어진다. 따라서, 소오스와 드레인간의 펀치 스루우 발생이 최소화된다.
그런데, 종래의 리세스 트랜지스터의 제조 방법에 따르면, 도 2c에 도시되어 있는 바와 같이, STI(40a)와 게이트 트렌치(90) 형성을 위한 건식 식각 공정의 한계로 인해 STI(40a)와 게이트 트렌치(90)가 완전 수직으로 형성되는 것이 아니라 일정 기울기를 가지고 형성된다. 따라서, 점선 원으로 표시된 영역과 같이 STI(40a)의 측벽과 게이트 트렌치(90)의 측벽 사이에 실리콘 기판(10)의 일부가 잔 류한다. 소오스/드레인 영역(50) 하부에 실리콘 기판이 잔류할 경우, 활성 영역 중심부 리세스 트랜지스터(이하 TRc)(도 2a)의 채널 길이(Chc)와 활성 영역 가장자리 리세스 트랜지스터(이하 TRe)(도 2b)의 채널 길이(Che)가 달라지게 된다. 즉, TRe의 채널(Che)(도 2b) 길이가 TRc의 채널(Chc)(도 2a) 길이보다 짧아지게 된다. 채널 길이가 짧아지면 트랜지스터의 문턱전압이 감소하고 그 결과 TRe에서 서브스레시홀드 누설전류(subthreshold leakage currents)가 증가한다. 나아가, 기판 실리콘이 소오스/드레인 영역(50) 내에 잔류할 경우에는 소오스/드레인 영역간에 단락이 발생한다. 따라서, 이에 대한 개선책이 요구된다.
본 발명이 이루고자 하는 과제는 게이트 트렌치 측벽의 잔류 기판 영역을 완전히 제거할 수 있는 집적 회로 소자의 리세스 트랜지스터의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 리세스 게이트의 저면이 실질적으로 평행한 집적 회로 소자의 리세스 트랜지스터를 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 방법은 집적 회로 기판에 트렌치 소자 분리 영역을 형성하여 활성 영역을 정의한 후, 활성 영역에 게이트 트렌치를 형성한다. 이어서, 게이트 트렌치 측벽 그리고 트렌치 소자 분리 영역의 측벽과 게이트 트렌치의 측벽 사이에 잔류하는 기판 영역과 접촉하는 트렌치 소자 분리 영역을 식각하여 잔류 기판 영역이 드러나도록 한다. 계속해서, 드러난 잔류 기 판 영역을 제거하여 게이트 트렌치의 저면이 실질적으로 평행한 평면을 이루도록 한 후, 게이트 트렌치를 매립하는 리세스 게이트를 형성한다.
바람직하기로는, 잔류 기판 영역이 드러나도록 하는 단계 전에, 트렌치 소자 분리 영역의 측벽과 게이트 트렌치의 측벽 사이에 잔류하는 기판 영역을 일부 식각하는 단계를 더 구비한다.
잔류 기판 영역을 일부 식각하는 단계 및 트렌치의 저면이 실질적으로 평행한 평면을 이루도록 하는 단계는 등방성 건식 식각에 의해 수행한다.
잔류 기판 영역이 드러나도록 하는 단계는 습식 식각으로 수행한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 집적 회로 소자의 리세스 트랜지스터는 집적 회로 기판의 활성 영역에 형성된 소오스/드레인 영역; 및 소오스/드레인 영역의 접합 깊이보다 깊게 집적 회로 기판 내에 리세스되어 형성되고 저면이 실질적으로 평행한 평면인 리세스 게이트를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 집적 회로 소자의 리세스 트랜지스터는 집적 회로 기판에 형성된 얕은 트렌치 소자 분리 영역에 의해 정의된 활성 영역에 형성된 소오스/드레인 영역 및 소오스/드레인 영역의 접합 깊이보다 깊게 집적 회로 기판 내에 리세스되어 형성된 리세스 게이트를 포함하며, 소자 분리 영역과 인접한 활성 영역 가장자리의 리세스 트랜지스터의 채널 길이와 활성 영역 중심부의 리세스 트랜지스터의 채널 길이가 동일하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하 첨부한 도면을 참조하여 본 발명에 관한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면에서, 층 및 영역들의 크기는 설명의 명료성을 위해서 과장된 것이다.
[제1 실시예]
도 3 내지 도 16은 본 발명에 따른 집적 회로 소자 리세스 트랜지스터의 제조 방법의 제1 실시예를 나타내는 단면도들이다. 각 도면에서 a-a' 및 b-b'은 도 1의 A-A' 및 B-B'을 따라 자른 단면도들이다.
도 3을 참조하면, 집적 회로 기판(100), 예컨대 실리콘 기판 상에 산화막(104)과 질화막(108)을 순차적으로 형성하여 패드 절연막(110)을 형성한다. 이어서 패드 절연막(110) 상에 유기 ARC(Anti Reflection Coating)(미도시) 및 포토레지스트(112)를 도포한다. 산화막(104)은 기판(100)과 질화막(108) 사이의 응력(stress)을 감소시키기 위해 형성하는 것으로, 100Å 정도 두께로 형성한다. 질화막(108)은 STI 영역 형성을 위한 식각 시 식각 마스크로 쓰이는 것으로, 실리콘 질화물을 800 내지 850Å 가량 두께로 증착하여 형성한다. 증착방법은 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다.
도 4를 참조하면, 활성 영역을 정의하는 포토레지스트 패턴(112a)을 형성한다. 이후, 포토레지스트 패턴(112a)을 마스크로 하여 건식 식각 방법으로 패드 절연막(110)을 패터닝하여 질화막 패턴(108a)과 열산화막 패턴(104a)으로 이루어진 패드 마스크(110a)를 형성한다. 질화막(108)을 식각할 때에는 불화 탄소계 가스를 사용한다. 예를 들면, CxFy계, CaHbFc계 가스, 예를 들면 CF4, CHF3, C2 F6, C4F8, CH2F2, CH3F, CH4, C2H2, C4 F6 등과 같은 가스 또는 이들의 혼합가스를 사용한다. 이 때, 분위기 가스로는 Ar 가스를 사용할 수 있다.
도 5를 참조하면, 포토레지스트 패턴(112a)을 제거한 다음, 패드 마스크(110a)를 식각 마스크로 사용하여 노출된 기판(100)을 이방성 건식 식각하여 활성 영역을 한정하는 트렌치(116)를 형성한다. 포토레지스트 패턴(112a)은 통상적인 방법, 예컨대 산소 플라즈마를 사용하여 에싱(ashing)한 다음 유기 스트립으로 제거할 수 있다. 트렌치(116)는 후속 공정에서 절연막으로 매립할 때에 보이드가 형성되지 않는 종횡비(aspect ratio)로 형성하는 것이 바람직하다. 예를 들어, HDP(high density plasma) 산화막으로 매립한다면, 트렌치(116)는 3.0보다 작은 종횡비로 형성하는 것이 좋다.
도 6을 참조하면, 트렌치(116)가 형성된 결과물 전면에 실리콘 산화막(120)을 형성하여 트렌치(116) 내벽을 보호한다. 이어서, 트렌치(116) 내부를 매립한다. USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있으 며, 이 중, HDP 산화막(140)이 트렌치(116) 매립에 적합하다. HDP CVD 공정은 CVD와 스퍼터링 방식에 의한 식각 방법이 결합된 기술로써, 물질막을 증착하기 위한 증착가스만이 챔버 내로 공급되는 것이 아니라, 증착되는 물질막을 스퍼터링 방식으로 식각할 수 있는 스퍼터링 가스도 챔버 내로 공급된다. 따라서, SiH4와 O2가 증착가스로써 챔버 내에 공급되고, 불활성 가스(예컨대, Ar 가스)가 스퍼터링 가스로써 챔버 내로 공급된다. 공급된 증착가스와 스퍼터링 가스의 일부는 고주파 전력에 의하여 챔버 내에 유발된 플라즈마에 의하여 이온화된다. 한편, 기판이 로딩된 챔버 내의 웨이퍼척(예컨대, 정전척)에는 바이어스된 고주파 전력이 인가되기 때문에, 이온화된 증착가스 및 스퍼터링 가스는 기판의 표면으로 가속된다. 가속된 증착가스 이온은 실리콘 산화막을 형성하고, 가속된 스퍼터링 가스이온은 증착된 실리콘 산화막을 스퍼터링한다. 이러한 방식에 의하여 증착되기 때문에 HDP 산화막(140) 상부 표면이 도시한 바와 같은 모양이 된다.
도 7을 참조하면, 절연막(140)을 패드 마스크(110a)의 상부표면과 실질적으로 동일한 레벨로 평탄화한다. 예를 들어, HDP 산화막(140)은 CMP(Chemical Mechanical Polishing) 또는 에치백(etch back)을 사용하여 평탄화할 수 있다. 상기 평탄화 공정에서는 질화막 패턴(108a)을 평탄화 정지막으로 사용한다. 예를 들어, CMP를 사용하여 HDP 산화막(140)을 평탄화할 경우, 질화막 패턴(108a)은 CMP 스토퍼로 기능한다. CMP에서 사용되는 슬러리는 질화막 패턴(108a)보다 HDP 산화막(140)을 보다 빨리 식각할 수 있는 것을 선택하는 것이 바람직하다. 따라서, 세리아 계열의 연마제를 포함하는 슬러리를 사용할 수 있다.
도 8을 참조하면, 패드 마스크(110a)를 제거하여 STI(140a)를 형성한다. 패드 마스크(110a) 중 질화막 패턴(108a)은 인산 스트립을 적용하여 제거하고, 열산화막 패턴(104a)은 HF나 BOE(Buffered Oxide Etchant)를 이용하여 제거한다. 이어서, STI(140a)가 완성된 기판(100) 전면에 기판(100)과 다른 도전형의 불순물, 예컨대 N형의 불순물을 주입하여 소오스/드레인 영역(150)을 형성한다.
도 9를 참조하면, 소오스/드레인 영역(150)이 형성된 기판(100) 전면에 열산화막(164)과 폴리실리콘막(168)을 순차적으로 형성하여 하드 마스크막(170)을 형성한다. 이어서 하드 마스크막(170) 상에 유기 ARC막(미도시)과 포토레지스트(180)를 도포한다. 식각 정지막으로서의 기능을 고려할 때, 열산화막(164)으로는 SiH4, Si2H6, 및 N2O 가스를 반응가스로 사용하여 형성한 MTO(middle temperature oxide)막이 적합하다. MTO는 약 200Å 두께로 형성한다. 폴리실리콘막(168)은 N2, SiH4 가스를 반응가스로 사용하여 약 1000Å 두께로 형성한다. 열산화막(164) 및 폴리실리콘막(168)은 CVD, SACVD, LPCVD 또는 PECVD 등으로 형성할 수 있으며, LPCVD로 형성하는 것이 가장 바람직하다.
도 10을 참조하면, 게이트 트렌치를 정의하는 포토레지스트 패턴(180a)을 형성한다. 이후, 포토레지스트 패턴(180a)을 마스크로 하여 이방성 건식 식각 방법으로 하드마스크막(170)을 패터닝하여 폴리실리콘막 패턴(168a)과 열산화막 패턴(164a)으로 이루어진 하드 마스크(170a)를 형성한다. 폴리실리콘막(168)은 HBr, Cl2, CClF3, CCl4 또는 SF6를 주 식각 가스로 사용하여 식각한다. 열산화막(164)은 앞에서 언급한 불화 탄소계 가스를 사용하여 식각한다. 하드 마스크(170a)에 의해 정의되는 게이트 트렌치의 폭(w)은 50 내지 100㎚ 정도가 되도록 한다.
도 11을 참조하면, 포토레지스트 패턴(180a)을 제거한 다음, 하드 마스크(170a)를 식각 마스크로 사용하여 노출된 기판(100)을 이방성 건식 식각하여 게이트 트렌치(190)를 형성한다. 게이트 트렌치(190)는 소오스/드레인 영역(150) 보다 깊게 형성한다. 바람직하기로는 약 1500Å 정도의 깊이로 식각한다. 게이트 트렌치(190) 형성을 위한 기판(100) 식각시 하드마스크(170a)의 폴리실리콘막 패턴(168a)도 동시에 제거될 수 있도록 한다. 이 때, 열산화막 패턴(164a)의 상면을 식각 스토퍼로 사용한다. 따라서, 열산화막 패턴(164a)에 대해 식각 선택비가 큰 폴리실리콘 및 실리콘 식각 가스, 예컨대, HBr, Cl2, CClF3, CCl4, 또는 SF6 를 사용하는 RIE(reactive ion etching) 등으로 게이트 트렌치(190)를 형성한다. 바람직하기로는 HBr과 Cl2의 혼합가스를 사용한다. 이 때, STI(140a)와 게이트 트렌치(190)가 각각 소정의 기울기를 가지도록 형성되므로 게이트 트렌치(190)의 측벽(190s)과 STI(140a)의 측벽(140s) 사이에 기판 영역(200)이 잔류하게 된다.
도 12를 참조하면, 게이트 트렌치(190)의 측벽(190s)과 STI(140a)의 측벽(140s) 사이에 잔류하는 기판 영역(200)을 일부 식각한다. 잔류 기판 영역(200)의 식각은 등방성 건식 식각, 예컨대 CDE(chemical dry etching)를 이용하여 진행한다. 그 결과 일부 식각된 기판 영역(200a)이 잔류한다. CDE는 CF4와 O2 의 혼합가스를 사용하여 진행한다. 바람직하기로는 식각 장치의 파워와 압력을 400W와 30Pa로 하고, O2 /CF4 의 비율을 약 2.5로 하여 진행한다.
도 13을 참조하면, 상기 결과물에 대해서 등방성 습식 식각을 실시한다. 그 결과 게이트 트렌치(190) 측벽과 인접하여 게이트 트렌치(190)에 노출되어 있는 STI(140a)의 측벽이 식각되어 측벽들(140s,190s) 사이에 잔류하는 기판 영역(200a)이 송곳니 모양으로 드러난다. 등방성 습식 식각은 HF 또는 BOE를 사용하여 STI(140a)의 측벽(140s)이 약 150Å 정도 식각될 수 있는 시간 동안 실시한다. 이 때, 하드 마스크(170a)의 열산화막 패턴(164a)도 일부 식각된다.
도 14를 참조하면, 송곳니 모양으로 드러난 잔류 기판 영역(200a)을 등방성 건식 식각인 CDE로 제거한다. 잔류 기판 영역(200a)이 STI(140a)의 측벽(140s)으로부터 분리되어 있기 때문에 CDE시 식각 가스가 STI(140a)의 측벽(140s)과 잔류 기판 영역(200a) 사이의 틈새로 쉽게 유입된다. 따라서, 잔류 기판 영역(200a)이 용이하게 제거되어 게이트 트렌치(190)의 저면(190b)이 실질적으로 평행한 평면을 이루게 된다. CDE는 송곳니 모양의 잔류 기판 영역(200a)이 완전히 제거될 수 있도록, 바람직하기로는 실리콘 기판이 약 100Å 정도 제거될 수 있도록 진행한다.
도 15를 참조하면, 잔류하는 열산화막 패턴(164a)을 제거한 후, 게이트 산화막(192)을 형성한다. 열산화막 패턴(164a) 제거는 HF 또는 BOE 등을 사용하여 제거한다. 게이트 산화막(192)은 40Å 두께 이하로 형성한다. 게이트 산화막은 1000 내지 1100℃ 온도에서 O2 가스를 이용한 건식 산화, 1000 내지 1100℃ 온도에서 수증 기 분위기를 사용하는 습식 산화, O2 가스와 HCl 가스의 혼합 가스를 사용하는 HCl 산화, O2 가스와 C2H3Cl3 가스의 혼합 가스를 사용하는 산화, O2 가스와 C2H2Cl2 가스의 혼합 가스를 사용하는 산화 등으로 형성한다. 이어서, 게이트 전극용 도전막(194)을 형성하여 게이트 트렌치(190)를 매립한다. 게이트 전극용 도전막(194)은 도우프된 폴리실리콘막 또는 금속막만으로 형성하거나, 도우프된 폴리실리콘막과 금속막을 차례대로 적층하여 형성하거나, 도우프된 폴리실리콘막과 금속 실리사이드막을 차례대로 적층하여 형성한다. 금속막으로는 텅스텐막, 코발트막, 니켈막 등으로 형성하며, 금속 실리사이드막으로는 텅스텐 실리사이드막, 코발트 실리사이드막 등이 적합하다. 현재 널리 사용되는 도우프된 폴리실리콘막은 SiH2Cl2와 PH3 가스를 사용하여 LPCVD로 형성한다. 텅스텐 실리사이드막은 SiH2Cl2와 WF6 가스를 사용하여 LPCVD로 형성한다. 게이트 전극용 도전막(194) 위에 질화막(196)과 ARC(미도시)와 게이트 전극을 정의하는 포토레지스트 패턴(210)을 차례대로 형성한다.
도 16을 참조하면, 포토레지스트 패턴(210)을 사용하여 ARC(미도시), 질화막(196) 및 게이트 전극용 도전막(194)을 차례대로 건식 식각으로 식각하여 게이트 전극(198)을 완성한 후, 포토레지스트 패턴(210)을 제거한다.
이후, 통상적인 집적 회로 소자 공정을 실시하여 집적 회로 소자를 완성한다.
본 실시예에서는 등방성 건식 식각(1차 CDE), 습식 식각, 등방성 건식 식각(2차 CDE)의 3 단계로 잔류 실리콘 기판 영역(200)을 제거하는 방법을 설명하였으나, 습식 식각 이후의 등방성 건식 식각만으로도 제거가 가능하다면 습식 식각 및 등방성 건식 식각의 2 단계로 잔류 실리콘 기판 영역을 제거할 수 있음은 물론이다.
[제2 실시예]
도 17 및 도 18은 본 발명의 제2 실시예에 따른 집적 회로 소자 리세스 트랜지스터의 제조 방법을 나타내는 단면도들이다. 제1 실시예에서 언급한 구성요소와 동일한 기능을 가지는 구성요소에 대해서는 동일한 참조번호를 병기하였고 이들에 대한 자세한 설명은 생략한다.
제1 실시예에서 도 3 내지 도 6을 참조하여 설명한 트렌치(190) 측벽에 산화막(120)을 형성하는 단계까지 진행한다.
도 17을 참조하면, 산화막(120)이 형성된 결과물상에 질화막(130)을 형성한다. 상기 질화막(130)은 질화막 라이너의 형태로 STI에 포함되어 후속의 공정에서 상기 산화막(120)이 더이상 산화되지 않도록 하고, STI의 절연 특성을 강화시킨다. 질화막(130)은 50Å ~ 300Å의 두께로 형성할 수 있다.
질화막(130)이 형성된 결과물 상에 트렌치(190)를 완전히 매립하는 절연막(140)을 형성하고, 1차 CDE를 진행하는 공정까지는 도 7내지 도 12을 참조하여 설명한 공정에 따라 진행한다.
도 18을 참조하면, 1차 CDE가 진행된 기판에 대해서 등방성 습식 식각을 실시한다. 그 결과 게이트 트렌치(190) 측벽(190s)과 인접하여 게이트 트렌치(190)에 노출되어 있는 STI(140a)의 측벽(140s)이 식각되어 측벽들(140s,190s) 사이에 잔류하는 기판 영역(200a)이 송곳니 모양으로 드러난다. 이 때 질화막 라이너(130)가 등방성 습식 식각의 식각 종료점으로 작용하므로, 등방성 습식 식각 공정의 조절이 용이하다. 이후, 도 14 내지 도 16을 참조하여 설명한 공정들을 차례대로 실시하여 리세스 게이트 전극을 완성한다.
본 발명의 실시예들에 따라 집적 회로 소자의 리세스 트랜지스터를 형성하면, 도 16에 도시되어 있는 바와 같이 게이트 트렌치(190)의 저면(190b)이 실질적으로 평행하다. 따라서, 게이트 트렌치(190) 내에 형성된 리세스 게이트의 저면(190b) 또한 실질적으로 평행한 평면이 된다. 그러므로 TRc와 TRe의 채널 길이가 동일하다.
상술한 바와 같이, 본 발명에 따라 집적 회로 소자의 리세스 트랜지스터를 제조하면, 활성 영역 위치에 상관없이 리세스 트랜지스터의 채널 길이가 동일해진다. 따라서, 잔류 기판 영역으로 인해 활성 영역 가장 자리 트랜지스터가 단채널화되어 문턱전압이 감소하고 서브스레시홀드 누설전류가 증가하는 문제점이 해결된다.
도면 및 명세서에서, 발명의 실시예들이 특정 용어를 사용하여 설명되었으나, 이들은 제한적인 목적이 아니라 포괄적이고 기술적인 의미에서 사용된 것이며, 발명의 범주는 청구항에 의해 정해진다.

Claims (14)

  1. 집적 회로 기판에 트렌치 소자 분리 영역을 형성하여 활성 영역을 정의하는 단계;
    상기 활성 영역의 상부에 소오스/드레인 영역을 형성하는 단계;
    상기 활성 영역에 게이트 트렌치를 형성하는 단계;
    상기 게이트 트렌치 측벽 그리고 상기 트렌치 소자 분리 영역의 측벽과 상기 게이트 트렌치의 측벽 사이에 잔류하는 기판 영역과 접촉하는 상기 트렌치 소자 분리 영역을 식각하여 상기 잔류 기판 영역이 드러나도록 하는 단계;
    상기 드러난 잔류 기판 영역을 제거하여 상기 게이트 트렌치의 저면이 실질적으로 평행한 평면을 이루도록 하는 단계; 및
    상기 게이트 트렌치를 매립하는 리세스 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  2. 제 1항에 있어서, 상기 잔류 기판 영역이 드러나도록 하는 단계 전에,
    상기 트렌치 소자 분리 영역의 측벽과 상기 게이트 트렌치의 측벽 사이에 잔류하는 상기 기판 영역을 일부 식각하는 단계를 더 구비하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  3. 제 1항 또는 제2 항에 있어서, 상기 잔류 기판 영역을 일부 식각하는 단계 및 상기 트렌치의 저면이 실질적으로 평행한 평면을 이루도록 하는 단계는 등방성 건식 식각에 의해 수행하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  4. 제 1항 또는 제2 항에 있어서, 상기 잔류 기판 영역이 드러나도록 하는 단계는 습식 식각으로 수행하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  5. 제 1항 또는 제2 항에 있어서, 상기 게이트 트렌치를 형성하는 단계는 이방성 건식 식각으로 수행하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  6. 제 1항 또는 제2 항에 있어서, 상기 활성 영역을 정의하는 단계는,
    상기 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 산화막을 형성하는 단계;
    절연막으로 상기 트렌치를 매립하는 단계; 및
    상기 절연막을 평탄화하여 상기 활성 영역을 정의하는 상기 소자 분리 영역을 완성하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  7. 제 1항 또는 제 2항에 있어서, 상기 활성 영역을 정의하는 단계는,
    상기 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 산화막을 형성하는 단계;
    상기 산화막 위에 정합적으로 질화막을 형성하는 단계;
    절연막으로 상기 트렌치를 매립하는 단계; 및
    상기 절연막을 평탄화하여 상기 활성 영역을 정의하는 상기 소자 분리 영역 을 완성하는 단계를 포함하고,
    상기 잔류 기판 영역이 드러나도록 하는 단계시 상기 질화막이 식각 종료점으로 작용하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  8. 제 1항 또는 제2 항에 있어서, 상기 게이트 트렌치를 형성하는 단계는 상기 소오스/드레인 접합 영역의 깊이보다 깊게 상기 게이트 트렌치를 형성하는 단계인 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  9. 삭제
  10. 집적 회로 기판의 활성 영역에 형성된 소오스/드레인 영역; 및
    상기 소오스/드레인 영역의 접합 깊이보다 깊게 상기 집적 회로 기판 내에 리세스되어 형성되고 저면이 실질적으로 평행한 평면인 리세스 게이트를 포함하는 트랜지스터에 있어서,
    상기 게이트 측벽은 상기 집적회로 기판 내에 상기 활성영역을 정의하기 위해 형성된 얕은 트렌치 소자분리영역의 측벽과 상기 저면까지 연속적으로 접촉하는 것을 특징으로 하는 리세스 트랜지스터.
  11. 삭제
  12. 집적 회로 기판에 형성된 얕은 트렌치 소자 분리 영역에 의해 정의된 활성 영역에 형성된 소오스/드레인 영역; 및
    상기 소오스/드레인 영역의 접합 깊이보다 깊게 상기 집적 회로 기판 내에 리세스되어 형성된 리세스 게이트를 포함하는 리세스 트랜지스터로,
    상기 소자 분리 영역과 인접한 상기 활성 영역 가장자리의 상기 리세스 트랜지스터의 채널 길이와 상기 활성 영역 중심부의 상기 리세스 트랜지스터의 채널 길이가 동일한 것을 특징으로 하는 리세스 트랜지스터.
  13. 삭제
  14. 삭제
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