KR100801746B1 - 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법 - Google Patents

벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명의 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 채널 영역 및 정션 영역을 포함하는 활성영역을 설정하는 트렌치를 형성하는 단계; 트렌치를 매립하는 소자분리막을 형성하면서 채널 영역의 측벽을 덮는 측벽 패턴을 형성하는 단계; 반도체 기판 내에 채널 영역과 중첩하여 벌브 타입의 트렌치를 형성하면서 측벽 패턴을 제거하여 소자분리막으로부터 소정 간격만큼 이격된 바닥돌출부를 형성하는 단계; 및 벌브 타입의 트렌치 및 바닥 돌출부와 중첩하는 게이트 스택을 형성하는 단계를 포함한다.
벌브 타입 트렌치, FinFET, 측벽 패턴

Description

벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법{Method for manufacturing semiconductor device having bulb-type recessed channel}
도 1a 내지 도 10b는 본 발명의 실시예에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법에 관한 것이다.
최근 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대되고 있다. 특히 반도체 소자의 디자인 룰이 70nm급 이하로 감소함에 따라 트랜지스터의 사이즈 또한 줄어들면서 셀 문턱전압(Vt; threshold voltage)과 리프레시(refresh) 특성 마진이 한계점에 이르고 있다.
이에 따라 디자인 룰의 증가 없이 유효채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 이와 같이 유효 채널의 길이를 확보하는 방법 가운 데 제한된 게이트선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서, 리세스 채널을 포함하는 트랜지스터 및 핀(Fin) 형태의 활성영역을 도입한 핀형 트랜지스터(FinFET)를 이용하여 채널의 길이를 보다 연장시키려는 시도가 이루어지고 있다.
그런데, 현재 상용화되고 있는 고속 DDR2(Double Data Rate) DRAM 제품은 기존 DDR DRAM 제품에 비해 고온에서 테스트 조건을 설정함으로써 데이터 보유 시간(Data retention time)이 급격하게 감소하고 있다. 또한 활성영역의 폭(width) 방향의 사이즈(size) 감소로 인해 셀 트랜지스터의 구동 전류 특성 열화도 동시에 유발되고 있다. 또한, 핀형 트랜지스터(FinFET)는 종래의 리세스 게이트에 비해 소자분리막을 리세스 게이트 이하로 제거해야 하기 때문에 워드라인 부피가 증가하게 된다. 이와 같이 워드라인 부피가 증가하게 되면, 워드라인과 워드라인 간의 커플링 커패시턴스(coupling capacitance)를 크게 증가시켜 워드라인의 신호 지연 현상을 유발할 수 있다. 또한, 활성 영역에 인접한 워드라인의 턴온(turn on)시 정션 부분에 전계가 집중되어 누설전류가 증가하려 리프레시 특성을 열화시킬 수 있다.
이에 따라, FinFET 구조와 리세스 채널을 포함하는 트랜지스터 구조의 장점을 동시에 구현하여, 셀 문턱전압의 마진을 확보하면서 소자분리막의 손실을 최소화하고, 리프레시 특성을 개선하여 셀 전류 특성을 향상시킬 수 있는 방법이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, FinFET 구조와 벌브 타입의 리세스 채널의 장점을 포함하는 반도체 소자를 형성하여 유효 채널 길이를 증가시킴으로써 리프레시 특성을 개선시키고, 셀 전류 특성을 향상시킬 수 있는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 채널 영역 및 정션 영역을 포함하는 활성영역을 설정하는 트렌치를 형성하는 단계; 상기 트렌치를 매립하는 소자분리막을 형성하면서 상기 채널 영역의 측벽을 덮는 측벽 패턴을 형성하는 단계; 상기 반도체 기판 내에 채널 영역과 중첩하여 벌브 타입의 트렌치를 형성하면서 상기 측벽 패턴을 제거하여 소자분리막으로부터 소정 간격만큼 이격된 바닥돌출부를 형성하는 단계; 및 상기 벌브 타입의 트렌치 및 바닥 돌출부와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 측벽 패턴을 형성하는 단계는, 상기 트렌치를 형성하는 단계 이후에 상기 반도체 기판 상에 절연막 패턴을 증착하는 단계; 상기 절연막 패턴 위에 상기 채널 영역을 차단하고, 정션 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 절연막 패턴을 식각하여 트렌치에 의해 노출된 활성영역의 채널 영역을 덮는 측벽막을 형성하는 단계; 상기 트렌치를 매립하는 매립절연막을 형성하는 단계; 및 상기 반도체 기판의 표면이 노출되도록 매립절연막을 연마하여 소자분리막을 형성하면서 활성영역의 채널 영역의 측벽을 덮는 측벽 패턴을 형성하는 단계를 포함하는 것이 바람직하다.
상기 절연막 패턴을 형성하는 단계는, 상기 반도체 기판에 700-800℃의 온도 와 질소(N)를 함유하는 가스 분위기에서 질화공정을 수행하여 제1 질화막을 형성하는 단계; 및 상기 제1 질화막 위에 상기 제1 질화막보다 두꺼운 제2 질화막을 증착하는 단계를 포함할 수 있다.
상기 제1 질화막 및 제2 질화막을 형성하는 단계는 인 시츄(in-situ)로 진행하는 것이 바람직하다.
상기 제1 질화막은 5-15Å의 두께로 형성할 수 있고, 상기 제2 질화막은 150-250Å의 두께로 형성할 수 있다.
상기 감광막 패턴은 채널 영역은 차단하고, 정션 영역은 노출시키는 아일랜드 타입(island type)으로 형성하는 것이 바람직하다.
상기 감광막 패턴은 상기 채널 영역의 반도체 기판으로부터 절연막 패턴의 두께만큼 돌출하도록 형성하는 것이 바람직하다.
상기 벌브 타입의 트렌치를 형성하는 단계는, 상기 반도체 기판 위에 활성영역의 채널 영역을 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 이용하여 노출된 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 측벽에 배리어막을 형성하는 단계; 상기 채널 영역의 측벽을 덮고 있는 측벽 패턴을 제거하여 소자분리막으로부터 소정 간격만큼 이격된 바닥 돌출부를 형성하는 단계; 및 상기 배리어막을 마스크로 상기 제1 트렌치 바닥면으로부터 구형의 제2 트렌치를 형성하여, 상기 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 트렌치를 형성하는 단계를 포함하는 것이 바람직하다.
상기 마스크막 패턴은 산화막 및 폴리실리콘막이 적층된 구조로 이루어질 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1a 내지 도 10b는 본 발명의 실시예에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100) 내에 소자분리용 트렌치(106)를 형성한다. 여기서 도 1b는 도 1a를 A-A'축 및 B-B'축을 따라 잘라내어 나타내보인 도면이다. 이하 이에 대한 설명은 생략하기로 한다.
구체적으로, 반도체 기판(100) 위에 패드산화막 및 패드질화막을 순차적으로 증착한다. 여기서 패드산화막은 50-150Å의 두께로 형성하고, 패드질화막은 500-700Å의 두께로 형성할 수 있다. 계속해서 패드질화막 및 패드질화막을 패터닝하여 반도체 기판(100)의 소자분리영역을 노출시키는 패드산화막 패턴(102) 및 패드질화막 패턴(104)을 포함하는 마스크막 패턴(105)을 형성한다. 다음에 마스크막 패턴을 식각마스크로 반도체 기판(100)의 노출부분을 식각하여 활성영역(101)을 설정하는 소자분리용 트렌치(106)를 형성한다. 소자분리용 트렌치(106)는 2000-3000Å의 깊이로 식각할 수 있다. 이때, 활성영역(101)에는 이후 형성될 채널 영역(a) 및 채널 영역(a) 양쪽에 배치될 정션 영역(b)을 포함하여 설정된다. 이러한 활성영역(101) 상에 설정된 채널 영역(a)은 정션 영역(b) 사이에 배치되면서 이후 게이트 스택이 채널 영역(a)과 중첩하여 형성된다.
도 2a 및 도 2b를 참조하면, 반도체 기판(100) 상에 절연막(109)을 형성한다.
구체적으로, 반도체 기판(100) 상에 750℃의 공정 온도에서 암모늄(NH3) 가스 분위기의 질화(nitridation) 공정을 진행하여 5-15Å의 두께의 얇은 제1 질화막(107)을 형성한다. 계속해서 얇은 제1 질화막(107) 위에 제1 질화막(107)보다 두께가 두꺼운, 예를 들어 150-250의 두께로 제2 질화막(108)을 증착하여 절연막 패턴(109)을 형성한다. 여기서 제2 질화막(108)은 제1 질화막(107)과 인-시츄(in-situ) 공정으로 진행할 수 있다. 이러한 절연막 패턴(109)은 이후 바닥으로부터 돌출된 구조를 포함하는 핀(FIN) 구조를 유도하기 위해 형성한다. 이와 같이 제2 질화막(108)을 150-250Å의 두께로 증착함에 따라 도 2a에 도시한 바와 같이, 절연막 패턴(109)은 마스크막 패턴(105)의 표면으로부터 외측으로 소정 두께(c)만큼 덮여 있는 것으로 이해될 수 있다.
도 3a 및 도 3b를 참조하면, 반도체 기판(100) 위에 감광막을 도포 및 패터닝하여 절연막 패턴(109)을 선택적으로 노출시키는 감광막 패턴(110)을 형성한다. 이러한 감광막 패턴(110)은 도 3b에 도시한 바와 같이, 채널 영역(104)의 절연막 패턴(109)을 차단하도록 선택적으로 노출시키는 아일랜드 타입(island-type)으로 형성하는 것이 바람직하다. 이때, 도 3a 및 도 3b의 B-B'축을 따라 잘라내어 나타낸 부분에 도시한 바와 같이, 감광막 패턴(110)은 마스크막 패턴(105)으로부터 덮여 있는 절연막 패턴(109)의 소정 두께(c)만큼 반도체 기판(100)으로부터 돌출하도록 형성하는 것이 바람직하다. 이와 같이 반도체 기판(100)으로부터 소정 두께(a)만큼 감광막 패턴(110)에 의해 차단된 채널 영역(a)에 이후 핀(FIN) 형태의 바닥 돌출부가 형성된다.
도 4a 및 도 4b를 참조하면, 감광막 패턴(110)을 식각마스크로 절연막 패턴(109)을 식각하여 활성영역의 트렌치(106)에 의해 노출된 채널 영역(a) 부분을 덮는 측벽막(112)을 형성한다.
구체적으로, 감광막 패턴(110)을 마스크로 한 식각 공정을 진행하여 절연막 패턴(109)을 식각한다. 그러면, 도 4a 및 도 4b의 B-B'축을 따라 잘라내어 나타낸 부분에 도시한 바와 같이, 트렌치(106)가 노출되면서 감광막 패턴(110)이 돌출된 두께(c)와 대응되어 있는 채널 영역(a)의 절연막 패턴(109)은 남아 채널 영역(a) 을 덮는 측벽막(112)이 형성된다. 이때, 측벽막(112)은 정션 영역(b) 부분은 덮지 않도록 형성된다.
도 5a 및 도 5b를 참조하면, 트렌치(106)를 매립하는 소자분리막(114)을 형성한 다음 마스크막 패턴(105)을 제거하여 측벽 패턴(115)을 형성한다.
구체적으로, 트렌치(106)의 노출면 상에 일반적인 측벽산화막(미도시함) 및 라이너 질화막(미도시함)을 증착하고, 트렌치(106)를 매립하는 매립절연막을 형성한다. 다음에 매립절연막에 대한 평탄화 공정, 예를 들어 화학적기계적연마(CMP; Chemical mechanical polishing)방법을 수행하여 소자분리막(114)을 형성한다. 계속해서 패드질화막 패턴(104) 및 패드산화막 패턴(102)을 포함하는 마스크막 패턴(105)을 제거한다. 이와 같이 패드질화막 패턴(104) 및 패드산화막 패턴(102)이 제거되면, 마스크막 패턴(105) 상부 및 측면 일부의 측벽막(112)도 함께 제거되면서 도 5a 및 도 5b의 B-B'축을 따라 잘라내어 나타낸 부분에 도시한 바와 같이, 채널 영역(a) 부분의 측벽을 덮는 측벽 패턴(115)이 형성된다.
도 6a 및 도 6b를 참조하면, 반도체 기판(100)의 채널 영역(a)을 노출시키는 하드마스크막 패턴(119) 및 감광막 패턴(120)을 형성한다.
구체적으로, 반도체 기판(100) 상에 산화막 및 폴리실리콘막을 순차적으로 증착한다. 여기서 산화막 및 폴리실리콘막은 이후 벌브(bulb) 타입의 트렌치를 형성하기 위한 식각 공정에서 하드마스크막 역할을 한다. 이때, 산화막은 300-500Å의 두께로 증착할 수 있고, 폴리실리콘막은 800-1200Å의 두께로 증착할 수 있다. 다음에 폴리실리콘막 위에 감광막을 도포 및 패터닝하여 폴리실리콘막의 소정 영역을 노출시키는 감광막 패턴(120)을 형성한다. 계속해서 감광막 패턴(120)을 마스크로 폴리실리콘막 및 산화막을 식각하여 반도체 기판(100)의 채널 영역(a)을 노출시키는 폴리실리콘막 패턴(118) 및 산화막 패턴(116)을 포함하는 하드마스크막 패턴(119)을 형성한다. 여기서 반도체 기판(100)의 노출된 채널 영역(a)은 이후 벌브 타입의 트렌치가 형성될 영역이다. 한편, 도 6b의 B-B'축을 따라 잘라내어 나타낸 부분에 도시한 바와 같이, 채널 영역(a) 부분의 측벽을 덮는 측벽 패턴(115)이 형성된 부분은 하드마스크막 패턴(119)에 의해 차단되지 않고, 노출된 상태이다.
도 7a 및 도 7b를 참조하면, 하드마스크막 패턴(119)을 식각마스크로 반도체 기판(100)의 노출된 채널 영역(a)을 식각하는 1차 식각공정을 진행하여 반도체 기판(100) 내에 제1 트렌치(122)를 형성한다. 여기서 제1 트렌치(122)는 벌브 타입의 트렌치의 목(neck)부분에 해당한다. 제1 트렌치(122)는 이후 형성될 벌브의 크기를 고려하여 적당한 깊이, 예를 들어 700-1500Å의 깊이로 형성하는 것이 바람직하다. 다음에 감광막 패턴(120)은 스트립(strip) 공정을 이용하여 제거한다. 이때, 폴리실리콘막 패턴(118)은 감광막 패턴(120)을 제거하는 과정에서 함께 제거된다. 이후 세정 공정을 진행하여 식각공정에서 발생한 반도체 기판(100) 위의 이물질을 제거한다.
한편, 도 7b의 B-B'축을 따라 잘라내어 나타낸 부분을 참조하면, 제1 트렌치(122)를 형성하기 위해 식각 공정을 진행하는 과정에서 노출되어 있는 부분, 예를 들어 채널 영역(a) 부분의 측벽을 덮는 측벽 패턴(115a)도 반도체 기판(100)의 표면으로부터 소정 깊이(d)만큼 함께 식각된다.
도 8a 및 도 8b를 참조하면, 제1 트렌치(122) 측벽에 배리어막(126)을 형성한다.
구체적으로, 반도체 기판(100) 전면에 산화막을 형성한다. 산화막은 열산화막(HTO; High thermal oxidation)으로 30-70Å의 두께로 증착할 수 있다. 다음에 제1 트렌치(122)의 상부, 바닥면과 트렌치 측벽 일부의 산화막을 선택적으로 식각하여, 배리어막(126)을 형성한다. 그러면, 제1 트렌치(122)의 바닥면 및 트렌치 측벽의 일부의 실리콘층(Si)이 노출된다. 이러한 배리어막(126)은 이후 벌브 타입의 트렌치를 형성하기 위한 식각 공정에서 트렌치 측면에 과도하게 식각되는 것을 방지하는 역할을 한다.
도 9a 및 도 9b를 참조하면, 질화막을 제거하는 스트립 공정을 진행하여 채널 영역(a) 부분의 측벽을 덮는 측벽 패턴(115a)을 제거한다. 도 9b의 B-B'축을 따라 잘라내어 나타낸 부분을 참조하면, 이러한 스트립 공정에 의해 측벽 패턴(115a)이 제거되면서 바닥돌출부(128)가 형성된다. 이와 같이 형성된 바닥돌출부(128)는 소자분리막(114)로부터 소정 거리의 공간(e)이 배치된다. 즉, 바닥돌출부(128)는 핀(Fin) 형태로 형성되어 핀형 트랜지스터(FinFET)와 동일한 프로파일이 구현된다.
도 10a 및 도 10b를 참조하면, 산화막 패턴(116) 및 배리어막(126)을 마스크로 식각 공정을 진행하여 제1 트렌치(122) 하단부에 구(sphere)형의 제2 트렌치(129)를 형성한다. 제1 트렌치(122) 및 구형의 제2 트렌치(129)로 이루어지는 벌브 타입의 트렌치(130)가 형성된다. 여기서 구형의 제2 트렌치(129)는 제1 트렌치(122)의 바닥 면으로부터 식각되는 것이 바람직하다. 이러한 구형의 제2 트렌치(129)를 형성하는 식각공정은 모든 방향으로 똑같은 속도로 식각되어 식각 후 형태가 곡면을 가지는 등방성 식각(isotropic etch)으로 진행할 수 있다.
이때, 배리어막(216)은 등방성 식각을 진행하는 동안 벌브 타입의 트렌치(130) 측면이 과도하게 식각됨으로써 발생할 수 있는 반도체 기판(100)의 손상을 방지하는 역할을 한다. 다음에 산화막 패턴(116) 및 배리어막(216)은 제거한다. 그리고 가벼운 식각 처리(LET; Light etch treatment)공정을 진행하여 반도체 기판(100)의 불순물을 제거한다. 한편, 이러한 구형의 제2 트렌치(129)를 형성하기 위 해 식각 공정을 진행하는 과정에서 10b의 B-B'축을 잘라내어 나타내보인 부분에 도시한 바와 같이, 식각 소스에 노출되어 있는 바닥돌출부(128')도 일정 깊이만큼 식각되어 돌출 높이가 낮아진다.
도 11a 및 도 11b를 참조하면, 벌브 타입의 트렌치(130)와 중첩하는 게이트 스택(140)을 형성한다.
구체적으로, 반도체 기판(100) 상에 게이트 절연막으로 산화막을 30-50Å의 두께로 형성하고, 게이트 도전막으로 도핑된 폴리실리콘막을 400-700Å의 두께로 형성한다. 다음에 게이트 도전막 위에 게이트 금속막으로 텅스텐실리사이드(WSix)막을 1000-1500Å의 두께로 형성하고, 하드마스크막을 2000-2500Å의 두께로 형성한다. 다음에 게이트 패터닝을 위한 선택적 식각 과정을 수행하여 게이트 스택(140)을 형성한다. 게이트 스택(140)은 도 11a에 도시한 바와 같이, 라인(line type) 타입으로 형성되며, 게이트 절연막 패턴(132), 게이트 도전막 패턴(134), 게이트 금속막 패턴(136) 및 하드마스크막 패턴(138)을 포함하여 이루어진다. 이후 비록 도면에 도시하지는 않았지만 소스/드레인 불순물을 주입하여 소스/드레인 영역을 형성한다.
이와 같이 형성된 벌브 타입의 리세스 채널을 갖는 게이트 스택(140)은 핀형 트랜지스터(FinFET)와 동일한 프로파일을 갖는 바닥돌출부(128')를 포함함으로써 워드라인의 기생 캐패시턴스를 감소시킬 수 있고, 패싱 게이트 효과(passing gate effect)에 의한 정션 누설 전류를 최소화할 수 있다. 또한, 벌브 타입의 리세스 채널을 형성함으로써 종래의 U자형 리세스 게이트에 구현된 핀형 트랜지스터에 비해 보다 향상된 리프레시 특성을 확보할 수 있다. 또한, 디자인 룰의 감소에도 불구하고 정상적인 셀 소자 특성을 확보할 수 있다. 아울러 벌브 타입의 리세스 채널에 의해 유효 채널 길이가 증가함으로써 리프레시 특성 개선 및 셀 전류 특성이 향상하는 효과를 얻을 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법에 의하면, 벌브 타입의 리세스 채널 및 바닥돌출부에 의해 기생 캐패시턴스를 감소시킬 수 있고, 정션 누설 전류를 최소화시킬 수 있다.
또한, 유효 채널 길이가 증가함으로써 소자의 전류 특성 및 리프레시 특성이 향상한다.

Claims (10)

  1. 반도체 기판 내에 채널 영역 및 정션 영역을 포함하는 활성영역을 설정하는 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 소자분리막을 형성하면서 상기 채널 영역의 측벽을 덮는 측벽 패턴을 형성하는 단계;
    상기 반도체 기판 내에 채널 영역과 중첩하여 벌브 타입의 트렌치를 형성하면서 상기 측벽 패턴을 제거하여 소자분리막으로부터 소정 간격만큼 이격된 바닥돌출부를 형성하는 단계; 및
    상기 벌브 타입의 트렌치 및 바닥 돌출부와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 측벽 패턴을 형성하는 단계는,
    상기 트렌치를 형성하는 단계 이후에 상기 반도체 기판 상에 절연막 패턴을 증착하는 단계;
    상기 절연막 패턴 위에 상기 채널 영역을 차단하고, 정션 영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 절연막 패턴을 식각하여 트렌치에 의해 노출된 활성영역의 채널 영역을 덮는 측벽막을 형성하는 단계;
    상기 트렌치를 매립하는 매립절연막을 형성하는 단계; 및
    상기 반도체 기판의 표면이 노출되도록 매립절연막을 연마하여 소자분리막을 형성하면서 활성영역의 채널 영역의 측벽을 덮는 측벽 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
  3. 제2항에 있어서, 상기 절연막 패턴을 형성하는 단계는,
    상기 반도체 기판에 700-800℃의 온도와 질소(N)를 함유하는 가스 분위기에서 질화공정을 수행하여 제1 질화막을 형성하는 단계; 및
    상기 제1 질화막 위에 상기 제1 질화막보다 두꺼운 제2 질화막을 증착하는 단계를 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 제1 질화막 및 제2 질화막을 형성하는 단계는 인 시츄(in-situ)로 진행하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
  5. 제3항에 있어서,
    상기 제1 질화막은 5-15Å의 두께로 형성하는 것을 특징으로 하는 벌브 타입 의 리세스 채널을 갖는 반도체 소자의 제조방법.
  6. 제3항에 있어서,
    상기 제2 질화막은 150-250Å의 두께로 형성하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
  7. 제2항에 있어서,
    상기 감광막 패턴은 채널 영역은 차단하고, 정션 영역은 노출시키는 아일랜드 타입(island type)으로 형성하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
  8. 제2항에 있어서,
    상기 감광막 패턴은 상기 채널 영역의 반도체 기판으로부터 절연막 패턴의 두께만큼 돌출하도록 형성하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 벌브 타입의 트렌치를 형성하는 단계는,
    상기 반도체 기판 위에 활성영역의 채널 영역을 노출시키는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 이용하여 노출된 반도체 기판을 식각하여 제1 트렌치 를 형성하는 단계;
    상기 제1 트렌치 측벽에 배리어막을 형성하는 단계;
    상기 채널 영역의 측벽을 덮고 있는 측벽 패턴을 제거하여 소자분리막으로부터 소정 간격만큼 이격된 바닥 돌출부를 형성하는 단계; 및
    상기 배리어막을 마스크로 상기 제1 트렌치 바닥면으로부터 구형의 제2 트렌치를 형성하여, 상기 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 마스크막 패턴은 산화막 및 폴리실리콘막이 적층된 구조로 이루어지는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
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