JP4773182B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は半導体装置の製造方法に関し、特に、トレンチゲート型トランジスタとプレーナ型トランジスタとが混在した半導体装置の製造方法に関する。
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、メモリセルトランジスタのゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流が増大するという問題がある。また、これを抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
この問題を回避するため、シリコン基板に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が注目されている（特許文献１乃至５参照）。トレンチゲート型トランジスタによれば、有効チャネル長（ゲート長）を物理的に十分確保することができ、最小加工寸法が９０ｎｍ以下の微細なＤＲＡＭも実現可能である。
一方、ＤＲＡＭの周辺回路領域においては、メモリセル領域ほどはトランジスタのゲート長を短くする必要が少ないため、通常のプレーナ型トランジスタが形成される。
したがって、一つの半導体基板上に、トレンチゲート型トランジスタとプレーナ型トランジスタとを同時に形成していくこととなる。
しかしながら、周辺回路領域に形成するトランジスタの多くは低電圧動作のためにゲート酸化膜を薄くする必要がある一方、メモリセル領域に形成するトランジスタには、ブースト電圧がかかることになるため、高耐圧にする、すなわち厚いゲート絶縁膜が必要となる。
このような、メモリセル領域に厚膜酸化膜をゲート絶縁膜としたトレンチゲート型トランジスタを、周辺回路領域に薄膜酸化膜をゲート絶縁膜としたプレーナ型トランジスタを形成する従来の方法につき、図３９乃至４４を用いて以下に説明する。なお、図３９乃至４４において、「領域Ｍ」は、メモリセル領域を表し、「領域ＰＥ」は、周辺回路領域において薄膜酸化膜をゲート絶縁膜としたプレーナ型トランジスタを形成する領域を表している。なお、周辺回路領域には、領域ＰＥ以外の領域で電源回路等を形成する領域（図示せず）も存在する。
まず、図３９に示すように、ＳＴＩ（Shallow Trench Isolation）２０１により各領域が分離された半導体基板２００の領域Ｍにゲートトレンチ２０２を形成する。続いて、図示しないが、ゲートトレンチ２０２内のエッチング面のダメージや汚染を除去するために熱酸化により犠牲酸化を行った後、図４０に示すように、ゲートトレンチ２０２内壁を含む全面に熱酸化により膜厚が厚めのシリコン酸化膜２０３を形成する。次に、図４１に示すように、領域Ｍを覆い、領域ＰＥを露出するレジストパターン２０４を形成し、これをマスクとして領域ＰＥのシリコン酸化膜２０３をウェットエッチングにより除去する。次に、レジストパターン２０４を除去した後、全面を再度熱酸化する。これにより、図４２に示すように、領域Ｍのゲートトレンチ２０２内壁及び基板２００表面のシリコン酸化膜２０３が成長してさらに厚くなり、トレンチゲート型トランジスタのゲート絶縁膜となる厚膜酸化膜２０５ｔが形成される。同時に、領域ＰＥには、プレーナ型トランジスタのゲート絶縁膜となる薄膜酸化膜２０５ｓが形成される。
その後は、図４３に示すように、ゲートトレンチ２０２を埋め込むようにドープドシリコン膜２０６を全面に形成し、これをゲート電極形状にパターニングすることにより、図４４に示すように、トレンチゲート型トランジスタのゲート電極２０８及びプレーナ型トランジスタのゲート電極２０７が形成される。さらに、これらゲート電極２０７，２０８をマスクとして半導体基板２００にそれぞれイオン注入を行い、領域ＰＥにソース／ドレイン拡散層２０９を、領域Ｍにソース／ドレイン拡散層２１０形成する。これにより、領域ＰＥに厚膜ゲート絶縁膜を有するプレーナ型トランジスタが、領域Ｍに薄膜ゲート絶縁膜を有するトレンチゲート型トランジスタが完成する。
特開平９−２３２５３５号公報
特開２００１−２１０８０１号公報
特開２００５−１４２２０３号公報
特開平７−０６６２９７号公報
特開２００４−０１４６９６号公報
しかしながら、上述の従来の方法では、次のような問題が発生する。
すなわち、上記の方法では、ゲートトレンチ２０２内には、犠牲酸化、シリコン酸化膜２０３形成のための熱酸化及びシリコン酸化膜２０３を成長させて厚膜酸化膜２０５ｔを形成するための熱酸化という少なくとも３回の熱酸化工程が必要となる。これにより、ゲートトレンチ２０２内の酸化応力が増大し、ＤＲＡＭのリフレッシュ特性を劣化させることになってしまう。
また、微細化が進むとゲートトレンチ２０２の開口が狭くなることから、ゲートトレンチ２０２内の酸化レートが低下するため、ゲートトレンチ２０２内の酸化レートが平坦部（基板２００表面）よりも低くなる。このため、ゲートトレンチ２０２内に必要な膜厚の酸化膜を形成するのと同時に領域ＰＥにも酸化膜を形成しようとすると、領域ＰＥの表面の酸化膜が厚くなりすぎてしまうため、図４１に示すように、領域ＰＥ上の酸化膜２０３を一旦除去する必要が生じてしまう。
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、同一半導体基板上に厚いゲート絶縁膜を有するトレンチゲート型トランジスタと薄いゲート絶縁膜を有するプレーナ型トランジスタとを併存させる場合に、工程を簡素化し、且ついずれのトランジスタも高性能とすることが可能な半導体装置の製造方法を提供することである。
本発明による半導体装置の製造方法は、メモリセル領域及び周辺回路領域を有する半導体装置の製造方法であって、少なくとも前記周辺回路領域の半導体基板上に第１ゲート絶縁膜を形成する第１の工程と、前記第１ゲート絶縁膜を保護膜で覆う第２の工程と、前記周辺回路領域上の前記第１ゲート絶縁膜を前記保護膜で覆った状態で、前記メモリセル領域にゲートトレンチを形成する第３の工程と、前記周辺回路領域上の前記第１ゲート絶縁膜を前記保護膜で覆った状態で、少なくとも前記ゲートトレンチの内壁に前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成する第４の工程とを備えることを特徴とする。
本発明によれば、周辺回路領域上の第１ゲート絶縁膜を保護膜で覆った状態で、メモリセル領域にゲートトレンチを形成し、引き続きゲートトレンチの内壁に第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成することにより、第１ゲート絶縁膜と第２ゲート絶縁膜とをそれぞれ独立して形成することができる。従って、ゲートトレンチ内の酸化工程回数を少なくすることが可能となる。これにより、ゲートトレンチ内の酸化応力を低減し、リフレッシュ特性の劣化を防止することができる。また、第１ゲート絶縁膜と第２ゲート絶縁膜とは同時に形成するのではなく、各々独立して形成することから、膜厚等の制御が容易となる。よって、同一半導体基板上に厚いゲート絶縁膜を有するトレンチゲート型トランジスタと薄いゲート絶縁膜を有するプレーナ型トランジスタとを併存させる場合でも、工程を簡素化し、いずれのトランジスタも高性能とすることが可能な半導体装置の製造方法を提供することが可能となる。
また、特に上記第２ゲート絶縁膜は、ＣＶＤ法によりシリコン酸化膜を堆積するステップと、前記シリコン酸化膜と前記半導体基板との界面を熱酸化するステップとにより形成されることが好ましく、これにより、微細化が進みゲートトレンチの開口がより狭くなっても、ゲートトレンチ内の第２ゲート絶縁膜の形成時間が長くなることを防止でき、従って、酸化応力の増大も抑制することができる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
［第１の実施形態］
［第１の実施形態］
図１乃至図１８は、本発明の第１の実施の形態に係るトレンチゲート型トランジスタとプレーナ型トランジスタとを有する半導体装置の製造工程を概略的に示す工程図である。図１乃至図１８において、「領域Ｍ」は、トレンチゲート型トランジスタが形成されるメモリセル領域を表し、「領域ＰＥ」は、プレーナ型トランジスタが形成される周辺回路領域を表している。
まず、図１に示すように、半導体基板１０の領域ＰＥの表面に厚さ約１．５〜３ｎｍの薄膜酸化膜１１ｓを形成し、領域Ｍ及び周辺回路領域のうち領域ＰＥ以外の領域で電源回路等を形成する領域（図示せず）に約４．５〜６ｎｍの厚膜酸化膜１１ｔを形成する。具体的には、例えば、半導体基板１０の表面全面に熱酸化により６ｎｍ弱の熱酸化膜を形成し、領域ＰＥ以外の領域をレジストマスクで覆って、領域ＰＥ上の熱酸化膜を除去した後、レジストマスクを除去し、基板１０表面全面の酸洗浄を行う。この洗浄により、領域Ｍ及び上述の図示せぬ電源回路等形成領域上の熱酸化膜の表面も一部除去されることにより、その厚さがおよそ５ｎｍ程度となる。続いて、全面を再度熱酸化することにより、領域ＰＥに厚さ３ｎｍ程度の薄膜酸化膜１１ｓが形成され、領域Ｍ及び図示せぬ電源回路等形成領域上に厚さ６ｎｍ程度の厚膜酸化膜１１ｔが形成される。これにより形成される薄膜酸化膜１１ｓが、領域ＰＥに形成されるプレーナ型トランジスタのゲート絶縁膜となる。
ここで、領域Ｍ上に形成する酸化膜１１ｔの厚さは、薄膜酸化膜１１ｓと同等としても構わない。しかしながら、この領域Ｍ上の酸化膜１１ｔは、領域Ｍに形成されるトレンチゲート型トランジスタのゲート電極を半導体基板１０表面よりも突出させた形状で形成する場合に、ゲートトレンチ１８に対して突出部が位置ずれした場合においても、そのずれた部分においても高耐圧を確保できるよう、上述のように厚く形成することが好ましい。また、厚膜酸化膜１１ｔは、図示せぬ電源回路等形成領域に形成される高耐圧トランジスタのゲート絶縁膜にもなる。
次に、図２に示すように、後の工程において、薄膜酸化膜１１ｓを保護する役割を果たす保護膜として、Ｎ型不純物としてリンがドープされたアモルファスシリコン膜（リンドープドアモルファスシリコン膜）１２をＣＶＤ（Chemical Vapor Deposition）法により約１０〜３０ｎｍ形成する。続いて、ＬＰ（Low Pressure）−ＣＶＤ法により、シリコン窒化膜１３を約８０〜１５０ｎｍ形成する。
次に、図３に示すように、ＳＴＩ（Shallow Trench Isolation）による素子分離領域形成のため、各素子形成領域上にレジストパターン１４を形成する。
次に、図４に示すように、レジストパターン１４をマスクにシリコン窒化膜１３をパターニングし、レジストパターン１４を除去した後、パターニングされたシリコン窒化膜１３をマスクとしてリンドープドアモルファスシリコン膜１２、厚膜酸化膜１１ｔ、薄膜酸化膜１１ｓ及び半導体基板１０をドライエッチングすることにより、リンドープドアモルファスシリコン膜１２及び厚膜酸化膜１１ｔ及び薄膜酸化膜１１ｔをパターニングし、さらに、半導体基板１０にＳＴＩ用のトレンチ１５を形成する。
続いて、トレンチ１５の内壁のエッチングダメージを除去するための熱酸化処理を行った後、図５に示すように、ＨＤＰ（High-Density Plasma）−ＣＶＤ法により、トレンチ１５内を埋め込むように全面にシリコン酸化膜１６を形成する。
次に、シリコン窒化膜１３をストッパとしてＣＭＰ（Chemical Mechanical Polishing）を行い、シリコン窒化膜１３上のシリコン酸化膜１６を研磨除去して、トレンチ１５内にシリコン酸化膜１６を残す。これにより、図６に示すように、素子分離領域１６ｉが形成される。
次に、図７に示すように、領域Ｍに、トレンチゲート型のメモリセルトランジスタのゲートトレンチを形成するため、領域Ｍ上に複数の開口を備えたレジストパターン１７を形成する。このとき、領域ＰＥは、レジストパターン１７で完全に覆われる。なお、ここで、領域Ｍの素子分離領域１６ｉの上部にもレジストパターン１７に開口が形成されているのは、隣接するメモリセル領域（図示せず）に形成するゲートトレンチ用である。
次に、図８に示すように、レジストパターン１７をマスクとして、シリコン窒化膜１３をマスク状にパターニングする。
レジストパターン１７を除去した後、パターニングされたシリコン窒化膜１３をマスクとしてリンドープドアモルファスシリコン膜１２及び厚膜酸化膜１１ｔをエッチングし、さらに半導体基板１０をエッチングすることにより、図９に示すように、半導体基板１０にゲートトレンチ１８を形成する。このように、図４において、ＳＴＩ用のトレンチ１５を形成するためのマスクとして用いたシリコン窒化膜１３は、そのまま除去されることなく、図９に示すように、ゲートトレンチ１８形成のためのマスクとしても用いられる。
次に、ゲートトレンチ１８内のエッチング面のダメージ及び汚染を除去するため、熱酸化により犠牲酸化を行った後、犠牲酸化膜をウェットエッチングにより除去する。その後、図１０に示すように、メモリセルトランジスタのゲート絶縁膜となるシリコン酸化膜１９を形成する。このゲート絶縁膜１９は、高耐圧とするために、厚さは約４．５〜６ｎｍとするのが好ましい。ここで、シリコン酸化膜１９は、まず、約８００℃の温度下で、ＣＶＤ法により、約３．５〜５．５ｎｍのＣＶＤ酸化膜（好ましくは、ＨＴＯ（High Temperature Oxide））を堆積した後、ＣＶＤ酸化膜の焼き締め、不純物の除去及びＣＶＤ酸化膜と半導体基板１０との界面の改質のため、約１０５０℃の温度下で熱酸化することにより形成する。これにより、微細化が進みゲートトレンチの開口がより狭くなっても、ゲートトレンチ内の第２ゲート絶縁膜の形成時間が長くなることを防止でき、従って、酸化応力の増大も抑制することができる。
これに対し、シリコン酸化膜１９の全膜厚分を熱酸化により形成しようとすると、酸化時間が長時間化するだけでなく、酸化種が素子分離領域（ＳＴＩ）１６ｉと半導体基板１０との界面にまで拡散し、ＳＴＩ１６ｉが酸化されて堆積が膨張することにより、半導体基板１０中に応力が発生し、ＤＲＡＭの接合特性が劣化してしまうこととなる。従って、シリコン酸化膜１９は、上述の方法により形成するのが好ましい。このとき、領域ＰＥの半導体基板１０上に形成されている薄膜酸化膜１１ｓは、保護膜であるリンドープドアモルファスシリコン膜１２で覆われているため、薄膜酸化膜１１ｓ上にＣＶＤ酸化膜が堆積されたり、薄膜酸化膜１１ｓが熱酸化により厚くなったりすることを防止することができる。
次に、トレンチゲート型トランジスタのゲート電極形成のために、ゲートトレンチ１８内を含む全面にＮ型不純物としてリンがドープされたアモルファスシリコン膜を形成する。続いて、シリコン窒化膜１３をストッパとしてＣＭＰにより平坦化することにより、図１１に示すように、リンドープドアモルファスシリコン膜２０をゲートトレンチ１８内に埋め込む。
続いて、図１２に示すように、ゲートトレンチ１８内のリンドープドアモルファスシリコン膜２０をドライエッチングにより、厚膜酸化膜１１ｔと同程度の位置までエッチバックする。
次に、ウェットエッチングを行い、シリコン窒化膜１３、素子分離領域１６ｉの上部及びシリコン酸化膜１９の上部を除去する。これにより、図１３に示すように、素子分離領域１６ｉとリンドープドアモルファスシリコン膜１２との上面が揃った状態となる。ここで、領域ＰＥ上のゲート絶縁膜１１ｓ上には、リンドープドアモルファスシリコン膜１２が形成されており、これがゲートトレンチ１８形成のためのマスクとなる窒化膜１３（図１２参照）を除去する際の保護膜としても機能することから、ゲート絶縁膜１１ｓにダメージが生じることを防止することができる。
次に、図１４に示すように、Ｎ型不純物としてリンがドープされたアモルファスシリコン膜（リンドープドアモルファスシリコン膜）２１を、全面にＣＶＤ法により約３０〜８０ｎｍ形成する。
次に、図１５に示すように、リンドープドアモルファスシリコン膜２１上にゲート電極形成用のレジストパターン２２を形成する。
続いて、図１６に示すように、レジストパターン２２をマスクとして、リンドープドアモルファスシリコン膜２１をパターニングする。これにより、領域Ｍに、リンドープドアモルファスシリコン膜２０及び２１からなるトレンチゲート型トランジスタのゲート電極が形成され、領域ＰＥに、リンドープドアモルファスシリコン膜１２及び２１からなるプレーナ型トランジスタのゲート電極が形成される。
ここで、領域Ｍにおいては、パターニングされたリンドープドアモルファスシリコン膜２１がゲートトレンチ１８に対し位置ずれしていない場合を図示しているが、位置ずれがおきた場合には、厚膜酸化膜１１ｔ上にリンドープドアモルファスシリコン膜２１が残り、これがゲート電極の一部となることとなる。このような場合、このトレンチゲート型トランジスタにおいて、厚膜酸化膜１１ｔがゲート絶縁膜の一部として機能することとなるが、酸化膜１１ｔは、ゲートトレンチ１８内のゲート絶縁膜１９と同程度に厚く形成してあるため、上述したように、その部分での耐圧の低下を抑制することができる。
次に、図１７に示すように、領域Ｍ及び領域ＰＥに各ゲート電極をマスクとしてＮ型不純物をイオン注入することにより、領域ＭにＮ型ソース／ドレイン拡散層２３を、領域ＰＥにＮ型ソース／ドレイン拡散層２４を形成する。これにより、領域Ｍにトレンチゲート型のメモリセルトランジスタが、領域ＰＥにプレーナ型トランジスタが形成される。
なお、アモルファスシリコン膜１２、２０及び２１は、各ソース／ドレイン拡散層の活性化のための熱処理、あるいはその後の熱工程において、アモルファスシリコン膜から導電性を有するポリシリコン膜に変換される。
その後、領域Ｍには、一般的な方法を用いて各種配線やセルキャパシタを積層する。すなわち、図１８に示すように、メモリセルトランジスタ上に層間絶縁膜２５、層間絶縁膜２５を貫通するコンタクトプラグ２６、ビット線２７、セルキャパシタ２８、Ａｌ配線２９等を形成することにより、トレンチゲート型のメモリセルトランジスタを有するＤＲＡＭが完成する。
以上説明したように、本実施形態では、周辺回路領域ＰＥの半導体基板１０上に予めプレーナ型トランジスタのゲート絶縁膜となる薄膜酸化膜１１ｓを形成しておき、さらにこれをアモルファスシリコン膜１２で覆った状態で、メモリセル領域Ｍにゲートトレンチ１８を形成し、ゲートトレンチ１８の内壁にゲート絶縁膜１１ｓよりも厚いゲート絶縁膜１９を形成している。これにより、アモルファスシリコン膜１２がゲート絶縁膜１１ｓの成長を防ぐ保護膜として機能することから、ゲート絶縁膜１１ｓは薄膜のままとし、ゲート絶縁膜１９を厚膜にすることができる。すなわち、ゲート絶縁膜１１ｓとゲート絶縁膜１９とをそれぞれ独立して形成することができる。従って、ゲートトレンチ１８内の酸化工程の回数を少なくすることが可能となる。
これにより、本実施形態によれば、ゲートトレンチ１８内の酸化応力を低減し、リフレッシュ特性の劣化を防止することができる。また、ゲート絶縁膜１１ｓとゲート絶縁膜１９とは同時に形成するのではなく、各々独立して形成することから、膜厚等の制御が容易となる。
［第２の実施形態］
［第２の実施形態］
次に、第２の実施形態として、本発明を、メモリセル領域には第１の実施形態と同様、厚膜酸化膜をゲート絶縁膜とするトレンチゲート型トランジスタを形成し、周辺回路領域には薄膜酸化膜をゲート絶縁膜とするデュアルゲート構造のトランジスタを形成する場合に適用した例につき説明する。なお、デュアルゲート構造とは、Ｎチャネルトランジスタのゲート電極にはＮ型不純物（リン等）を導入したＮ型ポリシリコンを含むゲート電極を、ＰチャネルトランジスタにはＰ型不純物（ボロン等）を導入したＰ型ポリシリコンを含むゲート電極を用いるものである。
図１９乃至図３８は、本発明の第２の実施の形態に係るトレンチゲート型トランジスタとデュアルゲート構造のトランジスタとを有する半導体装置の製造工程を概略的に示す工程図である。図１９乃至図３８において、「領域Ｍ」は、トレンチゲート型トランジスタが形成されるメモリセル領域を表し、「領域Ｐ」及び「領域Ｎ」は、周辺回路領域に設けられ、「領域Ｐ」はＰ型ポリシリコンを含むゲート電極を備えたプレーナ型Ｐチャネルトランジスタを形成する領域を表し、「領域Ｎ」はＮ型ポリシリコンを含むゲート電極を備えたプレーナ型Ｎチャネルトランジスタを形成する領域を表している。
まず、図１９に示すように、半導体基板１００の領域Ｐ及び領域Ｎの表面に厚さ約１．５〜３ｎｍの薄膜酸化膜１０１ｓを形成し、領域Ｍ及び周辺回路領域の領域Ｐ及び領域Ｎ以外の領域で電源回路等を形成する領域（図示せず）に約４．５〜６ｎｍの厚膜酸化膜１０１ｔを形成する。薄膜酸化膜１０１ｓ及び厚膜酸化膜１０１ｔは、具体的には、上記第１の実施形態の図１の工程における薄膜酸化膜１１ｓ及び厚膜酸化膜１１ｔと同様にして形成される。これにより形成される薄膜酸化膜１０１ｓが、領域Ｐ及び領域Ｎに形成されるデュアルゲート構造のプレーナ型トランジスタのゲート絶縁膜となる。
ここで、領域Ｍ上に形成する酸化膜１０１ｔの厚さは、薄膜酸化膜１０１ｓと同等としても構わないが、第１の実施形態と同様の理由により厚膜とするのが好ましい。また、厚膜酸化膜１０１ｔは、図示せぬ電源回路等形成領域において、第１の実施形態における厚膜酸化膜１１ｔと同様、高耐圧トランジスタのゲート絶縁膜となる。
次に、図２０に示すように、本実施形態においては、後の工程において、薄膜酸化膜１０１ｓを保護する役割を果たす保護膜として、ノンドープのアモルファスシリコン膜１０２をＣＶＤ（Chemical Vapor Deposition）法により約１０〜３０ｎｍ形成する。本実施形態では、周辺回路領域の領域Ｐ及びＮにデュアルゲート構造のトランジスタを形成するため、上記第１の実施形態と異なり、保護膜としてはドープドアモルファスシリコン膜ではなく、ノンドープのアモルファスシリコン膜を用いる。続いて、ＬＰ（Low Pressure）−ＣＶＤ法により、シリコン窒化膜１０３を約８０〜１５０ｍ形成する。
次に、図２１に示すように、ＳＴＩ（Shallow Trench Isolation）による素子分離領域形成のため、各素子形成領域上にレジストパターン１０４を形成する。
次に、図２２に示すように、レジストパターン１０４をマスクにシリコン窒化膜１０３をパターニングし、レジストパターン１０４を除去した後、パターニングされたシリコン窒化膜１０３をマスクとしてノンドープのアモルファスシリコン膜１０２、厚膜酸化膜１０１ｔ、薄膜酸化膜１０１ｓ及び半導体基板１００をドライエッチングすることにより、ノンドープのアモルファスシリコン膜１０２及び厚膜酸化膜１０１ｔ及び薄膜酸化膜１０１ｔをパターニングし、さらに、半導体基板１００にＳＴＩ用のトレンチ１０５を形成する。
続いて、トレンチ１０５の内壁のエッチングダメージを除去するための熱酸化処理を行った後、図２３に示すように、ＨＤＰ（High-Density Plasma）−ＣＶＤ法により、トレンチ１０５内を埋め込むように全面にシリコン酸化膜１０６を形成する。
次に、シリコン窒化膜１０３をストッパとしてＣＭＰ（Chemical Mechanical Polishing）を行い、シリコン窒化膜１０３上のシリコン酸化膜１０６を研磨除去して、トレンチ１０５内にシリコン酸化膜１０６を残す。これにより、図２４に示すように、素子分離領域１０６ｉが形成される。
次に、図２５に示すように、領域Ｍに、トレンチゲート型のメモリセルトランジスタのゲートトレンチを形成するため、領域Ｍ上に複数の開口を備えたレジストパターン１０７を形成する。このとき、領域Ｐ及びＮは、レジストパターン１０７で完全に覆われる。
次に、図２６に示すように、レジストパターン１０７をマスクとして、シリコン窒化膜１０３をマスク状にパターニングする。
レジストパターン１０７を除去した後、パターニングされたシリコン窒化膜１０３をマスクとしてノンドープのアモルファスシリコン膜１０２及び厚膜酸化膜１０１ｔをエッチングし、さらに半導体基板１００をエッチングすることにより、図２７に示すように、半導体基板１００にゲートトレンチ１０８を形成する。このように、本実施形態においても、図２２において、ＳＴＩ用のトレンチ１０５を形成するためのマスクとして用いたシリコン窒化膜１０３を、そのまま除去することなく、図２７に示すように、ゲートトレンチ１０８形成のためのマスクとしても用いている。
次に、ゲートトレンチ１０８内のエッチング面のダメージ及び汚染を除去するため、熱酸化により犠牲酸化を行った後、犠牲酸化膜をウェットエッチングにより除去する。その後、図２８に示すように、メモリセルトランジスタのゲート絶縁膜となるシリコン酸化膜１０９を形成する。このシリコン酸化膜１０９は、メモリセルトランジスタのゲート絶縁膜であるから、第１の実施形態と同様、高耐圧とする必要があり、厚さは約４．５〜６ｎｍとするのが好ましい。このシリコン酸化膜１０９は、第１の実施形態の図１０の工程におけるシリコン酸化膜１９と同様にして形成することができる。このとき、領域Ｐ及び領域Ｎの半導体基板１００上に形成されている薄膜酸化膜１０１ｓは、保護膜であるノンドープのアモルファスシリコン膜１０２で覆われているため、薄膜酸化膜１０１ｓ上にさらに酸化膜が堆積されたり、薄膜酸化膜１０１ｓが熱酸化により厚くなったりすることを防止することができる。
次に、トレンチゲート型トランジスタのゲート電極形成のために、ゲートトレンチ１０８内を含む全面にＮ型不純物としてリンがドープされたアモルファスシリコン膜（リンドープドアモルファスシリコン膜）を形成する。続いて、シリコン窒化膜１０３をストッパとしてＣＭＰにより平坦化することにより、図２９に示すように、リンドープドアモルファスシリコン膜１１０をゲートトレンチ１０８内に埋め込む。
続いて、図３０に示すように、ゲートトレンチ１０８内のリンドープドアモルファスシリコン膜１１０をドライエッチングにより、厚膜酸化膜１０１ｔと同程度の位置までエッチバックする。
次に、ウェットエッチングを行い、シリコン窒化膜１０３、素子分離領域１０６ｉの上部及びシリコン酸化膜１０９の上部を除去する。これにより、図３１に示すように、素子分離領域１０６ｉとノンドープのアモルファスシリコン膜１０２との上面が揃った状態となる。
次に、図３２に示すように、デュアルゲートトランジスタのゲート電極となるノンドープのアモルファスシリコン膜１１１を、全面にＣＶＤ法により約３０〜８０ｎｍ形成する。本実施形態では、ここでも上記第１の実施形態とは異なり、領域Ｐ及びＮにデュアルゲート構造トランジスタの形成のため、ゲート電極となる膜としては、ドープドアモルファスシリコン膜ではなく、ノンドープのアモルファスシリコン膜を用いる。
次に、図３３に示すように、領域Ｍ及び領域Ｎをレジストパターン１１２でマスクし、領域ＰにＰ型不純物としてボロン（Ｂ）をイオン注入する。このボロンのイオン注入は、１０ｋｅＶ以下の低エネルギーで行い、続いて付加される熱処理において、注入したボロンイオンを拡散させることにより、領域Ｐのノンドープのアモルファスシリコン膜１１１及び１０２（図３２参照）が、Ｐ型のアモルファスシリコン膜１１１ｐ及び１０２ｐとなる。
次に、レジストパターン１１２を除去した後、図３４に示すように、今度は領域Ｐをレジストパターン１１３でマスクし、領域Ｍ及び領域ＮにＮ型不純物としてリン（Ｐ）をイオン注入する。このリンのイオン注入も、上記ボロンのイオン注入と同様、２０ｋｅＶ以下の低エネルギーで行い、続く熱処理によりリンイオンを拡散させることにより、領域Ｎのノンドープのアモルファスシリコン膜１１１及び１０２（図３３参照）は、Ｎ型のアモルファスシリコン膜１１１ｎ及び１０２ｎとなる。また、領域Ｍのノンドープのアモルファスシリコン膜１１１及び１０２も、このイオン注入によりＮ型のアモルファスシリコン膜１１１ｎ及び１０２ｎとなる。
このように、デュアルゲートトランジスタのゲート電極となるノンドープのシリコン膜１１１及び１０２をそれぞれＰ型、Ｎ型にするためのイオン注入工程において、領域Ｍのゲートトレンチ１０８内には、既にリンドープドシリコン膜１１０が埋め込まれていることから、領域Ｎへのリンの注入と同時に領域Ｍへイオン注入する際、ゲートトレンチ１０８内への注入を考慮せずに、シリコン膜１１１及びシリコン膜１０２の厚さに応じて、適切な注入条件でイオン注入を行うことができる。
次に、図３５に示すように、不純物がドープされたアモルファスシリコン膜１１１ｎ及び１１１ｐ上にゲート電極形成用のレジストパターン１１４を形成する。
続いて、図３６に示すように、レジストパターン１１４をマスクとして、アモルファスシリコン膜１１１ｐと１０２ｐの積層膜、アモルファスシリコン膜１１１ｎと１０２ｎの積層膜をそれぞれパターニングする。これにより、領域Ｍに、ドープドアモルファスシリコン膜１１０及び１１１ｎからなるトレンチゲート型トランジスタのゲート電極が形成され、領域Ｐに、ドープドアモルファスシリコン膜１１１ｐ及び１０２ｐからなるＰ型ゲート電極が形成され、領域Ｎに、ドープドアモルファスシリコン膜１１１ｎ及び１０２ｎからなるＮ型ゲート電極が形成される。
次に、図３７に示すように、領域Ｍ及びＮをレジスト膜（図示せず）で覆って、領域ＰにＰ型ゲート電極をマスクとしてＰ型不純物をイオン注入することにより、Ｐ型ソース／ドレイン拡散層１１５ｐを形成し、続いて、領域Ｐをレジスト膜（図示せず）で覆って、領域Ｍ及び領域Ｎに各ゲート電極をマスクとしてＮ型不純物をイオン注入することにより、領域ＮにＮ型ソース／ドレイン拡散層１１５ｎを、領域ＭにＮ型ソース／ドレイン拡散層１１６を形成する。これにより、領域Ｍにトレンチゲート型のメモリセルトランジスタが、周辺回路領域である領域Ｐ及びＮにデュアルゲートトランジスタが形成される。
なお、アモルファスシリコン膜１１１ｎ、１１１ｐ、１０２ｐ、１０２ｎ及び１１０は、各ソース／ドレイン拡散層の活性化のための熱処理、あるいはその後の熱工程において、アモルファスシリコン膜から導電性を有するポリシリコン膜に変換される。
その後、領域Ｍには、第１の実施形態と同様、一般的な方法を用いて各種配線やセルキャパシタを積層する。すなわち、図３８に示すように、メモリセルトランジスタ上に層間絶縁膜１１７、層間絶縁膜１１７を貫通するコンタクトプラグ１１８、ビット線１１９、セルキャパシタ１２０、Ａｌ配線１２１等を形成することにより、トレンチゲート型のメモリセルトランジスタを有するＤＲＡＭが完成する。
以上説明したように、本実施形態によれば、周辺回路領域の領域Ｐ及び領域Ｎの半導体基板１００上にこれら領域Ｐ及び領域Ｎに形成されるデュアルゲート構造のトランジスタのゲート絶縁膜となる薄膜酸化膜１０１ｓを予め形成しておき、さらにこれをアモルファスシリコン膜１０２で覆った状態で、メモリセル領域Ｍにゲートトレンチ１０８を形成し、ゲートトレンチ１０８の内壁にゲート絶縁膜１０１ｓよりも厚いゲート絶縁膜１０９を形成することにより、ゲート絶縁膜１０１ｓとゲート絶縁膜１０９とをそれぞれ独立して形成することができる。これにより、上記第１の実施形態と同様の効果が得られる。
さらに、本実施形態によれば、領域Ｍのゲートトレンチ１０８内に選択的に不純物がドープされたアモルファスシリコン膜１１０を形成することができる。すなわち、トレンチゲート型トランジスタとデュアルゲート構造のトランジスタとを同一基板に同時に形成していく場合において、ゲートトレンチ内に選択的にドープドシリコンを形成するには、例えば、半導体基板にゲートトレンチを形成した後、ゲートトレンチ内及びデュアルゲート構造のトランジスタを形成する周辺回路領域の半導体基板上に、各トランジスタのゲート絶縁膜となる熱酸化膜を形成し、ゲートトレンチ内を含む全面にドープドシリコン膜を形成した後、エッチバックを行ってゲートトレンチ内のみにドープドシリコン膜を残し、デュアルゲート構造のトランジスタのゲート電極用にはゲート絶縁膜上にノンドープのシリコン膜を形成して、イオン注入によりＰ型及びＮ型のゲート電極をそれぞれ形成する方法が考えられる。
しかしながら、かかる方法では、ドープドシリコンのエッチバックの際にデュアルゲート構造のトランジスタのゲート絶縁膜がダメージを受けてしまい、高性能のトランジスタを形成することが困難となる。これに対し、本実施形態では、ゲートトレンチ１０８の形成、ゲート絶縁膜１０９の形成、ドープドシリコン膜１１０のゲートトレンチ１０８内への埋込形成及びゲートトレンチ１０８形成のためのマスクとなるシリコン窒化膜１０３の除去の工程において、デュアルゲート構造のトランジスタの形成領域である領域Ｐ及び領域Ｎ上のゲート絶縁膜１０１ｓ上には、ノンドープのアモルファスシリコン膜１０２が形成されており、これによりマスク窒化膜１０３を除去する際に、ゲート絶縁膜１０１ｓにダメージが生じることを防止することができる。
従って、ゲートトレンチ１０８内には不純物がドープされたアモルファスシリコン膜１１０を形成し、且つ、そのゲートトレンチ内に埋め込まれたドープドアモルファスシリコン膜１１０上、領域Ｐ及び領域Ｎ上にノンドープのアモルファスシリコン膜１１１を形成することが可能となる。これにより、ゲート絶縁膜１０１ｓにダメージを与えることなく、シリコン膜１１０，１１１，１０２を適切な濃度にすることができ、トレンチゲート型トランジスタとデュアルゲート構造のトランジスタをいずれも高性能とすることが可能となる。
また、上述のとおり、ゲートトレンチ１０８内に選択的に不純物がドープされたアモルファスシリコン膜１１０を形成することができることにより、ゲートトレンチ内にノンドープのシリコン膜を形成した後、不純物を導入する場合と比べ、トレンチゲート電極の空乏化を防止することができる。
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、薄膜酸化膜１１ｓ（１０１ｓ）を覆う保護膜として第１の実施形態ではドープドアモルファスシリコン膜１２を、第２の実施形態ではノンドープのアモルファスシリコン膜１０２を用いた例を示したが、これらに限らず、ゲートトレンチ１８（１０８）内にゲート絶縁膜１９（１０９）を形成する際に薄膜酸化膜１１ｓ（１０１ｓ）上に酸化膜が積層される、あるいはさらに酸化されて厚くなってしまうことを防ぐことができ、且つ各トランジスタの動作を妨げない膜、すなわち、ゲート電極に電圧を印加したときに必要なチャネルを形成することが可能な膜（導電性の薄膜等）であれば他の材料を用いることも可能である。
また、上記実施形態においては、各シリコン膜を、まずアモルファスの状態で形成し、後の熱工程でポリシリコン膜に変換する例を示したが、必要に応じて、最初から多結晶のシリコン膜を用いても構わない。
また、上記実施形態では、プレーナ型トランジスタのゲート電極として、シリコン膜１２（１０２）と２１（１１１）の積層膜を用いたが、ゲートトレンチ１０８やＳＴＩ用のトレンチ１５（１０５）の深さが浅い場合等、他の条件によっては、保護膜であるシリコン膜１２（１０２）を最初からゲート電極として必要な厚さに形成しておいてもよい。
また、ゲート電極としては、シリコン膜のみで形成するのではなく、シリコン膜上にシリサイド層を形成したり、金属膜を積層していわゆるポリメタルゲート電極とすることも可能である。
さらに、ＳＴＩ用のトレンチ１５（１０５）を形成するためのマスク層とゲートトレンチ１８（１０８）を形成するためのマスク層を、シリコン窒化膜１３（１０３）で共用した例を上記では示したが、ＳＴＩ１６ｉ（１０６ｉ）形成後、シリコン窒化膜１３（１０３）を除去し、新たにシリコン窒化膜等を敷き直してマスク層を形成してもよい。
１０，１００，２００ 半導体基板
１１ｓ，１０１ｓ，２０５ｓ 薄膜酸化膜（ゲート絶縁膜）
１１ｔ，１０１ｔ，２０５ｔ 厚膜酸化膜
１２，１０２ 保護膜（アモルファスシリコン膜）
１３，１０３ シリコン窒化膜（マスク層）
１４，１７，２２，１０４，１０７，１１２，１１３，１１４，２０４ レジストパターン
１５，１０５ ＳＴＩ用トレンチ
１６，１０６ シリコン酸化膜
１６ｉ，１０６ｉ，２０１ 素子分離領域
１８，１０８，２０２ ゲートトレンチ
１９，１０９ シリコン酸化膜（ゲート絶縁膜）
２０，２１，１１０ ドープドアモルファスシリコン膜
１１１ ノンドープアモルファスシリコン膜
１１１ｎ Ｎ型ドープドアモルファスシリコン膜
１１１ｐ Ｐ型ドープドアモルファスシリコン膜
２３，２４，１１５ｎ，１１５ｐ，１１６，２０９，２１０ ソース／ドレイン拡散層
２５，１１７ 層間絶縁膜
２６，１１８ コンタクトプラグ
２７，１１９ ビット線
２８，１２０ セルキャパシタ
２９，１２１ 配線
２０３ シリコン酸化膜
２０４ レジストマスク
２０６ ドープドシリコン膜
２０７，２０８ ゲート電極
１１ｓ，１０１ｓ，２０５ｓ 薄膜酸化膜（ゲート絶縁膜）
１１ｔ，１０１ｔ，２０５ｔ 厚膜酸化膜
１２，１０２ 保護膜（アモルファスシリコン膜）
１３，１０３ シリコン窒化膜（マスク層）
１４，１７，２２，１０４，１０７，１１２，１１３，１１４，２０４ レジストパターン
１５，１０５ ＳＴＩ用トレンチ
１６，１０６ シリコン酸化膜
１６ｉ，１０６ｉ，２０１ 素子分離領域
１８，１０８，２０２ ゲートトレンチ
１９，１０９ シリコン酸化膜（ゲート絶縁膜）
２０，２１，１１０ ドープドアモルファスシリコン膜
１１１ ノンドープアモルファスシリコン膜
１１１ｎ Ｎ型ドープドアモルファスシリコン膜
１１１ｐ Ｐ型ドープドアモルファスシリコン膜
２３，２４，１１５ｎ，１１５ｐ，１１６，２０９，２１０ ソース／ドレイン拡散層
２５，１１７ 層間絶縁膜
２６，１１８ コンタクトプラグ
２７，１１９ ビット線
２８，１２０ セルキャパシタ
２９，１２１ 配線
２０３ シリコン酸化膜
２０４ レジストマスク
２０６ ドープドシリコン膜
２０７，２０８ ゲート電極
Claims (7)
- メモリセル領域及び周辺回路領域を有する半導体装置の製造方法であって、
前記メモリセル領域及び前記周辺回路領域の半導体基板上に第１ゲート絶縁膜を形成する第１の工程と、
前記第１ゲート絶縁膜を保護膜で覆う第２の工程と、
前記周辺回路領域上の前記第１ゲート絶縁膜を前記保護膜で覆った状態で、前記メモリセル領域の前記半導体基板にゲートトレンチを形成する第３の工程と、
前記周辺回路領域上の前記第１ゲート絶縁膜を前記保護膜で覆った状態で、少なくとも前記ゲートトレンチの内壁に前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成する第４の工程と、
内壁に前記第２ゲート絶縁膜が形成された前記ゲートトレンチの少なくとも一部を第１の導電膜によって埋める第５の工程と、
前記第１の導電膜及び前記周辺回路領域の前記保護膜上に、第２の導電膜を形成する第６の工程と、
前記第２の導電膜及び前記保護膜をパターニングすることにより、前記メモリセル領域においては前記第１及び第２の導電膜を含む第１のゲート電極を形成し、前記周辺回路領域においては前記第１ゲート絶縁膜上に前記保護膜及び前記第２の導電膜を含む第２のゲート電極を形成する第７の工程と、を備え、
前記メモリセル領域上における前記第１ゲート絶縁膜の厚さが前記周辺回路領域上における前記第１ゲート絶縁膜よりも厚いことを特徴とする半導体装置の製造方法。 - 前記第４の工程は、ＣＶＤ法によりシリコン酸化膜を堆積するステップと、前記シリコン酸化膜と前記半導体基板との界面を熱酸化するステップとを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記保護膜が不純物がドープされたシリコン膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記保護膜がノンドープのシリコン膜であり、前記周辺回路領域が第１及び第２の領域を有し、前記第１及び第２の領域上の前記ノンドープのシリコン膜にそれぞれＰ型不純物及びＮ型不純物を導入する第８の工程をさらに備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記第２の工程を行った後、前記第３の工程を行う前に、前記メモリセル領域と前記周辺回路領域とを絶縁分離する素子分離領域を形成することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
- 前記素子分離領域がＳＴＩ構造であり、前記第３の工程は、前記保護膜上にマスク層を形成するステップと、前記マスク層を用いて前記素子分離領域用のトレンチを形成するステップとを含むことを特徴とする請求項５記載の半導体装置の製造方法。
- 前記マスク層が前記ゲートトレンチを形成するためのマスクとしても用いられることを特徴とする請求項６記載の半導体装置の製造方法。
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