KR100615125B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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Abstract

본 발명은 실리콘 바디내에 절연된 반도체 디바이스를 형성하기 위한 방법에 관한 것이다. 트렌치가 실리콘 바디의 선택 영역에 형성된다. 배리어 물질이 트렌치의 측벽상에 증착된다. 배리어 물질의 일부는 트렌치의 제1 측벽부로부터 제거되어 트렌치의 제1 측벽부가 노출되지만, 트렌치의 제2 측벽부상에는 배리어 물질의 일부가 잔류하여 배리어 층을 형성한다. 유전체 물질이 트렌치내에 증착되는데, 유전체 물질의 일부는 트렌치의 노출된 제1 측벽부에 증착되고 증착된 유전체 물질의 다른 부분은 배리어 물질상에 증착된다. 유전체 물질는 증착된 유전체 물질을 고밀도화시키기 위해 산화 분위기에서 어닐링되고, 배리어 층이 트렌치의 제2 측벽부의 산화를 방지한다. 다수의 반도체 디바이스가 실리콘 바디에 형성되는데, 이런 디바이스들은 트렌치내의 유전체 물질에 의해 절연된다.

Description

반도체 디바이스 및 그 제조 방법 {SEMICONDUCTOR DEVICES}
도 1a 내지 도 1i는 본 발명에 따른 절연된 MOSFET 제조에서의 여러 단계에 대한 도식적인 단면도이고,
도 2는 도 1i에 도시된 MOSFET의 개략도로서, 도 1i의 MOSFET의 단면도는 도 2에서 라인 1i-1i을 따라 취해지며,
도 3은 도 2의 라인 3-3을 따라 취해진 도 2의 MOSFET에 대한 단면도이다.
※ 도면의 주요 부분에 대한 부호의 설명 ※
10 : 기판 14 : 실리콘 이산화물층
20 : 트렌치 32, 34 : 트렌치 측벽부
26 : 실리콘 질화물층 30 : 도전성 웰
38 : TEOS 물질
본 발명은 일반적으로 반도체 디바이스에 관한 것으로서, 특히 얕은 트렌치 절연부를 가지는 반도체 디바이스에 관한 것이다.
종래 기술에 공지된 바와 같이, 반도체 집적 회로에 형성된 능동 디바이스는 유전체에 의해 절연된다. 실리콘 기판에 형성되는 디바이스들을 절연하는 하나의 기술은 디바이스들 사이에 실리콘 이산화물 영역을 형성하는 것이다. 한가지 기술은 때때로 국부 산화법(LOCOS)으로서 참조되는데, 실리콘의 노출된 영역이 디바이스들 사이에 필드 산화물 영역을 형성하기 위해 산화된다. 다른 기술인 소위 얕은 트렌치 절연법(STI)에서, 얕은 트렌치들이 실리콘의 노출된 영역에 형성된 다음에 일반적으로 TEOS와 같은 유전체로 채워진다. 트렌치를 채우기 이전에, 박막 실리콘 이산화물층이 트렌치의 측벽을 포함한 표면상에 열적으로 성장된다. 다음에, 실리콘 질화물인 박막이 실리콘 이산화물 위에 화학적으로 기상 증착된다. 다음에, TEOS 층이 실리콘 질화물상에 증착되고, TEOS의 일부가 트렌치를 채운다. 다음에 상기 구조물은 전형적으로 TEOS의 고밀도화 동안에 습식 어닐링된다. 실리콘 질화물층은 습식 어닐링 동안 생성된 산소가 실리콘에 유입되는 것을 방지하는데 사용된다. 즉, 실리콘 질화물은 실리콘 트렌치 측벽의 산화를 방지하는데, 그렇지 않으면 이런 산화는 실리콘의 원치 않는 스트레스와 결정 전위(crystal dislocations)를 형성할 것이다. TEOS의 상부는 STI 영역에 인접한 실리콘 표면의 일부를 노출시키기 위해 제거된다. 실리콘 표면은 게이트 산화물을 형성하도록 산화된다. 그후, 도핑된 다결정 실리콘은 게이트 산화물 위에 형성되는 MOSFET 디바이스의 게이트 전극으로 포토리소그래픽 공정을 통해 패턴화된다.
또한 종래 기술에 공지된 바와 같이, 일부 집적 회로는 p-채널과 n-채널 MOSFET 둘 다를 사용한다. 예를 들어 DRAM에서, 메모리 셀 어레이가 회로의 어떤 영역에 제공되고 어드레싱과 로직 회로와 같은 보조 회로가 회로의 다른 영역, 예를 들어 어레이 영역의 주변 근처에 형성된다. 어떤 형태의 DRAM 셀은 매몰 또는 트렌치 캐패시터에 연결되는 MOSFET를 포함한다. 이미 언급된 바와 같이, STI 트렌치의 측벽을 따라가는 질화물 라이너가 없다면, 트렌치의 실리콘 측벽은 TEOS를 고밀도화하는데 사용되는 습식 어닐링 동안에 산화될 수 있다. 이런 산화는 실리콘의 스트레스와 전위를 발생시켜 DRAM 셀에 의한 전하 유지 시간을 감소시킨다. 그러므로, 실리콘 질화물층이 실리콘 측벽을 보호하기 위해 절연 트렌치 측벽상에 형성된다. 더욱이, 어레이에 사용된 MOSFET이 n-FET 디바이스일 수 있더라도, 보조 회로는 p-FET 디바이스를 포함할 수 있다. 또한 p-MOSFET과 n-MOSFET에 대해 사용된 다결정 실리콘에 대해 동일한 형태의 도핑을 사용하기 위해서 두가지 형태의 MOSFET이 실질적으로 동일한 일함수를 가지더라도, 매몰된 채널 MOSFET이 p-MOSFET 디바이스에 대해 사용된다.
본 발명의 목적은 얕은 트렌치 절연부를 가지는 반도체 디바이스 제조 방법을 제공하는 것이다.
본 발명에 따르면, 실리콘 바디에 절연된 반도체 디바이스를 형성하기 위한 방법이 제공된다. 트렌치가 바디의 선택 영역에 형성된다. 배리어 물질이 트렌치의 측벽상에 증착된다. 배리어 물질의 일부가 트렌치의 제1 측벽부를 노출시키기 위해 제1 측벽부로부터 제거되는 반면, 트렌치의 제2 측벽부상에는 배리어 층을 형성하기 위해 배리어 물질이 잔류한다. 유전체 물질이 트렌치 내에 증착되고, 유전체 물질의 일부는 트렌치의 제1 노출된 측벽부와 배리어 물질상에 증착되는 유전체 물질의 다른 일부에 증착된다. 상기 유전체 물질는 증착된 유전체 물질을 고밀도화시키기 위해 산화 환경에서 어닐링되고, 상기 배리어 층은 트렌치의 제2 측벽부의 산화를 방지한다. 다수의 반도체 디바이스들이 실리콘 바디내에 형성되고 이런 디바이스들은 트렌치내의 유전체 물질에 의해 절연된다.
본 발명의 다른 특징에 따르면, 능동 디바이스의 형성 단계는 p-MOSFET과 같은 임의의 능동 디바이스 및 n-MOSFET과 같은 다른 능동 디바이스의 형성 단계를 포함한다.
본 발명의 또 다른 특징에 따르면, 상기 형성 단계는 매몰된 채널 디바이스의 형성 단계를 포함한다.
본 발명의 또 다른 특징에 따르면, 능동 디바이스의 형성 단계는 제1 트렌치 측벽부에 인접한 매몰된 채널 디바이스와 같은 능동 디바이스의 형성 단계를 포함한다.
본 발명의 또 다른 특징에 따르면, 배리어 물질의 형성 단계는 실리콘 질화물로 이루어진 배리어 물질의 형성 단계를 포함한다.
본 발명의 또 다른 특징에 따르면, 실리콘 바디에 위치한 트렌치를 가지는 반도체 구조물이 제공된다. 상기 트렌치는 측벽부를 가진다. 배리어 물질이 트렌치의 배리어 물질로 라이닝된 측벽부를 제공하기 위해 제2 측벽부에 형성된다. 제1 측벽부는 배리어 물질로 코팅되지 않는다. 유전체 물질이 트렌치에 위치한다. 유전체 물질의 어떤 부분은 유전체 물질로 코팅된 제2 측벽부와 접촉하고 유전체 물질의 다른 부분은 트렌치의 제1 측벽부와 접촉한다. 한쌍의 능동 디바이스가 실리콘 바디에 위치하는데, 이런 디바이스들은 트렌치내의 유전체 물질에 의해 절연된다.
본 발명의 또 다른 특징에 따르면, 능동 디바이스중 하나는 p-MOSFET이고 능동 디바이스중 다른 하나는 n-MOSFET이다.
본 발명의 또 다른 특징에 따르면, 상기 디바이스중 하나는 매몰된 채널 디바이스이다.
본 발명의 또 다른 특징에 따르면, 능동 디바이스중 하나인 매몰된 채널 디바이스가 트렌치의 제1 측벽부에 인접하게 위치한다.
본 발명의 다른 특징 뿐만 아니라 본 발명 자체는 첨부된 도면들을 참조할때 보다 더 쉽게 이해될 것이다.
도 1a를 참조하면, 여기에서 p-형 도전성 실리콘인 반도체 바디 또는 기판(10)이 도시된다. 실리콘 산화물층(12)이 50Å 범위의 두께로 상기 기판(10)의 상부면에 열적으로 성장된다. 다음에, 실리콘 질화물층(14)이 상기 실리콘 산화물층(14)상에 2500Å 두께로 화학 기상 증착에 의해 증착된다.
도 1b를 참조하면, 포토레지스트로 이루어진 포토레지스트층(16)이 상기 기판(10)의 영역상에 윈도우(18)를 형성하기 위해 실리콘 질화물층(14)상에 증착되어 포토리소그래픽 공정을 통해 패턴화되는데, 여기에서 STI를 위한 트렌치가 형성된다. 이어, 상기 포토레지스트층(16)은 도 1b에 도시된 바와 같은 에칭 마스크를 제공하도록 패턴화된다. 다음에, 상기 구조물은 상기 윈도우(18)에 의해 노출된 실리콘 질화물층(14)을 우선 제거하도록, 예를 들어 건식 에칭을 위해 노출된다. 상기 포토레지스트층(16)이 제거된다. 다음에, 에칭 마스크로서 패턴화된 실리콘 질화물층(14)을 사용하여, 노출된 하부의 실리콘 이산화물층(12)이 건식 에칭에 의해 제거되어, 실리콘 기판(10)의 하부 표면을 노출시킨다. 다음에, 상기 실리콘의 노출부가 도 1c에 도시된 바와 같은 실리콘 기판(10)의 표면이 되는 트렌치(20)를 형성하기 위해 건식 에칭을 사용하여 에칭된다.
도 1d를 참조하면, 100Å 두께의 실리콘 이산화물 박막층(24)이 트렌치(20)의 벽(22)(도 1 참조) 위에 열적으로 성장된다. 다음에, 실리콘 질화물의 배리어 물질, 여기에서 라이너, 또는 층(26)이 상기 구조물상에 증착된다. 여기에서, 상기 실리콘 질화물층(26)은 60Å 범위의 두께로 화학 기상 증착에 의해 증착된다.
도 1e를 참조하면, 포토레지스트 층(28)이 상기 구조물의 표면상에 증착되고 어떤 마스크를 제공하도록 도시된 바와 같이 포토리소그래픽 공정을 통해 패턴화된다. 상기 포토레지스트 층(28)에 의해 제공된 마스크는 n-형 도전성 웰(30)이 형성될 수 있는 p-형 도전성 기판(10)내의 영역을 노출시킨다는 것에 주의하라. 또한 이런 마스크는 트렌치(20)의 다른 측벽부(34)를 노출시키는 개구부를 가지면서 포토레지스트 층(28)에 의해 제공된 마스크가 트렌치(20)의 측벽부(32)상에 증착된다는 것에 주의하라. 특히, 상기 패턴화된 포토레지스트 층(28)은 n-형 도전성 웰(30)의 주변에 대하여 증착되는 측벽부(34)를 노출시킨다. 그러나, 상기 n-형 도전성 웰(30)은 거기에 p-채널 MOSFET 디바이스를 가질 것이지만, 트렌치(20)에 의해 절연된 p-형 도전성 기판(10)의 영역(36)은 거기에 형성된 n-채널 MOSFET 디바이스를 가질 것이라고 말하면 충분하다.
도 1e에 도시된 바와 같이 포토레지스트 층(28)의 패턴화후, 도 1e에 도시된 바와 같이 포토레지스트 층(28)의 개구부에 의해 노출된 실리콘 질화물층(26)을 제 거하기 위해 상기 구조물과 접촉하여 건식 에칭이 수행된다. 상기 에칭은 트렌치(20) 측벽부(34)에 증착된 실리콘 질화물층(26)의 부분을 제거하지만 트렌치(20) 측벽부(32)에 증착된 실리콘 질화물층(26)의 부분은 잔류한다는 것에 주의하라. 또한 상기 패턴화된 층(28)에 의해 노출된 트렌치(20)의 하부에 있는 실리콘 질화물층(26)의 부분은 제거되지만 상기 패턴화된 포토레지스트 층(28)에 의해 커버되는 트렌치(20)의 하부에 있는 실리콘 질화물층(26)의 부분은 잔류한다는 것에 주의하라.
다음에, 인과 같은 적당한 n-형 도전성 도펀트가 패턴화된 포토레지스트 층(28)에 의해 노출된 실리콘의 부분내로 이온 주입 또는 확산되어 도 1e에 도시된 바와 같이 n-형 도전성 웰(30)을 제공한다.
다음에, 도 1f를 참조하면, 상기 포토레지스트 층(28)이 제거된다. 다음에, TEOS와 같은 실리콘 이산화물 유전체 물질(38)이 상기 구조물의 표면상에 증착되고, 이런 TEOS의 일부는 도 1f에 도시된 바와 같이 트렌치(20)에 증착되고, 도시되지 않았지만 물질(38)의 일부는 실리콘 질화물층(14)에 걸쳐 연장한다. 상기 구조물은 TEOS 물질(38)의 고밀도화 동안에 습식 어닐링된다. 상기 실리콘 질화물 층(26)은 습식 어닐동안 생성된 산소가 N-채널 MOSFET 디바이스가 형성되는 실리콘 기판(10)의 부분, 예를 들어 영역(36)에 유입되지 못하도록 하는데 사용된다. 즉, 상기 실리콘 질화물층(26)은 실리콘 트렌치 측벽의 산화를 방지하고, 그렇지 않으면 이런 산화는 실리콘 기판(10)의 원치 않는 스트레스와 결정 전위를 형성할 것이다. 즉, 유전체 물질(38)는, 상기 배리어 물질 질화물층(26)이 트렌치(20)의 측벽부(32)의 산화를 방지하는 동안에 상기 증착된 유전체 물질(38)를 고밀도화하기 위해서 산화 환경에서 어닐링된다. 그러나, 주변 n-형 도전성 웰(30)의 근처에 배치된 측벽부(34)(예를 들어, p-채널 MOSFET이 형성될 영역)는 실리콘 질화물층(26)을 가지지 않기 때문에, p-채널 MOSFET과 간섭하는 전자의 소스를 제거시킨다는 것에 주의하라. 여기에서 도시되지 않은 TEOS 물질(38)의 상부 부분은 도 1f에 도시된 구조물을 형성하기 위해 화학 기계적 연마(CMP)에 의해 제거된다.
다음에, 상기 구조물의 표면이 N-웰 영역(30)을 노출시키는 창을 가지는 포토레지스트 마스크(도시안됨)에 의해 마스킹되고 붕소와 같은 p-형 도전성 도펀트 이온이 실리콘 질화물층(14)과 실리콘 이산화물층(12)의 노출된 부분을 통해 주입되며, 이온 활성화 어닐링 후에, 도 1f에 도시된 바와 같이 n-형 도전성 웰(30)에 p-형 도전성 매몰된 채널 영역(42)을 형성한다.
다음에, 상기 실리콘 질화물층(14)과 실리콘 이산화물층(12)이 습식 에칭에 의해 제거되어 상기 실리콘 기판(10)의 표면부가 노출된다. 다음에, 도 1g를 참조하면, 실리콘 이산화물층(40)이 도시된 바와 같이 실리콘 기판(10)의 노출된 표면부로 열적으로 성장된다. 다음에, n+형 도전성 도핑된 다결정 실리콘층(44)이 도 1h에 도시된 바와 같이 상기 실리콘 이산화물층(44) 상에 증착된다. 다음에, 알루미늄과 같은 전기적 도전층(46)이 도 1i에 도시된 바와 같이 상기 다결정 실리콘층(44)상에 증착된다. 상기 실리콘 이산화물층(40), 도핑된 다결정 실리콘층(44) 및 도전층(46)은 도 2와 도 3에 도시된 바와 같은 MOSFET 디바이스 및 p-채널 MOSFET 디바이스(54)용 게이트 전극(50)으로 패턴화된다. 그러므로, 상기 p-채널 MOSFET 디바이스(54)는 소스와 드레인 영역(60, 62)을 가진다. 더욱이, 상기 디바이스(54)는 이런 디바이스(54)의 주변 근처에 배치된 유전체 물질(38)의 의해 절연된다. 또한 측벽부(34)는 실리콘 질화물층(36)으로 커버되지 않는다는 것에 주의하라. 도 1i를 참조하면, n-MOSFET 디바이스(60)가 영역(60)에 제공되고 영역이 실리콘 질화물층(26)를 가지는 트렌치에 의해 영역(30)에서 절연된다는 것에 주의하라. 다른 실시예들은 첨부된 발명의 개념 및 범위 내에 있다.
본 발명의 반도체 디바이스 제조 방법에 따르면, 디바이스 특성이 강화된 반도체 디바이스를 제조할 수 있다.

Claims (22)

  1. 제 1 전도 유형의 실리콘 바디에 전기적으로 절연된 반도체 디바이스들을 형성하는 방법으로서,
    상기 바디의 선택 영역에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽들에 배리어 물질을 증착시키는 단계;
    상기 트렌치의 제2 측벽부 상의 상기 배리어 물질 부분을 잔류시키면서 상기 트렌치의 제1 측벽부를 노출시키도록 상기 트렌치의 제1 측벽부에서 상기 배리어 물질 부분을 제거함으로써, 배리어 물질 층을 형성하는 단계;
    상기 트렌치의 상기 제 1 측벽부에 인접하여 제 2 전도 유형의 웰 영역을 형성하는 단계;
    상기 트렌치에 유전체 물질을 증착시키는 단계 - 상기 유전체 물질의 일부는 상기 트렌치의 노출된 제1 측벽부상에 증착되고, 상기 증착된 유전체 물질의 다른 부분은 상기 배리어 물질상에 증착됨 - ;
    상기 증착된 유전체 물질을 고밀도화(densify)하기 위해 산화 분위기에서 상기 유전체 물질을 어닐링하는 단계 - 상기 배리어 층은 상기 트렌치의 제2 측벽부의 산화를 방지함 - ;
    상기 웰 영역에 제 1 전도 유형의 매몰 채널을 형성하는 단계;
    상기 트렌치의 상기 제 1 측벽부에 인접하여 상기 매몰 채널을 가지며 상기 제 1 전도 유형을 갖는 적어도 하나의 반도체 디바이스를 형성하는 단계; 및
    상기 트렌치의 상기 제 2 측벽부에 인접하여 상기 제 2 전도 유형의 적어도 하나의 반도체 디바이스를 형성하는 단계 - 상기 제 1 전도 유형의 상기 적어도 하나의 반도체 디바이스 및 상기 제 2 전도 유형의 상기 적어도 하나의 반도체 디바이스는 상기 트렌치 내의 상기 유전체 물질에 의해 전기적으로 절연됨 -
    을 포함하는 전기적으로 반도체 디바이스 형성 방법.
  2. 제 1항에 있어서,
    상기 반도체 디바이스들의 형성 단계는 상기 디바이스들 중 하나를 p-MOSFET으로써 형성시키고, 상기 디바이스들 중 다른 하나를 n-MOSFET으로써 형성시키는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  3. 제 2항에 있어서, 상기 반도체 디바이스들을 형성하는 단계는,
    상기 실리콘 바디의 표면 부분들에, 도핑된 다결정 실리콘 층을 증착시키는 단계; 및
    상기 도핑된 다결정 실리콘을 상기 반도체 다바이스들에 대한 게이트 전극으로 패턴닝시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  4. 제 1항에 있어서, 상기 배리어 물질을 형성하는 단계는,
    실리콘 질화물의 배리어 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  5. 제 4항에 있어서,
    상기 반도체 디바이스들을 형성하는 단계는 상기 디바이스들 중 하나를 p-채널 MOSFET으로써 형성시키고, 상기 디바이스들 중 다른 하나를 n-채널 MOSFET으로써 형성시키는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  6. 제 1항에 있어서,
    상기 매몰 채널을 형성하는 단계는 p-MOSFET 디바이스를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  7. 반도체 구조물로서,
    제 1 전도 유형의 실리콘 바디;
    상기 실리콘 바디 내에 배치되고 측벽부분들을 가지는 트렌치;
    상기 트렌치의 배리어 물질로 라이닝된(lining) 측벽부를 제공하도록 상기 측벽부들 중 제2 부분 상에 배치된 배리어 물질 - 상기 측벽들 중 제1 측벽은 상기 배리어 물질로 코팅되지 않음 - ;
    상기 트렌치 내에 배치된 유전체 물질 - 상기 유전체 물질의 제1 부분은 상기 측벽부들 중 배리어 물질로 코팅된 제2 측벽부와 접촉하고 상기 유전체 물질의 다른 부분은 상기 트렌치 측벽부들 중 제1 측벽부와 접촉함 -;
    상기 트렌치의 상기 측벽부들 중 상기 제 1 측벽부에 인접한 제 2 전도 유형의 웰 내에 배치된 매몰 채널을 포함하는 제 1 전도 유형의 제 1 반도체 디바이스;
    상기 트렌치의 상기 측벽부들 중 상기 제 2 측벽부에 인접한 상기 제 2 전도 유형의 제 2 반도체 디바이스 - 상기 제 1 및 제 2 반도체 디바이스들을 상기 트렌치 내의 유전체 물질에 의해 전기적으로 절연됨 -
    를 포함하는 반도체 구조물.
  8. 제 7 항에 있어서,
    상기 배리어 물질은 실리콘 질화물인 것을 특징으로 하는 반도체 구조물.
  9. 제 7 항에 있어서,
    상기 반도체 디바이스들 중 하나는 p-MOSFET이고 상기 반도체 디바이스들 중 다른 하나는 n-MOSFET인 것을 특징으로 하는 반도체 구조물.
  10. 제 7 항에 있어서,
    상기 제 1 및 제 2 반도체 디바이스들에 게이트 전극들을 제공하기 위해, 상기 유전체 물질에 의해 분리된 실리콘 바디의 표면 부분들에, 도핑된 다결정 실리콘 층이 배치되는 것을 특징으로 하는 반도체 구조물.
  11. 제 7 항에 있어서,
    상기 매몰 채널 디바이스는 p-MOSFET인 것을 특징으로 하는 반도체 구조물.
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