KR100422412B1 - 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및그 제조 방법 - Google Patents

수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 전기적 특성과 신뢰성을 개선하면서 고집적화가 가능한 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명의 원통형 트랜지스터는, 실리콘 기판에 형성되는 제1 도전형의 웰 영역과, 웰 영역의 소정 깊이에 형성되는 제2 도전형의 드레인과, 드레인의 상부에 위치하는 웰 영역으로서 다수개의 수직 원통형으로 형성되는 실리콘 벌크와, 드레인과 수직 방향으로 이격되어 실리콘 벌크의 상부에 형성되는 제2 도전형의 소스와, 실리콘 벌크의 내부에 게이트 산화막을 개재하여 실리콘 벌크의 내부를 채우도록 형성되는 게이트와, 결과물 전면에 형성되며 게이트와 소스와 드레인의 일부를 각각 노출시키는 분리 산화막, 및 분리 산화막을 통하여 노출되는 게이트와 소스와 드레인에 각각 전기적으로 연결되는 컨택 플러그를 포함하며, 특히 실리콘 벌크의 내부에 트랜지스터 채널이 형성되고 외벽에 분리 산화막이 채워져 실리콘-온-인슐레이터 구조를 이룬다.

Description

수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및 그 제조 방법 {CYLINDRICAL TYPE TRANSISTOR HAVING VERTICAL SILICON-ON-INSULATOR STRUCTURE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 집적회로 소자의 트랜지스터 제조 방법에 관한 것으로서, 보다 구체적으로는 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 집적회로 소자는 일반적으로 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 단위 트랜지스터로 채용하며, 수 많은 단위 트랜지스터들을 동일한 소자 내에 형성시켜 집적회로를 구현한다. 이러한 일반적인 트랜지스터는 수평 방식의 구조를 가지며, 소자의 집적도가 증가할수록 리소그래피(Lithography)에 대한 의존성이 점점 심해질 뿐 아니라 유효 채널이 현저히 약화되어 다음과 같은 여러 가지 문제점들이 발생한다.
예를 들어, 트랜지스터의 채널 길이가 짧아질수록 문턱 전압이 감소하는 단채널 효과(Short Channel Effect) 또는 문턱 전압이 오히려 증가하는 역단채널 효과(Reverse Short Channel Effect)가 발생하며, 얇은 게이트 산화막을 사용하는 소자에서 게이트 유발 드레인 누설(Gate Induced Drain Leakage; GIDL) 현상이 나타난다. 또한, 펀치 스루(Punch Through) 현상이 심화되고, 트랜지스터가 동작하지 않을 때의 전류 누설(IoffLeakage) 증가, 소스/드레인 영역의 접합 정전용량(Junction Capacitance) 증가, 문턱 전압의 변동 등이 발생한다.
아울러, 고전류 구동성(High Current Drivability), 초고속, 초저전력 등을 실현하기 위하여 다양한 연구와 개발이 이루어지고 있는 실정이다.
본 발명은 이러한 종래기술의 한계를 극복하고 현안 문제점들을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 반도체 소자의 전기적 특성과 신뢰성을 개선하면서 고집적화가 가능한 새로운 구조의 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및 그 제조 방법을 제공하기 위한 것이다.
도 1은 본 발명의 실시예에 따른 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 제조에 사용되는 마스크 레이아웃을 나타내는 배치도.
도 2 내지 도 7은 본 발명의 실시예에 따른 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및 그 제조 방법을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
A: 트랜지스터 마스크 B: 소자 분리 마스크
C: 워드 라인 마스크 D: 비트 라인 마스크
E: 워드 라인 컨택 마스크 F: 비트 라인 컨택 마스크
A': 원통형 트렌치 B': 원통형 실리콘 벌크
11: 실리콘 기판 12: 피-웰 영역
13: 드레인 14: 소스
15: 마스킹 산화막 16: 마스킹 질화막
17: 게이트 산화막 18: 게이트
19: 분리 산화막 20a, 20b: 컨택 홀
21a, 21b: 컨택 플러그
이러한 목적을 달성하기 위하여 제공되는 본 발명의 원통형 트랜지스터는, 실리콘 기판에 형성되는 제1 도전형의 웰 영역과, 웰 영역의 소정 깊이에 형성되는 제2 도전형의 드레인과, 드레인의 상부에 위치하는 웰 영역으로서 다수개의 수직 원통형으로 형성되는 실리콘 벌크와, 드레인과 수직 방향으로 이격되어 실리콘 벌크의 상부에 형성되는 제2 도전형의 소스와, 실리콘 벌크의 내부에 게이트 산화막을 개재하여 실리콘 벌크의 내부를 채우도록 형성되는 게이트와, 결과물 전면에 형성되며 게이트와 소스와 드레인의 일부를 각각 노출시키는 분리 산화막, 및 분리 산화막을 통하여 노출되는 게이트와 소스와 드레인에 각각 전기적으로 연결되는 컨택 플러그를 포함하며, 특히 실리콘 벌크의 내부에 트랜지스터 채널이 형성되고 외벽에 분리 산화막이 채워져 실리콘-온-인슐레이터 구조를 이루는 것이 특징이다.
본 발명에 따른 원통형 트랜지스터는 실리콘 벌크의 상부에 형성되는 마스킹 산화막과 마스킹 질화막을 더 포함할 수 있다. 또한, 게이트 산화막은 소스와 드레인의 표면에서 형성된 두께가 웰 영역의 표면에서 형성된 두께보다 큰 것이 바람직하다.
또한, 본 발명에 따른 원통형 트랜지스터의 제조 방법은, 실리콘 기판에 제1 도전형의 웰 영역을 형성하는 단계와, 웰 영역의 소정 깊이에 제2 도전형의 드레인을 형성하고 웰 영역의 상부에 드레인과 수직 방향으로 이격되도록 제2 도전형의 소스를 형성하는 단계와, 원형의 노출 영역을 가지는 트랜지스터 마스크를 사용하여 드레인이 노출되도록 소스와 웰 영역을 순차적으로 식각하여 원통형의 트렌치를 형성하는 단계와, 트렌치의 내부 표면에 게이트 산화막을 형성하고 트렌치의 내부에 게이트를 형성하는 단계와, 트랜지스터 마스크의 노출 영역보다 큰 직경의 원형 차폐 영역을 가지는 소자 분리 마스크를 사용하여 드레인이 노출되도록 소스와 웰 영역을 순차적으로 식각하여 내부가 게이트 산화막과 게이트로 채워지고 외벽이 노출된 원통형의 실리콘 벌크를 형성하는 단계와, 게이트와 소스와 드레인의 일부가 각각 노출되도록 결과물 전면에 분리 산화막을 증착하는 단계, 및 분리 산화막을 통하여 노출되는 게이트와 소스와 드레인에 각각 전기적으로 연결되는 컨택 플러그를 형성하는 단계를 포함한다.
본 발명에 따른 원통형 트랜지스터의 제조 방법은, 드레인 및 소스의 형성 단계 후, 마스킹 산화막과 마스킹 질화막을 순차적으로 형성하는 단계를 더 포함할 수 있으며, 또한 게이트 산화막의 형성 단계는 열산화에 의하여 이루어지는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 제조에 사용되는 마스크 레이아웃을 나타내는 배치도이고, 도 2 내지 도 7은 본 발명의 실시예에 따른 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및 그 제조 방법을 나타내는 공정 단면도이다.
먼저, 도 1을 참조하면, 트랜지스터 마스크(A, Transistor Mask)와 소자 분리 마스크(B, Isolation Mask)와 워드 라인 마스크(C, Word Line Mask)와 비트 라인 마스크(D, Bit Line Mask)와 워드 라인 컨택 마스크(E, Word Line Contact Mask)와 비트 라인 컨택 마스크(F, Bit Line Contact Mask)의 배치 관계가 나타나 있다. 이러한 형태의 마스크(A, B, C, D, E, F)를 사용하여 본 실시예의 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터를 제조하게 된다.
도 2를 참조하면, 실리콘 기판(11, Silicon Substrate)에 피-웰 마스크(도시되지 않음, P-Well Mask)를 사용하여 피-웰 영역(12, P-Well)을 형성하고, 엔형 고농도 드레인(13, N+ Drain)과 엔형 고농도 소스(14, N+ Source)를 형성한 다음, 피-웰 마스크를 제거한다. 이 때, 드레인(13)과 소스(14)는 이온주입 공정에 의하여 형성되며, 각각 이온주입 에너지를 다르게 설정함으로써 서로 다른 깊이로 형성할 수 있다.
이어서, 결과물 전면에 마스킹 산화막(15, Masking Oxide)과 마스킹 질화막(16, Masking Nitride)을 순차적으로 형성하고, 트랜지스터 마스크(A)를 사용하여 건식 식각을 실시한다. 이 때의 건식 식각은 드레인(13)이 노출될 때까지진행되며, 마스킹 질화막(16)과 마스킹 산화막(15)과 소스(14)와 피-웰 영역(12)이 순차적으로 식각된다. 트랜지스터 마스크(A)는 원형의 노출 영역과 나머지 부분의 차폐 영역으로 이루어진다. 따라서, 원통형의 트렌치(A')가 식각되어 형성된다.
이어서, 트랜지스터 마스크(A)를 제거한 후 원통형의 트렌치(A') 내부에, 도 3에 도시된 바와 같이, 게이트 산화막(17, Gate Oxide)과 게이트(18, Gate)를 형성한다. 게이트 산화막(17)은 열산화(Thermal Oxidation)에 의하여 형성되며, 게이트(18)는 게이트 물질의 전면 증착 후 화학적-기계적 연마(Chemical Mechanical Polishing; CMP) 또는 전면 에치백(Blanket Etchback)과 같은 평탄화 공정을 거쳐 형성된다.
게이트 산화막(17)은 원통형 트렌치(도 2의 A') 내부에 노출된 마스크 산화막(15), 소스(14), 드레인(13), 피-웰 영역(12)의 표면 전체에서 성장되며, 특히 고농도로 도핑된 소스(14) 및 드레인(13)에서 다른 부분에 비하여 약 5배 이상, 많게는 약 10배의 두께로 성장된다. 예를 들어, 피-웰 영역(12)의 표면에 형성된 게이트 산화막(17)의 두께가 약 20Å이라면, 소스(14)와 드레인(13)의 표면에 성장된 두께는 100Å 이상이다. 따라서, 소스(14) 또는 드레인(13)과 게이트(18) 사이의 기생 정전용량을 줄일 수 있고, 소스(14) 또는 드레인(13)으로부터 게이트(18) 쪽으로의 전류 누설을 줄일 수 있다.
이어서, 도 4에 도시된 바와 같이, 각각의 트랜지스터를 분리하기 위하여 소자 분리 마스크(B)를 적층한 후 건식 식각을 실시한다. 이 때의 건식 식각은 드레인(13)이 노출될 때까지 진행되며, 마스킹 질화막(16)과 마스킹 산화막(15)과소스(14)와 피-웰 영역(12)이 순차적으로 식각된다. 소자 분리 마스크(B)는 원형의 차폐 영역과 나머지 부분의 노출 영역으로 이루어진다. 또한, 소자 분리 마스크(B)의 원형 차폐 영역은 트랜지스터 마스크(A)의 원형 노출 영역보다 큰 직경을 가진다. 따라서, 식각 후, 원통형의 실리콘 벌크(B', Silicon Bulk)가 만들어지며, 실리콘 벌크(B')의 내부가 게이트 산화막(17)과 게이트(18)로 채워져 있고 외벽이 노출되는 형태가 된다.
이어서, 소자 분리 마스크(B)를 제거한 후, 도 5에 도시된 바와 같이, 결과물 전면에 분리 산화막(19, Isolation Oxide)을 증착한다. 따라서, 원통형 실리콘 벌크(도 4의 B')의 내부에 트랜지스터의 채널이 형성되고 외벽에 분리 산화막(19)이 채워지게 되므로, 소위 실리콘-온-인슐레이터(Silicon-On-Insulator; SOI) 구조가 얻어진다.
그리고 나서, 도 6에 도시된 바와 같이, 워드 라인 컨택 마스크(E)와 비트 라인 컨택 마스크(F)를 적층하고 노출된 분리 산화막(19)을 건식 식각한다. 따라서, 각각 게이트(18)의 상부면과 소스(14)의 측면이 노출되는 워드 라인 컨택 홀(20a, Word Line Contact Hole)과 비트 라인 컨택 홀(20b, Bit Line Contact Hole)이 형성된다.
계속해서, 컨택 마스크(E, F)를 제거한 다음, 도 7에 도시된 바와 같이, 각각의 컨택 홀 내부에 워드 라인 컨택 플러그(21a, Word Line Contact Plug)와 비트 라인 컨택 플러그(21b, Bit Line Contact Plug)를 형성한다. 컨택 플러그(21a, 21b)는 금속 물질을 전면 증착한 뒤 평탄화 공정을 진행함으로써 형성할 수 있다.이어서, 도 1에 도시된 워드 라인 마스크(C)와 비트 라인 마스크(D)를 사용하여, 각각 워드 라인 컨택 플러그(21a)와 비트 라인 컨택 플러그(21b)에 접촉하는 워드 라인과 비트 라인을 형성한다.
한편, 워드 라인은 워드 라인 컨택 플러그를 통하지 않고 직접 게이트(18)에 접촉될 수 있다. 이 경우, 도 7의 참조번호 21a번은 워드 라인 컨택 플러그가 아니라 워드 라인의 단면이 된다. 또는, 비트 라인이 비트 라인 컨택 플러그를 통하지 않고 직접 소스(14)에 접촉될 수 있다. 이 경우, 도 7의 참조번호 21b번은 비트 라인 컨택 플러그가 아니라 비트 라인의 단면이 된다.
이상 설명한 본 발명의 실시예는 NMOS 구조의 트랜지스터를 제조하는 방법에 관한 것이다. 그러나, 본 발명의 제조 방법은 PMOS 트랜지스터 뿐만 아니라, 메모리 소자 및 비메모리 소자 전반에 걸쳐 적용할 수 있다. 또한, 실리콘 벌크의 외벽이 트랜지스터가 되고 내부가 절연막으로 채워지는 실리콘-온-인슐레이터 구조도 가능하다.
이상 설명한 바와 같이, 본 발명에 의한 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및 그 제조 방법은 전기적 특성과 신뢰성이 향상되고 고집적화가 가능하다는 이점이 있다.
즉, 트랜지스터의 채널이 수직형으로 형성되므로 집적도에 영향을 받지 않고 유효 채널의 길이를 증가시킬 수 있다. 따라서, 단채널 효과 등의 전기적 특성을 개선할 수 있다. 또한, 고농도로 도핑된 소스 및 드레인 영역에서 열산화막이 두껍게 성장되므로, 메모리 셀에 적용할 경우 접합 정전용량이 거의 없고 접합 누설 전류가 감소된다. 아울러, 접합 누설 전류가 감소되기 때문에 리프레쉬 특성 개선의 효과도 기대할 수 있다. 또한, 수직 구조의 트랜지스터를 형성하기 때문에 트랜지스터의 고집적화가 가능하다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (6)

  1. 실리콘 기판에 형성되는 제1 도전형의 웰 영역;
    상기 웰 영역의 소정 깊이에 형성되는 제2 도전형의 드레인;
    상기 드레인의 상부에 위치하는 상기 웰 영역으로서 다수개의 수직 원통형으로 형성되는 실리콘 벌크;
    상기 드레인과 수직 방향으로 이격되어 상기 실리콘 벌크의 상부에 형성되는 제2 도전형의 소스;
    상기 실리콘 벌크의 내부에 게이트 산화막을 개재하여 상기 실리콘 벌크의 내부를 채우도록 형성되는 게이트;
    결과물 전면에 형성되며 상기 게이트와 상기 소스와 상기 드레인의 일부를 각각 노출시키는 분리 산화막; 및
    상기 분리 산화막을 통하여 노출되는 상기 게이트와 상기 소스와 상기 드레인에 각각 전기적으로 연결되는 컨택 플러그를 포함하며,
    상기 실리콘 벌크의 내부에 트랜지스터 채널이 형성되고 외벽에 상기 분리 산화막이 채워져 실리콘-온-인슐레이터 구조를 이루는 것을 특징으로 하는 원통형 트랜지스터.
  2. 제 1 항에 있어서, 상기 실리콘 벌크의 상부에 형성되는 마스킹 산화막과 마스킹 질화막을 더 포함하는 것을 특징으로 하는 원통형 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 게이트 산화막은 상기 소스와 상기 드레인의 표면에서 형성된 두께가 상기 웰 영역의 표면에서 형성된 두께보다 큰 것을 특징으로 하는 원통형 트랜지스터.
  4. 실리콘 기판에 제1 도전형의 웰 영역을 형성하는 단계;
    상기 웰 영역의 소정 깊이에 제2 도전형의 드레인을 형성하고 상기 웰 영역의 상부에 상기 드레인과 수직 방향으로 이격되도록 제2 도전형의 소스를 형성하는 단계;
    원형의 노출 영역을 가지는 트랜지스터 마스크를 사용하여 상기 드레인이 노출되도록 상기 소스와 상기 웰 영역을 순차적으로 식각하여 원통형의 트렌치를 형성하는 단계;
    상기 트렌치의 내부 표면에 게이트 산화막을 형성하고 상기 트렌치의 내부에 게이트를 형성하는 단계;
    상기 트랜지스터 마스크의 노출 영역보다 큰 직경의 원형 차폐 영역을 가지는 소자 분리 마스크를 사용하여 상기 드레인이 노출되도록 상기 소스와 상기 웰 영역을 순차적으로 식각하여 내부가 상기 게이트 산화막과 상기 게이트로 채워지고 외벽이 노출된 원통형의 실리콘 벌크를 형성하는 단계;
    상기 게이트와 상기 소스와 상기 드레인의 일부가 각각 노출되도록 결과물 전면에 분리 산화막을 증착하는 단계; 및
    상기 분리 산화막을 통하여 노출되는 상기 게이트와 상기 소스와 상기 드레인에 각각 전기적으로 연결되는 컨택 플러그를 형성하는 단계를 포함하는 원통형 트랜지스터의 제조 방법.
  5. 제 4 항에 있어서, 상기 드레인 및 상기 소스의 형성 단계 후, 마스킹 산화막과 마스킹 질화막을 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 원통형 트랜지스터의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 게이트 산화막의 형성 단계는 열산화에 의하여 이루어지는 것을 특징으로 하는 원통형 트랜지스터의 제조 방법.
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