KR100852456B1 - 반도체 장치 및 그 형성 방법 - Google Patents

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Abstract

반도체 장치 및 그 형성 방법이 제공된다. 상기 반도체 장치는 제1 불순물 영역을 포함하는 기판, 상기 제1 불순물 영역 상의 도전 패턴, 상기 도전 패턴의 측벽을 둘러싸고, 그 상부에 제2 불순물 영역을 포함하는 반도체 패턴, 상기 도전 패턴 및 상기 반도체 패턴 사이의 절연막, 상기 도전 패턴에 전기적으로 연결되는 제1 도전 라인, 및 상기 제2 불순물 영역에 전기적으로 연결되는 제2 도전 라인을 포함한다.
디램, 수직형, 트랜지스터, 단결정화

Description

반도체 장치 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
도 1a는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 1b 및 도 1c는 각각 도 1a의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2b 및 도 2c는 각각 도 2a의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 3a 내지 도 3f는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위해 도 1a의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위해 도 1a의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 5a 내지 도 5h는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위해 도 1a의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 6a 내지 도 6i는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위해 도 2a의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 수직형 트랜지스터를 포함하는 반도체 장치 및 그 형성 방법에 관한 것이다.
반도체 장치의 고집적화가 계속 요구되고 있지만, 디램(DRAM) 장치는 채널 영역 길이의 감소로 인한 누설 전류의 증가 및 커패시터 용량 확보를 위한 종횡비(aspect ratio)의 급격한 증가 등의 문제점이 있어 고집적화하는데 어려움이 있다. 최근 디램의 고집적화를 위한 연구가 활발히 진행되고 있지만, 커패시터를 포함하는 디램은 일정 용량을 확보하여야 하기 때문에 고집적화에 한계가 있다.
본 발명의 실시예들은 소이 구조의 수직형 셀 트랜지스터를 포함하는 고집적 반도체 장치 및 그 형성 방법을 제공하는 것이다.
본 발명의 실시예들은 커패시터가 필요없는 수직형 셀 트랜지스터를 포함하는 고집적 반도체 장치 및 그 형성 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는: 제1 불순물 영역을 포함하는 기판; 상기 제1 불순물 영역 상의 도전 패턴; 상기 도전 패턴의 측벽을 둘러싸고, 그 상부에 제2 불순물 영역을 포함하는 반도체 패턴; 상기 도전 패턴 및 상기 반도체 패턴 사이의 절연막; 상기 도전 패턴에 전기적으로 연결되는 제1 도전 라인; 및 상기 제2 불순물 영역에 전기적으로 연결되는 제2 도전 라인을 포함한다.
상기 반도체 패턴은 단결정 실리콘 패턴일 수 있다. 상기 반도체 패턴은 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이에 채널 영역을 포함할 수 있다. 상기 채널 영역은 데이터 저장 요소로 기능할 수 있다. 상기 반도체 장치는 상기 반도체 패턴의 외측벽을 둘러싸고, 상기 채널 영역의 상부면과 높이가 같은 상부면을 갖는 층간 절연막을 더 포함할 수 있다. 상기 층간 절연막은 서로 식각 선택성을 갖는 물질을 포함하는 제1 층간 절연막 및 제2 층간 절연막을 포함할 수 있다. 상기 반도체 패턴의 상부면은 상기 도전 패턴의 상부면과 높이가 같을 수 있다. 상기 도전 패턴은 실린더형일 수 있다. 상기 절연막은 상기 제1 불순물 영역과 상기 도전 패턴 사이에 개재될 수 있다. 상기 제1 불순물 영역은 상기 제2 도전 라인 방향으로 신장할 수 있다. 상기 제2 도전 라인은 상기 제2 불순물 영역을 둘러쌀 수 있다. 상기 제2 도전 라인은 상기 제2 불순물 영역과 두께가 같을 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치의 형성 방법은: 제1 불순물 영역을 포함하는 기판 상에 상기 제1 불순물 영역을 노출하는 개구부를 갖는 층간 절연막을 형성하는 단계; 상기 개구부를 정의하는 상기 층간 절연막의 측벽 상에 반도체 패턴을 형성하는 단계; 상기 개구부 내의 상기 반도체 패턴 상에 게이트 절연막을 형성하는 단계; 상기 개구부 내의 상기 게이트 절연막 상에 도전 패턴을 형성하는 단계; 상기 반도체 패턴의 상부에 제2 불순물 영역을 형성하는 단계; 상기 도전 패턴에 전기적으로 연결되는 제1 도전 라인을 형성하는 단계; 및 상기 제2 불순물 영역에 전기적으로 연결되는 제2 도전 라인을 형성하는 단계를 포함한다.
상기 제1 불순물 영역은 상기 제2 도전 라인 방향으로 신장할 수 있고, 상기 개구부는 실린더형일 수 있다. 상기 반도체 패턴을 형성하는 단계는 상기 반도체 패턴을 단결정화시키는 단계를 포함할 수 있다. 상기 반도체 패턴을 단결정화시키는 단계는 상기 반도체 패턴에 레이저를 주사하는 단계를 포함할 수 있다.
상기 반도체 패턴을 형성하는 단계는, 상기 층간 절연막의 상부면, 상기 층간 절연막의 상기 측벽, 및 상기 노출되는 제1 활성 영역의 상부면을 따라 반도체막을 형성하는 단계, 상기 반도체막을 식각하는 단계를 포함할 수 있다. 상기 반도체막을 식각하는 단계는, 상기 반도체막이 형성된 상기 개구부를 채우는 희생막을 형성하는 단계, 및 상기 층간 절연막을 노출하는 평탄화 공정을 수행하는 단계를 포함할 수 있고, 상기 희생막은 상기 게이트 절연막을 형성하기 전에 제거될 수 있다. 상기 층간 절연막 및 상기 희생막은 서로 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 반도체막은 비정질 실리콘 또는 다결정 실리콘으로 형성될 수 있다.
상기 제2 불순물 영역을 형성하는 단계는, 상기 층간 절연막을 리세스시켜 상기 반도체 패턴의 상부 측벽을 노출시키는 단계, 및 상기 반도체 패턴의 상기 노출된 상부 측벽에 불순물 이온을 주입하는 단계를 포함할 수 있다. 상기 층간 절연막을 형성하는 단계는 서로 식각 선택성이 다른 물질로 제1 층간 절연막 및 제2 층간 절연막을 형성하는 단계를 포함할 수 있다. 상기 반도체 패턴의 상부 측벽을 노출시키는 단계는 상기 제2 절연막을 제거하는 단계를 포함할 수 있다. 상기 제2 도전 라인을 형성하는 단계는, 상기 리세스된 층간 절연막 상에 상기 제2 불순물 영역을 둘러싸는 도전막을 형성하는 단계, 및 상기 도전막을 패터닝하는 단계를 포함할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다.
도면들에서 요소(element)의 크기, 또는 요소들 사이의 상대적인 크기는 본 발명에 대한 더욱 명확한 이해를 위해서 다소 과장되게 도시될 수 있다. 또, 도면들에 도시된 요소의 형상이 제조 공정상의 변이 등에 의해서 다소 변경될 수 있을 것이다. 따라서, 본 명세서에서 개시된 실시예들은 특별한 언급이 없는 한 도면에 도시된 형상으로 한정되어서는 안 되며, 어느 정도의 변형을 포함하는 것으로 이해되어야 한다. 예를 들어 본 명세서에서 어떤 요소의 형태를 기술하는 데 사용된 ' 실질적으로'와 같은 용어는 어떤 요소가 공정상의 허용되는 변형을 포함하는 형태를 가리키는 것으로 이해되어야 한다.
도 1a 내지 도 1c를 참조하여 본 발명의 일 실시예에 따른 반도체 장치를 설명한다. 기판(110)에 활성 영역을 정의하는 소자분리막(113)이 배치된다. 기판(110)은 단결정 실리콘 기판일 수 있다. 상기 활성 영역은 제1 방향(DA)으로 신장할 수 있다. 상기 활성 영역에 제1 불순물 영역(116)이 위치한다. 제1 불순물 영역(116)은 상기 활성 영역에 대응하며, 제1 방향(DA)으로 신장하는 라인형(line type)일 수 있다.
제1 불순물 영역(116) 상에 게이트 전극(145)이 위치한다. 게이트 전극은 실린더형일 수 있다. 게이트 전극(145)은 예컨대, 도핑된 폴리실리콘 및/또는 금속일 수 있다. 게이트 절연막(141)이 게이트 전극(145)의 측벽을 둘러싼다. 또, 게이트 절연막(141)은 게이트 전극(145)과 제1 불순물 영역(116) 사이에 개재될 수 있다. 예컨대, 게이트 절연막(141)은 게이트 전극(145)의 측벽 및 밑면을 감싸는 컵 형상을 가질 수 있다. 게이트 절연막(141)은 예컨대, 실리콘 산화막일 수 있다. 단결정 실리콘 패턴(135)이 게이트 절연막(141)을 개재하여 게이트 전극(145)의 측벽을 둘러싼다. 단결정 실리콘 패턴(135)은 기판(110)과 같은 결정 구조를 가질 수 있다. 단결정 실리콘 패턴(135)은 상부의 제2 불순물 영역(136)과 하부의 채널 영역(137)을 포함할 수 있다. 게이트 전극(145), 게이트 절연막(141), 및 단결정 실리콘 패턴(135)의 상부면들은 실질적으로 같은 높이를 가질 수 있다. 제1 층간 절연막(121)이 단결정 실리콘 패턴(135)의 외측벽을 둘러싼다.
게이트 전극(145), 제1 불순물 영역(116), 제2 불순물 영역(136), 및 채널 영역(137)은 소이(SOI) 구조의 셀 트랜지스터를 구성할 수 있다. 제1 불순물 영역(116)은 소오스 영역이 되고, 제2 불순물 영역(136)은 드레인 영역이 될 수 있다. 제1 불순물 영역(116)은 제1 방향으로 배열되는 셀 트랜지스터들의 공통 소오스 영역이 될 수 있다. 제1 불순물 영역(116)은 접지될 수 있다. 본 발명의 다른 실시예에서 제1 불순물 영역(116)은 섬형(island type)일 수 있으며, 이때 셀 트랜지스터들의 소오스 영역들은 서로 전기적으로 분리될 수 있다.
상기 수직형 트랜지스터를 포함하는 제1 층간 절연막(121) 상에 제2 층간 절연막(151)이 위치한다. 제2 층간 절연막(151) 상에 제2 방향(DW)으로 신장하는 워드 라인(155)이 위치한다. 워드 라인(155)은 제2 층간 절연막(151)을 관통하는 콘택(156)에 의해 게이트 전극(145)에 전기적으로 연결된다. 제2 층간 절연막(151) 상에 제3 층간 절연막(161)이 위치한다. 제3 층간 절연막(161)은 워드 라인(155)을 덮는다. 제3 층간 절연막(161) 상에 제1 방향(DA)으로 신장하는 비트 라인(165)이 위치한다. 비트 라인(165)은 제2 및 제3 층간 절연막들(151,161)을 관통하는 콘택(166)에 의해 제2 불순물 영역(136)에 전기적으로 연결된다.
본 발명의 실시예들에 따른 반도체 장치에서는 채널 영역(137)이 데이터 저장 요소로 기능할 수 있다. 채널 영역(137)은 제1 및 제2 불순물 영역들(116,136)에 의해 플로팅되기 때문에, 플로팅 바디(floating body)가 된다. 따라서, 플로팅 바디인 채널 영역(137)에 플로팅 바디 효과(floating body effect)를 이용하여 데이터를 저장할 수 있다. 드레인 영역인 제2 불순물 영역(136)에 고전압이 인가될 경우, 이온화 충돌에 의해 드레인 영역에서 발생한 정공들은 플로팅 바디(137)가 플로팅되어 있기 때문에 기판(110)으로 빠져나가지 못하고 소오스 영역인 제1 불순물 영역(116)으로 빠져나갈 수 있다. 그러나 빠져 나가지 못한 정공들은 제1 불순물 영역(116) 부근의 채널 영역(137)에 쌓이게 된다. 이에 의해, 채널 영역(137)의 전위가 증가하고, 이러한 전위의 증가에 의해 문턱 전압이 감소한다. 따라서 게이트 전극(145)에 동일한 게이트 전압이 제공되더라도 채널 영역(137)에 축적된 정공들에 의해 채널 영역(137)을 흐르는 전류의 크기는 달라진다. 채널 영역(137)을 흐르는 전류의 크기를 이용함으로써 채널 영역(137)을 데이터 저장 요소로 사용할 수 있다. 예컨대, 채널 영역(137)에 정공들이 쌓이기 전에는 온 상태가 되고 채널 영역(137)에 정공들이 쌓인 후에는 오프 상태가 될 수 있다. 따라서 본 발명의 실시예들에 따른 반도체 장치에서는 커패시터가 필요없다. 또, 제조 공정을 단순화하면서 고집적 메모리 장치를 형성할 수 있다.
도 2a 내지 도 2c를 참조하여 본 발명의 다른 실시예에 따른 반도체 장치를 설명한다. 전술한 실시예와 중복되는 부분의 설명은 생략한다.
제1 및 제2 층간 절연막(121,122)이 채널 영역(137)을 둘러싼다. 제2 층간 절연막(122)의 상부면은 채널 영역(137)의 상부면과 실질적으로 높이가 같을 수 있다. 제1 층간 절연막(121) 및 제2 층간 절연막(122)은 서로 식각 선택성을 갖는 물질을 포함할 수 있다. 예컨대, 제1 층간 절연막(121)은 실리콘 산화막이고, 제2 층간 절연막(122)은 실리콘 질화막일 수 있다. 본 발명의 다른 실시예에서 반도체 장치는 제2 층간 절연막(122)을 포함하지 않을 수 있으며, 제1 층간 절연막(121)이 채널 영역(137)을 둘러쌀 수 있다.
비트 라인(165)이 제2 불순물 영역(136)을 둘러쌀 수 있다. 비트 라인(165)이 제2 불순물 영역(136)과 직접 접촉하기 때문에 전기적 저항을 줄일 수 있다. 이에 의해 반도체 장치의 동작 속도가 증가할 수 있다. 제2 층간 절연막(122) 상에 비트 라인(165)을 덮는 제3 층간 절연막(151)이 위치한다. 제3 층간 절연막(151) 상에 워드 라인(155)이 위치한다. 워드 라인(155)은 제3 층간 절연막(151)을 관통하는 콘택(156)에 의해 게이트 전극(145)에 전기적으로 연결된다.
도 1a 및 도 3a 내지 도 3f를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성 방법을 설명한다.
도 1a 및 도 3a를 참조하면, 기판(110)에 활성 영역을 정의하는 소자분리막(113)이 형성된다. 상기 활성 영역은 제1 방향(DA)으로 신장할 수 있다. 이온 주입 공정을 수행하여 상기 활성 영역에 제1 불순물 영역(116)이 형성된다. 제1 불순물 영역(116)은 상기 활성 영역에 대응하여 제1 방향(DA)으로 신장하도록 형성될 수 있다. 즉, 제1 불순물 영역(116)은 라인형(line type)으로 형성될 수 있다. 본 발명의 다른 실시예에서는 제1 불순물 영역이 섬형(island type) 즉, 행과 열로 배열되도록 형성될 수 있다.
기판(110) 상에 제1 층간 절연막(121)이 형성된다. 제1 층간 절연막(121)을 패터닝하여 제1 불순물 영역(116)을 노출하는 개구부(125)가 형성된다. 개구부(125)는 실린더형으로 형성될 수 있다. 제1 층간 절연막(121)의 상부면, 개구부(125)를 정의하는 제1 층간 절연막(121)의 측벽, 및 노출되는 제1 활성 영 역(116)의 상부면을 따라 실리콘막(131)이 형성된다. 실리콘막(131)은 비정질 실리콘 또는 다결정 실리콘으로 형성될 수 있다. 또, 실리콘막(131)은 30nm 이하의 두께로 형성될 수 있다.
도 1a 및 도 3b를 참조하면, 제1 층간 절연막(121)의 상기 측벽 상에 실리콘 패턴(132)이 형성된다. 실리콘 패턴(132)은 실리콘막(131)을 이방성 식각함으로써 형성될 수 있다. 상기 이방성 식각에 의해 층간 절연막(121)의 상부면과 제1 불순물 영역(116)의 상부면이 노출될 수 있다. 실리콘 패턴(132)은 관 형상(tube shape)을 가질 수 있다.
도 1a 및 도 3c를 참조하면, 실리콘 패턴(132)에 레이저를 주사함으로써 단결정 실리콘 패턴(135)이 형성된다. 실리콘 패턴(132)은 주사된 레이저에 의해 용융된 후 다시 응고되며, 이때 기판(110)과 접촉하고 있는 부분부터 점차적으로 단결정화가 진행되어 단결정 실리콘 패턴(135)으로 변하게 된다. 따라서 단결정 실리콘 패턴(135)은 기판(110)과 같은 결정 구조를 가질 수 있다.
도 1a 및 도 3d를 참조하면, 개구부(125) 내의 단결정 실리콘 패턴(135) 상에 게이트 절연막(141)이 형성된다. 게이트 절연막(141)은 단결정 실리콘 패턴(135)의 측벽 및 노출된 제1 불순물 영역(116)의 상부면을 따라 컵 형상으로 형성될 수 있다. 게이트 절연막(141)은 예컨대, 열산화 공정을 수행하여 형성될 수 있다.
게이트 절연막(141)이 형성된 개구부(125) 내에 게이트 전극(145)이 형성된다. 게이트 전극(145)은 개구부(125)를 채우는 도전막을 형성한 후 단결정 실리콘 패턴(135)을 노출하는 평탄화 공정을 수행함으로써 형성될 수 있다. 이에 의해 게이트 전극(145), 게이트 절연막(141), 및 단결정 실리콘 패턴(135)의 상부면들은 실질적으로 같은 높이를 가질 수 있다. 게이트 전극(145)은 예컨대, 도핑된 폴리실리콘 및/또는 금속으로 형성될 수 있다. 게이트 전극(145)은 개구부(125)의 형상에 대응하며, 예컨대 실린더형으로 형성될 수 있다.
도 1a 및 도 3e를 참조하면, 이온주입 공정을 수행하여 단결정 실리콘 패턴(135) 상부에 제2 불순물 영역(136)이 형성된다. 제2 불순물 영역(136) 아래의 단결정 실리콘 패턴(135)은 채널 영역(137)이 된다. 이에 의해 게이트 전극(145), 소오스 영역(116) 및 드레인 영역(136)을 포함하는 소이 구조의 수직형 트랜지스터가 형성된다. 소오스 영역(116)은 인접하는 트랜지스터(미도시)의 소오스 영역과 연결되는 공통 소오스 영역일 수 있다. 또, 소오스 영역(116)은 접지될 수 있다.
도 1a 및 도 3f를 참조하면, 상기 수직형 트랜지스터가 형성된 기판(110) 상에 제2 층간 절연막(151)이 형성된다. 게이트 전극(145) 상에 제2 층간 절연막(151)을 관통하는 콘택(156)이 형성된다. 제2 층간 절연막(151) 상에 콘택(156)에 전기적으로 연결되고 제2 방향(DW)으로 신장하는 워드 라인(155)이 형성된다. 워드 라인(155)은 콘택(156)에 의해 게이트 전극(145)에 전기적으로 연결된다.
워드 라인(155)이 형성된 기판(110) 상에 제3 층간 절연막(161)이 형성된다. 제2 불순물 영역(136) 상에 제2 및 제3 층간 절연막들(151,161)을 관통하는 콘택(166)이 형성된다. 제3 층간 절연막(151) 상에 콘택(166)에 전기적으로 연결되고 제1 방향(DA)으로 신장하는 비트 라인(165)이 형성된다. 비트 라인(165)은 콘 택(166)에 의해 제2 불순물 영역(136)에 전기적으로 연결된다.
도 1a 및 도 4a 내지 도 4d를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성 방법을 설명한다.
도 1a 및 도 4a를 참조하면, 도 3a에 도시된 실리콘막(131)이 형성된 기판(110) 상에 개구부(125)를 채우는 희생막(126)이 형성된다. 희생막(126)은 제1 층간 절연막(121)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다.
도 1a 및 도 4b를 참조하면, 평탄화 공정을 수행하여 제1 층간 절연막(121)이 노출되고, 개구부(125) 내에 희생막 패턴(127)이 형성된다. 또, 희생막 패턴(127)과 제1 층간 절연막(121) 사이 및 희생막 패턴(127)과 제1 불순물 영역(116) 사이에 실리콘 패턴(132)이 형성된다. 즉, 실리콘 패턴(132)은 개구부(125)를 정의하는 제1 층간 절연막(121)의 측벽 및 개구부(125)에 의해 노출되는 제1 불순물 영역(116)의 상부면을 따라 컵 형상으로 형성될 수 있다.
도 1a 및 도 4c를 참조하면, 실리콘 패턴(132)에 레이저를 주사함으로써 단결정 실리콘 패턴(135)이 형성된다. 실리콘 패턴(132)은 주사된 레이저에 의해 용융된 후 다시 응고되며, 이때 기판(110)과 접촉하고 있는 부분부터 점차적으로 단결정화가 진행되어 단결정 실리콘 패턴(135)으로 변하게 된다. 따라서 단결정 실리콘 패턴(135)은 기판(110)과 같은 결정 구조를 가질 수 있다.
도 1a 및 도 4d를 참조하면, 식각 공정을 수행하여 희생막 패턴(127)이 제거된다. 상기 식각 공정에서 희생막 패턴(127)을 선택적으로 식각할 수 있는 식각 조건을 사용하는 습식 식각이 사용될 수 있다. 이후의 공정은 전술한 실시예에서 도 3c 내지 도 3f를 참조하여 설명된 부분이 동일하게 적용될 수 있다.
도 1a 및 도 5a 내지 도 5h를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성 방법을 설명한다.
도 1a 및 도 5a를 참조하면, 기판(110) 상에 제1 층간 절연막(121) 및 제2 층간 절연막(122)이 형성된다. 제1 층간 절연막(121) 및 제2 층간 절연막(122)은 서로 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 제1 층간 절연막(121)은 실리콘 산화막으로 형성될 수 있고, 제2 층간 절연막(122)은 실리콘 질화막으로 형성될 수 있다. 제1 및 제2 층간 절연막들(121,122)을 패터닝하여 제1 불순물 영역(116)을 노출하는 개구부(125)가 형성된다. 개구부(125)는 실린더형으로 형성될 수 있다.
도 1a 및 도 5b를 참조하면, 제2 층간 절연막(122)의 상부면, 개구부(125)를 정의하는 제1 및 제2 층간 절연막들(121,122)의 측벽들, 및 노출되는 제1 활성 영역(116)의 상부면을 따라 실리콘막(131)이 형성된다. 실리콘막(131)은 비정질 실리콘 또는 다결정 실리콘으로 형성될 수 있다. 또, 실리콘막(131)은 30nm 이하의 두께로 형성될 수 있다.
실리콘막(131)이 형성된 기판(110) 상에 개구부(125)를 채우는 희생막(126)이 형성된다. 희생막(126)은 제2 층간 절연막(122)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 희생막(126)은 실리콘 산화막으로 형성될 수 있다.
도 1a 및 도 5c를 참조하면, 평탄화 공정을 수행하여 제2 층간 절연막(122) 이 노출되고, 개구부(125) 내에 희생막 패턴(127)이 형성된다. 또, 희생막 패턴(127)과 제1 및 제2 층간 절연막들(121,122) 사이 및 희생막 패턴(127)과 제1 불순물 영역(116) 사이에 실리콘 패턴(132)이 형성된다. 즉, 실리콘 패턴(132)은 개구부(125)를 정의하는 제1 및 제2 층간 절연막들(121,122)의 측벽들 및 개구부(125)에 의해 노출되는 제1 불순물 영역(116)의 상부면을 따라 컵 형상으로 형성될 수 있다.
도 1a 및 도 5d를 참조하면, 실리콘 패턴(132)에 레이저를 주사함으로써 단결정 실리콘 패턴(135)이 형성된다. 실리콘 패턴(132)은 주사된 레이저에 의해 용융된 후 다시 응고되며, 이때 기판(110)과 접촉하고 있는 부분부터 점차적으로 단결정화가 진행되어 단결정 실리콘 패턴(135)으로 변하게 된다. 따라서 단결정 실리콘 패턴(135)은 기판(110)과 같은 결정 구조를 가질 수 있다.
도 1a 및 도 5e를 참조하면, 식각 공정을 수행하여 희생막 패턴(127)이 제거된다. 상기 식각 공정에서 희생막 패턴(127)을 선택적으로 식각할 수 있는 식각 조건을 사용하는 습식 식각이 수행될 수 있다. 예컨대, 상기 습식 식각에서 불산 용액이 식각 용액으로 사용될 수 있다.
개구부(125) 내의 단결정 실리콘 패턴(135) 상에 게이트 절연막(141)이 형성된다. 게이트 절연막(141)은 개구부(125)에 의해 노출되는 단결정 실리콘 패턴(135)의 내부면을 따라 컵 형상으로 형성될 수 있다. 게이트 절연막(141)은 예컨대, 열산화 공정을 수행하여 형성될 수 있다.
게이트 절연막(141)이 형성된 개구부(125) 내에 게이트 전극(145)이 형성된 다. 게이트 전극(145)은 개구부(125)를 채우는 도전막을 형성한 후 단결정 실리콘 패턴(135)을 노출하는 평탄화 공정을 수행함으로써 형성될 수 있다. 이에 의해 게이트 전극(145), 게이트 절연막(141), 및 단결정 실리콘 패턴(135)의 상부면들은 실질적으로 같은 높이를 가질 수 있다. 게이트 전극(145)은 예컨대, 도핑된 폴리실리콘 및/또는 금속으로 형성될 수 있다. 게이트 전극(145)은 개구부(125)의 형상에 대응하며, 예컨대 실린더형으로 형성될 수 있다.
도 1a 및 도 5f를 참조하면, 식각 공정을 수행하여 제2 층간 절연막(122)이 제거된다. 상기 식각 공정에서는 제2 층간 절연막(122)을 선택적으로 식각할 수 있는 식각 조건을 사용하는 습식 식각이 수행될 수 있다. 예컨대, 상기 습식 식각에서 인산 용액이 식각 용액으로 사용될 수 있다. 상기 식각 공정에 의해 단결정 실리콘 패턴(135)의 상부 측벽이 제1 층간 절연막(121)이 위로 노출된다.
도 1a 및 도 5g를 참조하면, 이온주입 공정을 수행하여 노출된 단결정 실리콘 패턴(135) 상부에 제2 불순물 영역(136)이 형성된다. 제2 불순물 영역(136) 아래의 단결정 실리콘 패턴(135)은 채널 영역(137)이 된다. 채널 영역(137)의 상부면은 제1 층간 절연막(121)의 상부면과 높이가 실질적으로 같을 수 있다. 즉, 형성되는 제1 층간 절연막(121)과 제2 층간 절연막(122)의 두께를 조절하여 채널 영역(137)의 상부면의 높이(채널 길이와 같다)를 조절할 수 있다. 이에 의해 게이트 전극(145), 소오스 영역(116) 및 드레인 영역(136)을 포함하는 소이 구조의 수직형 트랜지스터가 형성된다.
도 1a 및 도 5h를 참조하면, 상기 수직형 트랜지스터가 형성된 기판(110) 상 에 제3 층간 절연막(151)이 형성된다. 제3 층간 절연막(151)은 제1 층간 절연막(121) 위로 노출되는 제2 불순물 영역(136)의 측벽을 덮는다. 게이트 전극(145) 상에 제3 층간 절연막(151)을 관통하는 콘택(156)이 형성된다. 제3 층간 절연막(151) 상에 콘택(156)에 전기적으로 연결되고 제2 방향(DW)으로 신장하는 워드 라인(155)이 형성된다. 워드 라인(155)은 콘택(156)에 의해 게이트 전극(145)에 전기적으로 연결된다.
워드 라인(155)이 형성된 기판(110) 상에 제4 층간 절연막(161)이 형성된다. 제2 불순물 영역(136) 상에 제3 및 제4 층간 절연막들(151,161)을 관통하는 콘택(166)이 형성된다. 제4 층간 절연막(161) 상에 콘택(166)에 전기적으로 연결되고 제1 방향(DA)으로 신장하는 비트 라인(165)이 형성된다. 비트 라인(165)은 콘택(166)에 의해 제2 불순물 영역(136)에 전기적으로 연결된다.
도 2a 및 도 6a 내지 도 6i를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성 방법을 설명한다.
도 2a 및 도 6a를 참조하면, 기판(110) 상에 제1 내지 제4 층간 절연막들(121,122,123,124)이 형성된다. 제1 내지 제4 층간 절연막들(121,122,123,124) 중 적어도 어느 하나의 막은 그 상부막 및/또는 하부막에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 제2 층간 절연막(122)은 제1 층간 절연막(121) 및/또는 제3 층간 절연막(123)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있고, 제3 층간 절연막(123)은 제2 층간 절연막(122) 및/또는 제4 층간 절연막(124)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 제1 및 제 3 층간 절연막들(121,123)은 실리콘 산화막으로 형성될 수 있고, 제2 및 제4 층간 절연막들(122,124)은 실리콘 질화막으로 형성될 수 있다. 제1 내지 제4 층간 절연막들(121,122,123,124)을 패터닝하여 제1 불순물 영역(116)을 노출하는 개구부(125)가 형성된다. 개구부(125)는 실린더형으로 형성될 수 있다.
도 2a 및 도 6b를 참조하면, 제4 층간 절연막(124)의 상부면, 개구부(125)를 정의하는 제1 내지 제4 층간 절연막들(121,122,123,124)의 측벽들, 및 노출되는 제1 활성 영역(116)의 상부면을 따라 실리콘막(131)이 형성된다. 실리콘막(131)은 비정질 실리콘 또는 다결정 실리콘으로 형성될 수 있다. 또, 실리콘막(131)은 30nm 이하의 두께로 형성될 수 있다.
실리콘막(131)이 형성된 기판(110) 상에 개구부(125)를 채우는 희생막(126)이 형성된다. 희생막(126)은 제4 층간 절연막(124)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 희생막(126)은 실리콘 산화막으로 형성될 수 있다.
도 2a 및 도 6c를 참조하면, 평탄화 공정을 수행하여 제4 층간 절연막(124)이 노출되고, 개구부(125) 내에 희생막 패턴(127)이 형성된다. 또, 희생막 패턴(127)과 제1 내지 제4 층간 절연막들(121,122,123,124) 사이 및 희생막 패턴(127)과 제1 불순물 영역(116) 사이에 실리콘 패턴(132)이 형성된다. 즉, 실리콘 패턴(132)은 개구부(125)를 정의하는 제1 내지 제4 층간 절연막들(121,122,123, 124)의 측벽들 및 개구부(125)에 의해 노출되는 제1 불순물 영역(116)의 상부면을 따라 컵 형상으로 형성될 수 있다.
도 2a 및 도 6d를 참조하면, 실리콘 패턴(132)에 레이저를 주사함으로써 단결정 실리콘 패턴(135)이 형성된다. 실리콘 패턴(132)은 주사된 레이저에 의해 용융된 후 다시 응고되며, 이때 기판(110)과 접촉하고 있는 부분부터 점차적으로 단결정화가 진행되어 단결정 실리콘 패턴(135)으로 변하게 된다. 따라서 단결정 실리콘 패턴(135)은 기판(110)과 같은 결정 구조를 가질 수 있다.
도 2a 및 도 6e를 참조하면, 식각 공정을 수행하여 희생막 패턴(127)이 제거된다. 상기 식각 공정에서 희생막 패턴(127)을 선택적으로 식각할 수 있는 식각 조건을 사용하는 습식 식각이 수행될 수 있다. 예컨대, 상기 습식 식각에서 불산 용액이 식각 용액으로 사용될 수 있다.
개구부(125) 내의 단결정 실리콘 패턴(135) 상에 게이트 절연막(141)이 형성된다. 게이트 절연막(141)은 개구부(125)에 의해 노출되는 단결정 실리콘 패턴(135)의 내부면을 따라 컵 형상으로 형성될 수 있다. 게이트 절연막(141)은 예컨대, 열산화 공정을 수행하여 형성될 수 있다.
게이트 절연막(141)이 형성된 개구부(125) 내에 게이트 전극(145)이 형성된다. 게이트 전극(145)은 개구부(125)를 채우는 도전막을 형성한 후 단결정 실리콘 패턴(135)을 노출하는 평탄화 공정을 수행함으로써 형성될 수 있다. 이에 의해 게이트 전극(145), 게이트 절연막(141), 및 단결정 실리콘 패턴(135)의 상부면들은 실질적으로 같은 높이를 가질 수 있다. 게이트 전극(145)은 예컨대, 도핑된 폴리실리콘 및/또는 금속으로 형성될 수 있다. 게이트 전극(145)은 개구부(125)의 형상에 대응하며, 예컨대 실린더형으로 형성될 수 있다.
도 2a 및 도 6f를 참조하면, 식각 공정을 수행하여 제3 및 제4 층간 절연막들(123,124)이 제거된다. 상기 식각 공정에서는 제3 및 제4 층간 절연막들(123,124)을 선택적으로 식각할 수 있는 식각 조건을 사용하는 습식 식각이 수행될 수 있다. 상기 식각 공정에 의해 단결정 실리콘 패턴(135)의 상부 측벽이 제2 층간 절연막(122)이 위로 노출된다. 본 발명의 다른 실시예에서는 제4 층간 절연막(124)만 제거될 수도 있고, 제2 내지 제4 층간 절연막들(122,123,124)들이 제거될 수도 있다.
도 2a 및 도 6g를 참조하면, 이온주입 공정을 수행하여 노출된 단결정 실리콘 패턴(135) 상부에 제2 불순물 영역(136)이 형성된다. 제2 불순물 영역(136) 아래의 단결정 실리콘 패턴(135)은 채널 영역(137)이 된다. 채널 영역(137)의 상부면은 제2 층간 절연막(122)의 상부면과 높이가 실질적으로 같을 수 있다. 즉, 형성되는 제1 내지 제4 층간 절연막들(121,122)의 두께 또는 제거되는 막들의 수를 조절하여 채널 영역(137)의 상부면의 높이(채널 길이와 같다)를 조절할 수 있다. 이에 의해 게이트 전극(145), 소오스 영역(116) 및 드레인 영역(136)을 포함하는 소이 구조의 수직형 트랜지스터가 형성된다.
도 2a 및 도 6h를 참조하면, 제2 층간 절연막(122) 상에 제2 불순물 영역(136)을 둘러싸고 제1 방향(DA)으로 신장하는 비트 라인(165)이 형성된다. 비트 라인(165)은 제2 층간 절연막(122) 상에 도전막을 형성한 후 식각 공정을 수행함으로써 형성될 수 있다. 상기 식각 공정은 평탄화 공정을 포함할 수 있다. 비트 라인(165)은 제2 불순물 영역(136)과 실질적으로 같은 두께로 형성될 수 있다. 비트 라인(165)은 전술한 실시예와 달리 콘택을 통하지 않고 직접 제2 불순물 영역(136)과 접촉한다. 따라서 비트 라인(165)과 제2 불순물 영역(136)간 저항을 줄일 수 있다.
도 2a 및 도 6i를 참조하면, 비트 라인(165)이 형성된 기판(110) 상에 제5 층간 절연막(151)이 형성된다. 제5 층간 절연막(151)은 제2 층간 절연막(122) 위로 노출되는 비트 라인(165)의 측벽을 덮는다(도 2c 참조). 게이트 전극(145) 상에 제5 층간 절연막(151)을 관통하는 콘택(156)이 형성된다. 제5 층간 절연막(151) 상에 콘택(156)에 전기적으로 연결되고 제2 방향(DW)으로 신장하는 워드 라인이 형성된다. 게이트 전극(145)은 콘택(156)에 의해 워드 라인(155)에 전기적으로 연결된다.
이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
본 발명의 실시예들에 따르면, 단순화된 제조 공정으로 벌크 실리콘 기판 상에 소이 구조의 수직형 셀 트랜지스터를 형성할 수 있다. 상기 셀 트랜지스터의 채널 영역을 데이터 저장 요소로 사용할 수 있어 커패시터를 형성할 필요가 없다. 반도체 장치가 고집적화될 수 있다.

Claims (25)

  1. 제1 불순물 영역을 포함하는 기판;
    상기 제1 불순물 영역 상의 도전 패턴;
    상기 도전 패턴의 측벽을 둘러싸고, 그 상부에 제2 불순물 영역을 포함하는 반도체 패턴;
    상기 도전 패턴 및 상기 반도체 패턴 사이의 절연막;
    상기 도전 패턴에 전기적으로 연결되는 제1 도전 라인; 및
    상기 제2 불순물 영역에 전기적으로 연결되는 제2 도전 라인을 포함하되,
    상기 반도체 패턴은 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이에 채널 영역을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 패턴은 단결정 실리콘 패턴인 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 채널 영역은 데이터 저장 요소로 기능하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 패턴의 외측벽을 둘러싸고, 상기 채널 영역의 상부면과 높이가 같은 상부면을 갖는 층간 절연막을 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 층간 절연막은 서로 식각 선택성을 갖는 물질을 포함하는 제1 층간 절연막 및 제2 층간 절연막을 포함하는 반도체 장치.
  7. 제1 불순물 영역을 포함하는 기판;
    상기 제1 불순물 영역 상의 도전 패턴;
    상기 도전 패턴의 측벽을 둘러싸고, 그 상부에 제2 불순물 영역을 포함하는 반도체 패턴;
    상기 도전 패턴 및 상기 반도체 패턴 사이의 절연막;
    상기 도전 패턴에 전기적으로 연결되는 제1 도전 라인; 및
    상기 제2 불순물 영역에 전기적으로 연결되는 제2 도전 라인을 포함하되,
    상기 반도체 패턴의 상부면은 상기 도전 패턴의 상부면과 높이가 같은 반도체 장치.
  8. 제1 불순물 영역을 포함하는 기판;
    상기 제1 불순물 영역 상의 도전 패턴;
    상기 도전 패턴의 측벽을 둘러싸고, 그 상부에 제2 불순물 영역을 포함하는 반도체 패턴;
    상기 도전 패턴 및 상기 반도체 패턴 사이의 절연막;
    상기 도전 패턴에 전기적으로 연결되는 제1 도전 라인; 및
    상기 제2 불순물 영역에 전기적으로 연결되는 제2 도전 라인을 포함하되,
    상기 도전 패턴은 실린더형인 반도체 장치.
  9. 제1 불순물 영역을 포함하는 기판;
    상기 제1 불순물 영역 상의 도전 패턴;
    상기 도전 패턴의 측벽을 둘러싸고, 그 상부에 제2 불순물 영역을 포함하는 반도체 패턴;
    상기 도전 패턴 및 상기 반도체 패턴 사이의 절연막;
    상기 도전 패턴에 전기적으로 연결되는 제1 도전 라인; 및
    상기 제2 불순물 영역에 전기적으로 연결되는 제2 도전 라인을 포함하되,
    상기 절연막은 상기 제1 불순물 영역과 상기 도전 패턴 사이에 개재되는 반도체 장치.
  10. 제1 불순물 영역을 포함하는 기판;
    상기 제1 불순물 영역 상의 도전 패턴;
    상기 도전 패턴의 측벽을 둘러싸고, 그 상부에 제2 불순물 영역을 포함하는 반도체 패턴;
    상기 도전 패턴 및 상기 반도체 패턴 사이의 절연막;
    상기 도전 패턴에 전기적으로 연결되는 제1 도전 라인; 및
    상기 제2 불순물 영역에 전기적으로 연결되는 제2 도전 라인을 포함하되,
    상기 제1 불순물 영역은 상기 제2 도전 라인 방향으로 신장하는 반도체 장치.
  11. 제1 불순물 영역을 포함하는 기판;
    상기 제1 불순물 영역 상의 도전 패턴;
    상기 도전 패턴의 측벽을 둘러싸고, 그 상부에 제2 불순물 영역을 포함하는 반도체 패턴;
    상기 도전 패턴 및 상기 반도체 패턴 사이의 절연막;
    상기 도전 패턴에 전기적으로 연결되는 제1 도전 라인; 및
    상기 제2 불순물 영역에 전기적으로 연결되는 제2 도전 라인을 포함하되,
    상기 제2 도전 라인은 상기 제2 불순물 영역을 둘러싸는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제2 도전 라인은 상기 제2 불순물 영역과 두께가 같은 반도체 장치.
  13. 제1 불순물 영역을 포함하는 기판 상에 상기 제1 불순물 영역을 노출하는 개구부를 갖는 층간 절연막을 형성하는 단계;
    상기 개구부를 정의하는 상기 층간 절연막의 측벽 상에 반도체 패턴을 형성하는 단계;
    상기 개구부 내의 상기 반도체 패턴 상에 게이트 절연막을 형성하는 단계;
    상기 개구부 내의 상기 게이트 절연막 상에 도전 패턴을 형성하는 단계;
    상기 반도체 패턴의 상부에 제2 불순물 영역을 형성하는 단계;
    상기 도전 패턴에 전기적으로 연결되는 제1 도전 라인을 형성하는 단계; 및
    상기 제2 불순물 영역에 전기적으로 연결되는 제2 도전 라인을 형성하는 단계를 포함하는 반도체 장치의 형성 방법.
  14. 제 13 항에 있어서,
    상기 반도체 패턴을 형성하는 단계는 상기 반도체 패턴을 단결정화시키는 단계를 포함하는 반도체 장치의 형성 방법.
  15. 제 14 항에 있어서,
    상기 반도체 패턴을 단결정화시키는 단계는 상기 반도체 패턴에 레이저를 주사하는 단계를 포함하는 반도체 장치의 형성 방법.
  16. 제 13 항에 있어서,
    상기 반도체 패턴을 형성하는 단계는,
    상기 층간 절연막의 상부면, 상기 층간 절연막의 상기 측벽, 및 상기 노출되는 제1 불순물 영역 상에 반도체막을 형성하는 단계; 및
    상기 반도체막을 식각하는 단계를 포함하는 반도체 장치의 형성 방법.
  17. 제 16 항에 있어서,
    상기 반도체막을 식각하는 단계는,
    상기 반도체막이 형성된 상기 개구부를 채우는 희생막을 형성하는 단계; 및
    상기 층간 절연막을 노출하는 평탄화 공정을 수행하는 단계를 포함하고,
    상기 희생막은 상기 게이트 절연막을 형성하기 전에 제거되는 반도체 장치의 형성 방법.
  18. 제 17 항에 있어서,
    상기 층간 절연막 및 상기 희생막은 서로 식각 선택성을 갖는 물질로 형성되는 반도체 장치의 형성 방법.
  19. 제 16 항에 있어서,
    상기 반도체막은 비정질 실리콘 또는 다결정 실리콘으로 형성되는 반도체 장치의 형성 방법.
  20. 제 15 항에 있어서,
    상기 제2 불순물 영역을 형성하는 단계는,
    상기 층간 절연막을 리세스시켜 상기 반도체 패턴의 상부 측벽을 노출시키는 단계; 및
    상기 반도체 패턴의 상기 노출된 상부 측벽에 불순물 이온을 주입하는 단계를 포함하는 반도체 장치의 형성 방법.
  21. 제 20 항에 있어서,
    상기 층간 절연막을 형성하는 단계는 서로 식각 선택성이 다른 물질로 제1 층간 절연막 및 제2 층간 절연막을 형성하는 단계를 포함하는 반도체 장치의 형성 방법.
  22. 제 21 항에 있어서,
    상기 반도체 패턴의 상부 측벽을 노출시키는 단계는 상기 제2 층간 절연막을 제거하는 단계를 포함하는 반도체 장치의 형성 방법.
  23. 제 20 항에 있어서,
    상기 제2 도전 라인은 상기 리세스된 층간 절연막 상에 상기 제2 불순물 영역을 둘러싸도록 형성되는 반도체 장치의 형성 방법.
  24. 제 13 항에 있어서,
    상기 제1 불순물 영역은 상기 제2 도전 라인 방향으로 신장하는 반도체 장치의 형성 방법.
  25. 제 13 항에 있어서,
    상기 개구부는 실린더형인 반도체 장치의 형성 방법.
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