KR100438242B1 - 비휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents
비휘발성 반도체 기억 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100438242B1 KR100438242B1 KR10-2002-0033439A KR20020033439A KR100438242B1 KR 100438242 B1 KR100438242 B1 KR 100438242B1 KR 20020033439 A KR20020033439 A KR 20020033439A KR 100438242 B1 KR100438242 B1 KR 100438242B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- floating gate
- insulating film
- film
- interlayer insulating
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 238000007667 floating Methods 0.000 claims abstract description 192
- 239000011229 interlayer Substances 0.000 claims abstract description 66
- 239000010410 layer Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 24
- 239000010408 film Substances 0.000 description 246
- 229910021417 amorphous silicon Inorganic materials 0.000 description 74
- 238000005530 etching Methods 0.000 description 30
- 229920002120 photoresistant polymer Polymers 0.000 description 22
- 238000000034 method Methods 0.000 description 19
- 239000012535 impurity Substances 0.000 description 18
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 16
- 229910052698 phosphorus Inorganic materials 0.000 description 16
- 239000011574 phosphorus Substances 0.000 description 16
- 230000002093 peripheral effect Effects 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000001312 dry etching Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000002955 isolation Methods 0.000 description 8
- 238000005260 corrosion Methods 0.000 description 7
- 230000007797 corrosion Effects 0.000 description 7
- 239000000243 solution Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 3
- 235000011114 ammonium hydroxide Nutrition 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000010306 acid treatment Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229960002050 hydrofluoric acid Drugs 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
이 비휘발성 반도체 기억 장치는 플로팅 게이트 전극을 제 1, 제 2 및 제 3 플로팅 게이트 전극(3, 7, 9)의 3층 구조로 하고, 또한, 제 1 플로팅 게이트 전극(3)을 둘러싸는 제 1 층간 절연막에 단차부를 마련함으로써, 제 2 플로팅 게이트 전극(7)의 저면 위치가 제 1 플로팅 게이트 전극(3)의 상면 위치보다도 높은 위치로 되도록 배치할 수 있게 된다. 그 결과, 종래의 비휘발성 반도체 장치에서의 플로팅 게이트 전극과 제어 게이트 전극의 오버랩 면적에 비해, 제 1 층간 절연막에 단차부를 마련한만큼 오버랩 면적을 증가시킬 수 있게 된다. 또한, 플로팅 게이트 전극으로서의 막두께가 종래의 구조와 같이 두껍게 되는 일이 없다. 이에 따라, 플로팅 게이트 전극의 최대 막두께 부분을 크게 하는 일없이, 플로팅 게이트 전극과 제어 게이트 전극의 오버랩 면적을 충분히 확보할 수 있게 된다.
Description
본 발명은 비휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는 비휘발성 반도체 기억 장치의 구조 개량에 관한 것이다.
종래부터, 플로팅 게이트 전극과 제어 게이트 전극을 갖는 스택 게이트형의 비휘발성 반도체 기억 장치에 있어서는, 비휘발성 반도체 장치의 성능 향상을 위해 플로팅 게이트 전극과 기판과의 사이의 용량보다도 플로팅 게이트 전극과 제어 게이트 전극 사이의 용량을 충분히 크게 할 필요가 있었다. 여기서 말하는 반도체 장치의 성능이란, 셀의 기록 시나 소거 시의 전압을 낮추거나 또는 기록 시간이나 소거 시간을 짧게 하는 것을 의미한다.
플로팅 게이트 전극과 제어 게이트 전극 사이의 용량은 플로팅 게이트 전극과 제어 게이트 전극의 오버랩 면적과, 플로팅 게이트 전극과 제어 게이트 전극 사이의 절연막(통상은, 산화막/질화막/산화막의 소위 ONO막에 의해 구성되는 적층막)의 두께에 의해 대략 결정된다. 플로팅 게이트 전극과 제어 게이트 전극 사이의 용량을 크게 하기 위해서는 절연막을 얇게 하면 좋지만, 플로팅 게이트 전극에 저장된 전하를 유지하기 위해서는 그다지 얇게 할 수는 없다. 또한, 셀사이즈의 미세화에 동반하여, 종래의 구조대로로는, 플로팅 게이트 전극과 제어 게이트 전극의 충분한 오버랩 면적을 확보하는 것이 곤란해지고 있다.
도 17에 종래의 AND형 비휘발성 반도체 기억 장치의 단면 구조를 나타낸다. 반도체 기판(20)의 주 표면의 소정 위치에 활성 영역을 규정하도록 소정의 간격을 두고 소자 분리 영역(1)이 형성되어 있다. 활성 영역에서는 반도체 기판(20)의 주 표면 상에 게이트 절연막(2)을 개재하여, 폴리실리콘막으로 이루어지는 T자형 플로팅 게이트(3, 7)가 마련되어 있다. 플로팅 게이트 전극(3)은 층간 절연막(6)에 매립되도록 마련되고, 플로팅 게이트 전극(7)은 플로팅 게이트 전극(3)에 접하여 층간 절연막(6)에 소정의 패턴 형상으로 마련되어 있다. 플로팅 게이트 전극(7) 상에는 절연막(ONO막)(9)이 마련되고, 이 절연막(9) 상에는 제어 게이트 전극(12)이 마련되어 있다. 제어 게이트 전극(12) 상에는 층간 절연막(14)이 마련되어 있다. 플로팅 게이트 전극을 T자형으로 하고 있는 것은 플로팅 게이트 전극과 제어 게이트 전극의 오버랩 면적을 충분히 확보하기 위한 것이다.
한편, 셀사이즈가 미세화되면 필연적으로 확보할 수 있는 가로 방향의 오버랩 길이(도 17 중의 치수 a)는 짧아져 오버랩 면적은 작게 된다. 그래서, 셀사이즈가 미세화된 경우에 오버랩 면적을 늘리고, 플로팅 게이트 전극과 제어 게이트 전극 사이의 용량을 확보하기 위해서, 도 18의 단면도에 도시하는 바와 같이, 가로 방향으로 연장되는 플로팅 게이트 전극(7)의 막두께(도면 중 b)를 두껍게 하여 측면에서의 오버랩 면적을 늘리는 방법이 채용되고 있다(도면 중의 a+2×b가 오버랩 길이, 워드선폭(깊이 방향)이 오버랩폭, 따라서, 오버랩 면적=오버랩 길이×오버랩폭).
여기서, 가로 방향으로 연장되는 플로팅 게이트 전극(7)의 막두께(도면 중 b)를 두껍게 하면, 게이트 산화막(2)의 상면으로부터 절연막(9)의 하면까지의 폴리실리콘막두께(도면 중 c)가 필연적으로 두껍게 된다. 워드선 방향(도면 중 좌우방향)의 에칭 시에는 이 폴리실리콘막 두께의 최대 부분을 반드시 에칭해야 한다. 그러나, 에칭 시간을 길게 하면 워드선이 가로 방향(지면 수직 방향)으로도 에칭되어, 워드선의 폭이 가늘어진다고 하는 문제를 들 수 있다.
또한, 폴리실리콘으로 이루어지는 플로팅 게이트 전극(3)의 하부에 마련되는 게이트 산화막(2)은 그 막두께가 얇다. 그 때문에, 오버에칭 시간에 한계가 있고, 또한, 시간 제어도 곤란하기 때문에 게이트 산화막(2)이 에칭되어 Si 기판까지 에칭되는 문제, 또는 폴리실리콘 잔여물이 발생하는 문제가 생기기 쉬운 것이 고려된다.
본 발명의 목적은 폴리실리콘으로 이루어지는 플로팅 게이트 전극의 최대 막두께 부분을 크게 하는 일없이, 플로팅 게이트 전극과 제어 게이트 전극의 오버랩 면적을 충분히 확보할 수 있게 하는 비휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 본 발명에 따른 실시예 1에서의 비휘발성 반도체 장치의 구조를 나타내는 단면도,
도 2 내지 도 9는 본 발명에 따른 실시예 1에서의 비휘발성 반도체 장치의 제조 공정을 나타내는 제 1 내지 제 8 단면도,
도 10, 도 11은 본 발명에 따른 실시예 1에서의, 메모리 셀부의 워드선 형성 에칭의, 워드선과 평행하는 방향의 제 1 및 제 2 개구부 단면도,
도 12a, 도 12b는 메모리 셀부의 워드선 형성 에칭에서의 문제를 나타내는 워드선과 평행하는 방향의 개구부 단면도,
도 13은 본 발명에 따른 실시예 2에서의 비휘발성 반도체 장치의 구조를 나타내는 단면도,
도 14, 도 15는 본 발명에 따른 실시예 2에서의 비휘발성 반도체 장치의 제조 공정을 나타내는 제 5, 제 6 단면도,
도 16a, 도 16b는 메모리 셀부의 워드선 형성 에칭에서의 문제를 나타내는, 워드선과 평행하는 방향의 개구부 단면도,
도 17은 종래 기술에서의 제 1 비휘발성 반도체 장치의 구조를 나타내는 단면도,
도 18은 종래 기술에서의 제 2 비휘발성 반도체 장치의 구조를 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 소자 분리 영역 2 : 게이트 절연막
3 : 제 1 플로팅 게이트 전극(제 1 인 도핑 비정질 실리콘막)
4a : 소스/드레인 영역 6 : 제 1 층간 절연막
6a : 평탄면 6b, 6c : 경사면
7 : 제 2 플로팅 게이트 전극(제 2 인 도핑 비정질 실리콘막)
9 : 제 3 플로팅 게이트 전극(제 3 인 도핑 비정질 실리콘막)
11 : 절연막
12 : 제 1 제어 게이트 전극(인 도핑 비정질 실리콘막)
13 : 제 2 제어 게이트 전극(텅스텐 실리콘막)
14 : 제 2 층간 절연막 20 : 실리콘 기판
본 발명에 따른 비휘발성 반도체 장치에 있어서는, 반도체 기판과, 상기 반도체 기판의 주 표면에 마련되는 게이트 절연막과, 상기 게이트 절연막 상에 마련되는 층간 절연막과, 상기 게이트 절연막에 접하여 상면만이 노출되도록 상기 층간 절연막에 매립되도록 마련되는 제 1 플로팅 게이트 전극과, 상기 층간 절연막 상에 마련되는 제 2 플로팅 게이트 전극과, 상기 제 1 플로팅 게이트 전극과 상기 제 2 플로팅 게이트 전극을 전기적으로 접속하기 위해, 상기 제 1 플로팅 게이트 전극,상기 제 2 플로팅 게이트 전극 및 상기 층간 절연막을 덮도록 마련되는 제 3 플로팅 게이트 전극과, 상기 제 3 플로팅 게이트 전극을 덮도록 마련되는 절연막과, 상기 절연막을 덮도록 마련되는 제어 게이트 전극을 구비하고, 상기 제 2 플로팅 게이트 전극의 저면 위치가 상기 제 1 플로팅 게이트 전극의 상면 위치보다도 높은 위치에 마련된다.
또한, 본 발명에 따른 비휘발성 반도체 장치의 제조 방법에 있어서는, 반도체 기판의 주 표면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 주위가 층간 절연막으로 둘러싸인 제 1 플로팅 게이트 전극을 형성하는 공정과, 상기 층간 절연막 및 상기 제 1 플로팅 게이트 전극의 상면에 반도체층을 형성하는 공정과, 상기 제 1 플로팅 게이트 전극의 상면 위치를 상기 층간 절연막의 상면 위치보다도 낮게 되도록 하고, 또한, 상기 층간 절연막의 상면에만 상기 반도체층을 잔존시키도록 상기 제 1 플로팅 게이트 전극 및 상기 반도체층의 에칭을 행하여, 잔존하는 상기 반도체층에 의해 제 2 플로팅 게이트 전극을 형성하는 공정과, 상기 제 1 플로팅 게이트 전극, 상기 층간 절연막 및 제 2 플로팅 게이트 전극을 덮도록 제 3 플로팅 게이트 전극을 형성하는 공정과, 상기 제 3 플로팅 게이트 전극을 덮도록 형성되는 절연막과, 상기 절연막을 덮도록 형성되는 제어 게이트 전극을 구비한다.
상기 비휘발성 반도체 장치 및 그 제조 방법에 의하면, 제 2 플로팅 게이트 전극의 저면 위치가 제 1 플로팅 게이트 전극의 상면 위치보다도 높은 위치로 되도록 배치함으로써, 아래쪽에 위치하는 제 1 플로팅 게이트 전극, 위쪽에 위치하는제 2 플로팅 게이트 전극 및 제 1 플로팅 게이트 전극과 제 2 플로팅 게이트 전극을 연결하는 제 3 플로팅 게이트 전극의 3층 구조로 할 수 있게 된다. 또한, 높이 방향으로 다른 위치에 제 1 플로팅 게이트 전극과 제 2 플로팅 게이트 전극을 배치했기 때문에, 제 3 플로팅 게이트 전극에 경사 부분을 생기게 할 수 있다. 그 결과, 플로팅 게이트 전극의 제어 게이트 전극과의 접촉 길이가 길게 되어, 플로팅 게이트 전극과 제어 게이트 전극의 오버랩 면적을 증가시킬 수 있게 된다.
또한, 상기 비휘발성 반도체 장치의 발명에 있어서 바람직하게는, 상기 층간 절연막에 상기 제 1 플로팅 게이트 전극의 상면 높이와 대략 동일한 높이로 되는 평탄면이 마련된다.
또한, 상기 비휘발성 반도체 장치의 발명에 있어서 바람직하게는, 상기 층간 절연막에 상기 제 1 플로팅 게이트 전극의 상단부로부터 상기 제 1 층간 절연막의 상면으로 연장되는 경사면이 마련된다. 이 구성에 의하면, 제 2 플로팅 게이트 전극과 반도체 기판에 마련되는 확산층 배선 영역의 거리가 충분히 마련되기 때문에, 제 2 플로팅 게이트 전극 기생 용량과 확산층 배선 영역 사이의 기생 용량의 증대에 의한 비휘발성 반도체 장치의 커플링 비의 저하를 미연에 해소할 수 있게 된다.
또한, 상기 비휘발성 반도체 장치의 발명에 있어서 바람직하게는, 상기 제 1 플로팅 게이트 전극 및 상기 제 2 플로팅 게이트 전극은 공간적으로 떨어진 곳에 위치하여, 상기 제 3 플로팅 게이트 전극에 의해 상기 제 1 플로팅 게이트 전극과 상기 제 2 플로팅 게이트 전극의 전기적 접속이 도모된다.
이 구성에 의해, 플로팅 게이트 전극으로서의 막두께가 종래의 구조와 같이커지는 경우가 없다. 그 결과, 플로팅 게이트 전극의 최대 막두께 부분을 크게 하지 않고, 플로팅 게이트 전극과 제어 게이트 전극의 오버랩 면적을 충분히 확보할 수 있게 된다.
또한, 상기 비휘발성 반도체 장치 및 그 제조 방법의 발명에 있어서 바람직하게는, 상기 제 2 플로팅 게이트 전극의 막두께는 상기 제 1 플로팅 게이트 전극의 막두께보다도 얇게 마련된다. 이에 따라, 워드선 방향의 플로팅 게이트 전극의 에칭 시에 막두께가 얇은 게이트 산화막에 지나친 오버에칭이 걸리는 것을 방지할 수 있게 된다.
또한, 상기 비휘발성 반도체 장치의 발명에 있어서 바람직하게는, 상기 제 3 플로팅 게이트 전극은 n형 불순물을 포함하는 실리콘으로 구성된다.
또한, 상기 비휘발성 반도체 장치 및 그 제조 방법의 발명에 있어서 바람직하게는, 상기 제 3 플로팅 게이트 전극은 상기 제 1 플로팅 게이트 전극보다 n형 불순물을 많이 포함한다. 이에 따라, 제 3 플로팅 게이트 전극으로부터 제 1 플로팅 게이트 전극을 향해 불순물을 확산시킴으로써, 불순물 농도가 옅은 제 1 플로팅 게이트 전극의 농도를 높여 셀 동작 시의 인가 전압에 의한 공핍화를 막을 수 있게 된다.
또한, 상기 비휘발성 반도체 장치 및 그 제조 방법의 발명에 있어서 바람직하게는, 상기 제 2 플로팅 게이트 전극은 상기 제 1 플로팅 게이트 전극보다 n형 불순물을 많이 포함한다. 이에 따라, 제 2 플로팅 게이트 전극으로부터 불순물을 확산시킴으로써, 불순물 농도가 옅은 제 1 플로팅 게이트 전극의 불순물 농도를 높여 셀 동작 시의 인가 전압에 의한 공핍화를 막을 수 있게 된다.
또한, 상기 비휘발성 반도체 장치의 제조 방법의 발명에 있어서 바람직하게는, 상기 제 2 플로팅 게이트 전극을 형성하는 공정은, 상기 제 1 플로팅 게이트 전극 및 상기 반도체층의 에칭에 이용되는 부식액으로, 상기 제 1 플로팅 게이트 전극과 상기 층간 절연막의 에칭에서의 속도비가 1:1로 되는 부식액이 이용된다. 이에 따라, 상기 층간 절연막에 상기 제 1 플로팅 게이트 전극의 상면 높이와 대략 동일한 높이로 되는 평탄면을 형성할 수 있게 된다.
또한, 상기 비휘발성 반도체 장치의 제조 방법의 발명에 있어서 바람직하게는, 상기 제 2 플로팅 게이트 전극을 형성하는 공정은, 상기 제 1 플로팅 게이트 전극 및 상기 반도체층의 에칭에 이용되는 부식액으로, 상기 제 1 플로팅 게이트 전극과 상기 층간 절연막의 에칭에서의 속도비가 5:1 이상으로 되는 부식액이 이용된다. 이에 따라, 상기 층간 절연막에 상기 제 1 플로팅 게이트 전극의 상단부로부터 상기 제 1 층간 절연막의 상면으로 연장되는 경사면을 형성할 수 있게 된다.
또한, 상기 비휘발성 반도체 장치의 제조 방법의 발명에 있어서 바람직하게는, 상기 제 1 플로팅 게이트 전극, 상기 제 2 플로팅 게이트 전극 및 상기 제 3 플로팅 게이트 전극은 비정질 실리콘이다.
또한, 상기 비휘발성 반도체 장치의 제조 방법의 발명에 있어서 바람직하게는, 상기 제 1 플로팅 게이트 전극, 상기 제 2 플로팅 게이트 전극 및 상기 제 3 플로팅 게이트 전극은 폴리실리콘이다.
또한, 상기 비휘발성 반도체 장치의 제조 방법의 발명에 있어서 바람직하게는, 상기 층간 절연막은 CVD 산화막이다.
또한, 상기 비휘발성 반도체 장치의 제조 방법의 발명에 있어서 바람직하게는 워드선 형성 공정을 더 구비하고, 상기 워드선에 형성되는 개구부에 퇴적된 상기 제 3, 제 2 및 제 1 플로팅 게이트 전극 재료를 제거한 후에, 상기 개구부의 저면 부분에 잔존하는 상기 플로팅 게이트 전극 재료를 제거하는 공정을 더 갖는다. 또한, 바람직하게는, 상기 개구부의 저면 부분에 잔존하는 제 1 플로팅 게이트 전극 재료의 제거에 희석한 암모니아 용액을 이용한다. 이에 따라, 개구부의 저면 부분에 잔존하는 제 1 플로팅 게이트 전극 재료를 확실히 제거할 수 있게 된다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명에 따른 각 실시예에서의 비휘발성 반도체 장치의 구조 및 그 제조 방법에 대하여 도면을 참조하여 설명한다.
(실시예 1)
우선, 본 실시예에서의 비휘발성 반도체 장치의 구조 및 그 제조 방법에 대하여 도 1 내지 도 9를 참조하여 설명한다. 또, 본 실시예에서의 비휘발성 반도체 장치는 AND형 플래시 메모리이며, 도 1은 본 실시예에서의 비휘발성 반도체 장치의 구조를 나타내는 단면도이며, 도 2 내지 도 9는 본 실시예에서의 비휘발성 반도체 장치의 제조 방법을 나타내는 단면도이다.
(비휘발성 반도체 장치의 구조)
도 1을 참조하여, 반도체 기판인 실리콘 기판(20)의 소정 위치에 활성 영역을 규정하도록 소자 분리 영역(1)이 마련되어 있다. 실리콘 기판(20)의 주 표면에는 게이트 절연막(2)이 마련되어 있다. 게이트 절연막(2) 상에는 제 1 층간 절연막(6)이 마련되고, 또한, 게이트 절연막(2)에 접하여, 상면만이 노출되도록 제 1 층간 절연막(6)에 매립되는 제 1 플로팅 게이트 전극(3)이 마련되어 있다. 제 1 플로팅 게이트 전극(3)을 둘러싸는 주위의 제 1 층간 절연막(6)에는 제 1 플로팅 게이트 전극(3)의 상면 높이와 동일한 높이로 되는 평탄면(6a)이 마련되고, 이 평탄면(6a)의 단부로부터 제 1 층간 절연막(6)의 상면으로 연장되는 경사면(6b)이 마련되어 있다. 또한, 소자 분리 영역(1)의 위쪽에 위치하는 제 1 층간 절연막(6)의 상면은 제 1 플로팅 게이트 전극(3)의 상면보다도 높아지도록 마련되어 있다. 소자 분리 영역(1)의 위쪽에 위치하는 제 1 층간 절연막(6)의 상면에는 워드선 방향으로 소정의 간격을 두고 분리된 제 2 플로팅 게이트 전극(7)이 마련되어 있다. 그 결과, 제 2 플로팅 게이트 전극(7)의 저면 위치가 제 1 플로팅 게이트 전극(3)의 상면 위치보다도 높은 위치로 된다.
제 1 플로팅 게이트 전극(3), 제 2 플로팅 게이트 전극(7) 및 층간 절연막(6)의 상면에는, 제 1 플로팅 게이트 전극(3)과 제 2 플로팅 게이트 전극(7)을 전기적으로 접속하기 위한 제 3 플로팅 게이트 전극(9)이 제 1 플로팅 게이트 전극(3)과 제 2 플로팅 게이트 전극(7) 사이에 연속적으로 마련되어 있다. 이 제 3 플로팅 게이트 전극(9)의 상면에는 워드선 방향으로 연속되는 절연막(11)이 마련되어 있다. 또한, 이 절연막(11) 상에는 절연막(11)에 따라 제 1 및 제 2 제어 게이트 전극(12, 13)이 마련되어 있다. 또한, 제 2 제어 게이트 전극(13) 상에는 제 2 제어 게이트 전극(13)에 따라 제 2 층간 절연막(14)이 마련되어 있다.
(비휘발성 반도체 기억 장치의 제조 방법)
다음으로, 상기 구조로 이루어지는 비휘발성 반도체 기억 장치의 제조 방법에 대하여, 도 2 내지 도 9를 참조하여 설명한다. 우선, 도 2를 참조하여, 실리콘 기판(20)의 표면에 건식 에칭에 의해 트렌치를 형성한다. 그 후, 이 트렌치에 CVD(Chemical Vapor Deposition)법 등에 의해 SiO2등으로 이루어지는 소자 분리 영역(1)을 형성한다. 다음으로, 실리콘 기판(20)의 주 표면에 막두께가 대략 8.5㎚인 열 산화막으로 이루어지는 게이트 절연막(2)을 형성한다. 그 후, 게이트 절연막(2) 상에 막두께가 대략 150㎚, 불순물 농도가 대략 1×1020/㎤정도인 제 1 인 도핑 비정질 실리콘막(3)을 퇴적한다. 또한, 이 제 1 인 도핑 비정질 실리콘막(3) 상에 막두께가 대략 200㎚인 실리콘 질화막(4)을 퇴적한다.
이 때, 제 1 인 도핑 비정질 실리콘막(3)의 인 농도는 셀의 전기적 동작을 생각하면 전압을 인가했을 때의 공핍화를 피하기 위해서는 1×1020/㎤보다 충분히 농도가 높은 쪽이 좋다. 그러나, 인 농도를 높게 하면, 이후의 프로세스 흐름의 열 인산 처리 시에 이 제 1 인 도핑 비정질 실리콘막(3)에 열 인산이 확산되어, 제 1 인 도핑 비정질 실리콘막(3)의 아래쪽에 위치하는 게이트 산화막(2)에 악영향을미친다. 따라서, 셀의 전기 특성의 관점에서는 인 농도는 높은 쪽이 바람직하지만, 인 농도를 1×1020/㎤보다 높게 할 수는 없다.
다음으로, 실리콘 질화막(4) 상의 제 1 플로팅 게이트 전극이 형성되는 영역에 대응하는 위치에 소정의 패턴 형상을 갖는 포토레지스트막(5)을 포토리소그래피 기술을 이용하여 형성한다. 그 후, 이 포토레지스트막(5)을 마스크로 하여 이방성 에칭에 의해 실리콘 질화막(4)을 패터닝한다. 이 때 주변 회로 영역은 포토레지스트막(5)으로 덮여 있고, 주변 회로 영역의 실리콘 질화막(4)은 에칭되지 않는다. 또, 주변 회로 영역의 도시는 생략한다.
다음으로, 도 3을 참조하여, 포토레지스트막(5)을 제거한 후, 패터닝된 실리콘 질화막(4)을 마스크로 하여 이방성 에칭에 의해 제 1 인 도핑 비정질 실리콘막(3)을 패터닝한다. 이 에칭 공정에서도, 주변 회로 영역은 실리콘 질화막(4)에 의해 전면이 덮여 있기 때문에 에칭되는 경우는 없다.
다음으로, 패터닝된 제 1 인 도핑 비정질 실리콘막(3)을 마스크로 하여, 실리콘 기판(20)에 비소(As)를 대략 1×1013/㎠정도로 이온 주입법에 의해 주입해서 소스/드레인 영역(4a)을 형성한다. 또, 도시하지 않지만, 제 1 인 도핑 비정질 실리콘막(3)의 측면에 사이드월을 형성한 후, 사이드월 및 제 1 인 도핑 비정질 실리콘막(3)을 마스크로 하여, 실리콘 기판(20)에 비소를 대략 2×1015/㎠정도로 이온 주입법에 의해 주입해서 LDD 구조의 소스/드레인 영역을 형성하는 공정을 채용할 수도 있다.
다음으로, 도 4를 채용하여, 실리콘 기판(20)의 표면 전면에 CVD법에 의해 TEOS 산화막으로 이루어지는 제 1 층간 절연막(6)을 대략 500㎚ 퇴적한다. 그 후, CMP(Chemical Mechanical Polishing)법에 의해 실리콘 질화막(4)이 노출될 때까지 제 1 층간 절연막(6)의 표면을 평활하게 한다.
다음으로, 도 5를 참조하여, 제 1 층간 절연막(6) 및 실리콘 질화막(4)을 대략 150㎚정도로 동시에 건식 에치백한다. 실리콘 질화막(4)은 이 건식 에치백에 의해 완전히 제거되는 경우는 없다. 건식 에치백 후, 열 인산에 의해서 제 1 인 도핑 비정질 실리콘막(3) 상의 실리콘 질화막(4)을 완전히 제거하여, 제 1 인 도핑 비정질 실리콘막(3)의 표면을 노출시킨다. 이 시점에서, 제 1 인 도핑 비정질 실리콘막(3)의 상면 높이와, 그 주위를 둘러싸는 제 1 층간 절연막(6)의 상면 높이가 대략 같아진다.
다음으로, 불소산을 이용하여, 노출되어 있는 제 1 인 도핑 비정질 실리콘막(3)의 상면에 형성된 자연 산화막을 제거한 후, 제 1 층간 절연막(6) 및 제 1 인 도핑 비정질 실리콘막(3)의 상면에, 불순물 농도가 대략 4×1020/㎤정도인 제 2 인 도핑 비정질 실리콘막(7)을 대략 75㎚ 퇴적한다.
이 제 2 인 도핑 비정질 실리콘막(7)의 퇴적막 두께는 도 2에 나타내는 공정에서 설명한 제 1 인 도핑 비정질 실리콘막(3)의 퇴적 두께(150㎚)보다도 얇은 쪽이 바람직하다.
그 이유는 워드선 방향의 플로팅 게이트 전극의 에칭 시에, 제 1 인 도핑 비정질 실리콘막(3) 및 제 2 인 도핑 비정질 실리콘막(7)의 양쪽을 동시에 제거해야 하기 때문에, 막두께가 대략 8.5㎚인 게이트 산화막(2) 상에 존재하는 제 1 인 도핑 비정질 실리콘막(3)보다, 소스/드레인 영역(4a) 상에 위치하는 막두께가 대략 150㎚인 제 1 층간 절연막(6) 상에 존재하는 제 2 인 도핑 비정질 실리콘막(7)쪽이 얇은 쪽이 에칭 시에는 바람직하기 때문이다. 또, 제 1 층간 절연막(6)은 그 퇴적 시에는 막두께가 대략 500㎚이지만, 프로세스 과정을 거치는 것에 의해 막두께가 대략 150㎚로 된다. 즉, 막두께가 얇은 게이트 산화막(2)에 지나친 오버에칭이 걸리면 부식액이 에칭 스토퍼인 게이트 산화막(2)을 관통하여, 실리콘 기판(20)을 에칭하는 결과가 되기 때문이다.
또한, 제 2 인 도핑 비정질 실리콘막(7)의 인 농도는 제 1 인 도핑 비정질 실리콘막(3)의 인 농도보다 높아지도록 마련되어 있다. 이것은 제 2 인 도핑 비정질 실리콘막(7)으로부터 인을 확산시킴으로써, 불순물 농도가 옅은 제 1 인 도핑 비정질 실리콘막(3)의 불순물 농도를 높여 셀 동작 시의 인가 전압에 의한 공핍화를 방지하기 위한 것이다.
또한, 제 1 인 도핑 비정질 실리콘막(3)의 불순물 농도를 처음부터 높게 하지 않은 것은 상술한 바와 같다. 따라서, 본 공정에서는, 열 인산 처리는 이미 종료한 단계이므로, 확산 현상에 의해 제 1 인 도핑 비정질 실리콘막(3)의 농도가 높아져도 아무런 문제도 발생하지 않는다.
다시, 도 5를 참조하여, 활성 영역에 위쪽 위치를 개구하여 소자 분리 영역(1)의 위쪽에 잔존하도록, 제 2 인 도핑 비정질 실리콘막(7) 상에 포토레지스트막(8)을 형성한다. 그 후, 도 6을 참조하여, 이 포토레지스트막(8)을 마스크로 하여 건식 에칭 프로세스에 의해, 제 2 인 도핑 비정질 실리콘막(7) 및 제 1 인 도핑 비정질 실리콘막(3)을 대략 150㎚ 상당 에칭한다. 이에 따라, 메모리 셀부의 제 2 인 도핑 비정질 실리콘막(7)이 제거되고, 또한 제 1 인 도핑 비정질 실리콘막(3)도 절반 정도 에칭된다.
그 결과, 제 1 인 도핑 비정질 실리콘막으로 이루어지는 제 1 플로팅 게이트 전극(3)이 완성된다. 또, 이 건식 에칭 프로세스에 있어서는, 인 도핑 비정질 실리콘막과 제 1 층간 절연막(6)의 에칭 속도비가 1:1로 되는 부식액을 이용하여 실행한다. 그 후, 포토레지스트막(8)을 제거한다.
이에 따라, 도 6에 도시하는 바와 같이, 제 1 플로팅 게이트 전극(3)과 제 1 층간 절연막(6)이 동시에 에칭되고, 제 1 층간 절연막(6)에는 제 1 플로팅 게이트전극(3)의 상면 높이와 동일한 높이로 되는 평탄면(6a)과, 이 평탄면(6a)의 단부로부터 제 1 층간 절연막(6)의 상면으로 연장되는 경사면(6b)이 마련된다.
또한, 소자 분리 영역(1)의 위쪽에 위치하는 제 1 층간 절연막(6)의 상면은 포토마스크로 덮여 있기 때문에 에칭되는 경우는 없고, 제 1 플로팅 게이트 전극(3)의 상면보다도 높아진다. 또, 도시하지는 않지만, 주변 회로 영역은 포토레지스트막(8)으로 덮여 있고 에칭은 되지 않는다. 또, 이 에칭 공정에서는, 포토레지스트막(8)을 이용하여 메모리 셀부의 제 1 플로팅 게이트 전극(3)의 위쪽 영역이 개구하는 패턴을 형성했지만, 예컨대, 질화막을 상기한 바와 같이 패터닝하여, 질화막 마스크로 인 도핑 비정질 실리콘막을 에칭하여, 열 인산에 의해서 질화막마스크를 제거하는 공정을 채용할 수도 있다. 따라서, 포토마스크는 포토레지스트막에 한정되는 것이 아니다.
다음으로, 도 7을 참조하여, HF 처리에 의해 제 1 플로팅 게이트 전극(3) 및 제 2 인 도핑 비정질 실리콘막(7)의 상면에 형성된 자연 산화막을 제거한 후, 막두께가 대략 20㎚ 정도인 제 3 인 도핑 비정질 실리콘막(9)을 퇴적한다. 이에 따라, 제 1 플로팅 게이트 전극(3)과 제 2 인 도핑 비정질 실리콘막(7)이 전기적으로 접속된다. 이 제 3 인 도핑 비정질 실리콘막(9)의 불순물 농도는 대략 4×1020/㎤ 정도로, 제 1 인 도핑 비정질 실리콘막(3)의 불순물 농도보다 높게 형성되어 있다. 이것은 제 3 인 도핑 비정질 실리콘막(9)으로부터 제 1 플로팅 게이트 전극(3)을 향해 인을 확산시킴으로써, 불순물 농도가 옅은 제 1 플로팅 게이트 전극(3)의 농도를 높여 셀 동작 시의 인가 전압에 의한 공핍화를 방지하기 위한 것이다.
다음으로, 도 8을 참조하여, 메모리 셀부의 제 2 인 도핑 비정질 실리콘막(7)의 대략 중앙 영역에 개구부를 갖는 포토레지스트막(10)을 형성한다. 그 후, 도 9를 참조하여, 포토레지스트막(10)을 마스크로 하여 제 3 인 도핑 비정질 실리콘막(9) 및 제 2 인 도핑 비정질 실리콘막(7)을 건식 에칭하고, 제 1 층간 절연막(6)에서 에칭을 멈춘다. 이에 따라, 제 3 인 도핑 비정질 실리콘막(9) 및 제 2 인 도핑 비정질 실리콘막(7)이 분리 상에서 분단되는 것에 의해, 제 2 플로팅 게이트 전극(7) 및 제 3 플로팅 게이트 전극(9)의 한 방향이 완성된다. 그 후, 포토레지스트막(10)을 제거한다.
다음으로, 도 10을 참조하여, HF 처리에 의해, 노출되는 제 2 플로팅 게이트 전극(7) 및 제 3 플로팅 게이트 전극(9)의 표면을 깨끗하게 하고, CVD법에 의해 산화막, 질화막, 산화막의 적층막으로 이루어지는 절연막(11)을 퇴적시킨다. 이 절연막(11)은 비휘발성 반도체 장치에서의 소위 ONO막이다. 그 후, 산소 분위기 중에서 이 ONO막으로 이루어지는 절연막(11)에 대하여 어닐링 처리를 한다.
다음으로, 도시하지 않지만, 주변 회로 영역만이 개구된 포토레지스트 마스크를 형성한다. 이 포토레지스트 마스크를 이용하여 주변 회로 영역의 절연막(11), 제 3 플로팅 게이트 전극(9), 제 2 플로팅 게이트 전극(7) 및 제 1 플로팅 게이트 전극(3)을 형성하기 위해 퇴적한 제 3, 제 2 및 제 1 인 도핑 비정질 실리콘막(9, 7, 3)을 순차 에칭에 의해 제거한다.
또한, 도시하지 않지만, 주변 회로 영역만이 개구된 포토레지스트 마스크를 이용하여, HF액에 의해서 주변 회로 영역의 게이트 절연막(2)을 에칭에 의해 제거해서, 주변 회로 영역의 실리콘 기판(20)의 표면을 노출시킨다. 그 후, H2SO4/H2O2용액(황산과수용액) 등으로 포토레지스트 마스크를 제거한다. 또한 불소산액(HF액)으로 실리콘 기판(20)의 표면을 세정한 후, 주변 회로 영역에 게이트 산화막으로 되는 열 산화막을 20㎚ 형성한다.
다시 도 1을 참조하여, 제어 게이트 전극을 구성하는 인 도핑 비정질 실리콘막(12)을, 실리콘 기판(20)의 위쪽 전면에 대략 100㎚ 퇴적하고, 또한, 인 도핑 비정질 실리콘막(12)의 위쪽 전면에 텅스텐 실리콘막(13)을 대략 100㎚ 퇴적한다.그 후, 텅스텐 실리콘막(13) 상에, CVD법에 의해 TEOS막으로 이루어지는 제 2 층간 절연막(14)을 대략 220㎚ 퇴적한다.
포토레지스트에 의해 주변 회로 게이트, 메모리 셀부의 워드선을 패터닝한다. 이 포토레지스트를 마스크로 하여 TEOS막(14)을 건식 에칭한 후, 레지스트를 제거한다. 또한, 패터닝된 TEOS막(14)을 마스크로 하여, 메모리 셀부와 주변 회로부의 텅스텐 실리콘막(13)과, 그 아래의 비정질 실리콘막(12)을 에칭한다. 이에 따라, 도 10에 나타내는 단면 형상의 반도체 장치가 얻어진다. 또, 도 10의 단면에서의 프로세스에 있어서는, 인 도핑 비정질 실리콘막(12) 및 텅스텐 실리콘막(13)을 퇴적한 후, 인 도핑 비정질 실리콘막(12) 및 텅스텐 실리콘막(13)은 제거되게 되기 때문에, 결과적으로, 도 10에 나타내는 단면 구조로 된다. 또 도 10은 도 1에 나타내는 단면 구조의 워드선에 형성되는 개구부의 단면도이다. 워드선부는 도 1에 나타내는 구조대로이다.
다음으로, 메모리 셀부만을 개구한 패턴을 갖는 포토레지스트막을 형성한 후에, 먼저 패터닝된 TEOS막(14)을 마스크로 하여, 워드선과 워드선 사이의 ONO막(11)을 이방성 건식 에칭에 의해 제거한다. 또한, 이방성 건식 에칭에 의해, 워드선과 워드선 사이에 적층된 제 3 및 제 1 비정질 실리콘막(9, 3)과, 적층된 제 3 및 제 2 비정질 실리콘막(9, 7)을 각각 제거한다. 이에 따라, 도 11에 나타내는 단면 형상의 반도체 장치가 얻어진다. 또, 도 11은 도 1에 나타내는 단면 구조의 워드선에 형성되는 개구부의 단면도이다. 워드선부는 도 1에 나타내는 구조대로이다.
다음으로, 주변 회로 영역을 덮고 있는 레지스트막을 제거한 후에, 희석한 암모니아 용액으로 확산층 상의 두꺼운 절연막(6)과 제 1 게이트(3)의 경계의 바닥에 남아 있는, 먼저 건식 에칭으로 제거할 수 없었던 메모리 셀부의 제 1 비정질 실리콘막의 잔여물을 습식 에칭에 의해 제거한다. 종래의 건식 에칭 프로세스에서는, 두꺼운 절연막(6)으로 둘러싸인 제 1 비정질 실리콘막(3)은 제 1 게이트의 형상이 순방향 테이퍼 경향으로 되었을 때, 도 12에 도시하는 바와 같이, 두꺼운 절연막(6)의 상부가 차양 모양으로 되어 하부에 잔여물이 발생하기 쉬웠다.
그러나, 희석한 암모니아 용액은 액체이므로, 흘러들어가 에칭하는 효과가 있어서, 건식 에칭에 의해서는 음으로 되어 에칭 플라즈마가 들어가기 어렵기 때문에 에칭되기 어려운 부분의 폴리실리콘 잔여물을 문제없이 제거할 수 있게 된다.
또, 도 12a는 본 실시예 1에서의 문제점을 지적하기 위한 단면도이며, 도 12b는 제 1 비정질 실리콘막(3)이 잔여물로서 남은 경우의 문제점을 지적하기 위한 단면도이다.
다음으로, 도시하지 않지만, 주변 회로 영역의 n채널 트랜지스터의 소스 영역 및 드레인 영역에 n형 불순물을 이온 주입법에 의해 주입하고, p채널 트랜지스터의 소스 및 드레인 영역에 p형 불순물을 이온 주입법에 의해 각각 주입한다. 그 후, 층간 절연막을 1000㎚ 퇴적 후, 각 소자에 접촉하기 위한 구멍을 개구하여 Al 등의 금속에 의해서 회로를 접속한다. 이에 따라, 도 1에 나타내는 본 실시예에서의 비휘발성 반도체 장치가 완성된다.
(작용·효과)
이상, 본 실시예에서의 비휘발성 반도체 장치 및 그 제조 방법에 의하면 제 2 플로팅 게이트 전극(7)의 저면 위치가 제 1 플로팅 게이트 전극(3)의 상면 위치보다도 높은 위치로 되도록 배치함으로써, 아래쪽에 위치하는 제 1 플로팅 게이트 전극(3), 위쪽에 위치하는 제 2 플로팅 게이트 전극(7) 및 제 1 플로팅 게이트 전극(3)과 제 2 플로팅 게이트 전극(7)을 연결하는 제 3 플로팅 게이트 전극(9)의 3층 구조로 할 수 있게 된다. 또한, 높이 방향으로 다른 위치에 제 1 플로팅 게이트 전극(3)과 제 2 플로팅 게이트 전극(7)을 배치했기 때문에, 제 3 플로팅 게이트 전극(9)에 경사 부분을 생기게 할 수 있다. 이에 따라, 플로팅 게이트 전극의 제어 게이트 전극과의 접촉 길이가 길어져, 플로팅 게이트 전극과 제어 게이트 전극의 오버랩 면적을 증가시킬 수 있게 된다.
그 결과, 인 도핑 비정질 폴리실리콘으로 이루어지는 플로팅 게이트 전극의 최대 막두께 부분을 크게 하는 일없이, 플로팅 게이트 전극과 제어 게이트 전극의 오버랩 면적을 충분히 확보할 수 있게 된다.
(실시예 2)
다음으로, 본 발명에 따른 실시예에서의 비휘발성 반도체 장치의 구조 및 그 제조 방법에 대하여 도 13 내지 도 15를 참조하여 설명한다. 또, 본 실시예에서의 비휘발성 반도체 장치는 AND형 플래시 메모리이며, 도 13은 본 실시예에서의 비휘발성 반도체 장치의 구조를 나타내는 단면도이고, 도 14 및 도 15는 본 실시예에서의 비휘발성 반도체 장치의 제조 방법을 나타내는 단면도이다. 또, 이하의 설명에서는 본 실시예에서의 특징적 구조 부분만을 설명하는 것으로 하고, 상기 실시예 1과 동일 또는 상당 부분에 대해서는 동일한 참조 번호를 부여하여 상세한 설명은 생략한다.
(비휘발성 반도체 장치의 구조)
우선, 상기 실시예 1에서의 비휘발성 반도체 장치의 구조에 있어서는, 도 1을 참조하면, 제 1 플로팅 게이트 전극(3)을 둘러싸는 주위의 제 1 층간 절연막(6)도 제 1 플로팅 게이트 전극(3)의 상면 높이와 동일한 높이로 되도록 마련되어 있다. 그 결과, 이 영역에서 제 2 플로팅 게이트 전극(7)과 소스/드레인 영역(4a)의 거리가 가까워져, 기생 용량이 증대하고 비휘발성 반도체 장치의 커플링 비가 저하하는 문제가 발생하는 것이 고려된다. 그래서, 본 실시예에서의 비휘발성 반도체 장치에서는 이 문제를 해결하는 구조를 구비하고 있다.
도 13을 참조하여, 본 실시예에서의 비휘발성 반도체 장치는, 제 1 플로팅 게이트 전극(3)을 둘러싸는 주위의 제 1 층간 절연막(6)에는 제 1 플로팅 게이트 전극(3)의 상면 높이와 동일한 높이의 평탄면이 형성되는 일없이, 제 1 플로팅 게이트 전극(3)의 상단부로부터 제 1 층간 절연막(6)의 상면으로 연장되는 경사면(6c)이 형성되어 있다. 그 밖의 구성은 상기 실시예 1에서의 비휘발성 반도체 장치와 동일하다.
(비휘발성 반도체 장치의 제조 방법)
다음으로, 상기 구조로 이루어지는 비휘발성 반도체 기억 장치의 제조 방법에 대하여, 도 5, 도 14 및 도 15를 참조하여 설명한다. 또, 상기 도 2 내지 도 4에 나타내는 것까지의 공정은 상기 실시예 1과 동일하기 때문에 그 설명은 생략한다.
도 5를 참조하여, 포토레지스트(8)를 마스크로 하여 건식 에칭 프로세스에 의해, 제 2 인 도핑 비정질 실리콘막(7) 및 제 1 인 도핑 비정질 실리콘막(3)을 대략 150㎚ 상당 에칭한다. 이에 따라, 도 14에 도시하는 바와 같이, 메모리 셀부의 제 2 인 도핑 비정질 실리콘막(7)이 제거되고, 또한 제 1 인 도핑 비정질 실리콘막(3)도 절반정도 에칭된다.
그 결과, 인 도핑 비정질 실리콘막으로 이루어지는 제 1 플로팅 게이트 전극(3)이 완성된다. 또, 이 건식 에칭 프로세스에 있어서는, 인 도핑 비정질 실리콘막과 제 1 층간 절연막(6)의 에칭 속도비가, 실시예 1과는 달리, 5:1 이상으로 되는 부식액을 이용하여 실행한다. 그 후, 포토레지스트(8)를 제거한다.
이에 따라, 도 14에 도시하는 바와 같이, 제 1 플로팅 게이트 전극(3)만이 에칭되어, 제 1 층간 절연막(6)은 실시예 1과 같이 크게 에칭되는 일없이, 제 1 플로팅 게이트 전극(3)의 상단부로부터 제 1 층간 절연막(6)의 상면으로 연장되는 경사면(6c)만이 형성되게 된다.
다음으로, 도 15를 참조하여, 상기 실시예 1의 경우와 마찬가지로, HF 처리에 의해 제 1 플로팅 게이트 전극(3) 및 제 2 인 도핑 비정질 실리콘막(7)의 상면에 형성된 자연 산화막을 제거한 후, 막두께가 대략 20㎚ 정도인 제 3 인 도핑 비정질 실리콘막(9)을 퇴적한다. 그 후, 상기 실시예 1에서 나타낸, 도 8 내지 도 11에 나타내는 공정과 마찬가지의 공정을 채용함으로써 도 13에 나타내는 본 실시예에서의 비휘발성 반도체 장치가 완성된다.
(작용·효과)
이상, 본 실시예에서의 비휘발성 반도체 장치 및 그 제조 방법에 의하면, 상기 실시예 1과 마찬가지의 작용 효과를 얻을 수 있다. 또한, 도 12에 설명한 것과 마찬가지의 문제 발생에 대해서도(도 16 참조) 본 실시예에서 해결할 수 있게 된다. 또한, 본 실시예에서는, 제 1 플로팅 게이트 전극(3)을 둘러싸는 주위의 제 1 층간 절연막(6)에는 제 1 플로팅 게이트 전극(3)의 상면 높이와 동일한 높이의 평탄면이 형성되는 일없이, 제 1 플로팅 게이트 전극(3)의 상단부로부터 제 1 층간 절연막(6)의 상면으로 연장되는 경사면(6c)이 형성되어 있기 때문에, 제 2 플로팅 게이트 전극(7)과 소스/드레인 영역(4a)의 거리가 실시예에 비해 멀어지게 되어, 기생 용량의 증대에 의한 비휘발성 반도체 장치의 커플링 비의 저하를 미연에 해소할 수 있게 된다.
또, 상기 각 실시예에서, 제 1 인 도핑 비정질 실리콘막(3) 대신에 도핑되지 않은 비정질 실리콘을 이용할 수도 있다. 또한, 비정질 실리콘막에 대해서는 폴리실리콘을 사용할 수도 있다. 또한, 퇴적 시는 비정질 실리콘이어도 이후의 프로세스 흐름에서의 열 처리에 의해 폴리실리콘으로 변하는 경우가 있다.
본 발명에 의한 비휘발성 반도체 장치 및 그 제조 방법에 의하면, 플로팅 게이트 전극의 최대 막두께를 크게 늘리지 않고, 단차부를 늘리는 것으로 플로팅 게이트 전극과 제어 게이트 전극의 오버랩 면적을 비약적으로 향상시킬 수 있게 된다.
또한, 메모리 셀부의 워드선 형성 시의 게이트 에칭에 있어서, 주위를 층간 절연막과 워드선으로 둘러싸인 개구부에서 플라즈마가 들어가기 어렵고, 건식 에칭으로서는 개구부의 저부에 도전층의 잔여물이 나가기 쉬운 경우에, 건식 에칭으로 형상 형성 후에 습식 에칭을 행함으로써 개구부 저부의 잔여물을 확실히 제거할 수 있게 된다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
Claims (2)
- 반도체 기판과,상기 반도체 기판의 주 표면에 마련되는 게이트 절연막과,상기 게이트 절연막 상에 마련되는 층간 절연막과,상기 게이트 절연막에 접하여, 상면만이 노출되도록 상기 층간 절연막에 매립되도록 마련되는 제 1 플로팅 게이트 전극과,상기 층간 절연막 상에 마련되는 제 2 플로팅 게이트 전극과,상기 제 1 플로팅 게이트 전극과 상기 제 2 플로팅 게이트 전극을 전기적으로 접속하기 위해, 상기 제 1 플로팅 게이트 전극, 상기 제 2 플로팅 게이트 전극 및 상기 층간 절연막을 덮도록 마련되는 제 3 플로팅 게이트 전극과,상기 제 3 플로팅 게이트 전극을 덮도록 마련되는 절연막과,상기 절연막을 덮도록 마련되는 제어 게이트 전극을 구비하고,상기 제 2 플로팅 게이트 전극의 저면 위치가 상기 제 1 플로팅 게이트 전극의 상면 위치보다도 높은 위치에 마련되는비휘발성 반도체 기억 장치.
- 반도체 기판의 주 표면에 게이트 절연막을 형성하는 공정과,상기 게이트 절연막 상에 주위가 층간 절연막으로 둘러싸인 제 1 플로팅 게이트 전극을 형성하는 공정과,상기 층간 절연막 및 상기 제 1 플로팅 게이트 전극의 상면에 반도체층을 형성하는 공정과,상기 제 1 플로팅 게이트 전극의 상면 위치를 상기 층간 절연막의 상면 위치보다도 낮게 되도록 하고, 또한, 상기 층간 절연막의 상면에만 상기 반도체층을 잔존시키도록 상기 제 1 플로팅 게이트 전극 및 상기 반도체층의 에칭을 행하여, 잔존하는 상기 반도체층에 의해 제 2 플로팅 게이트 전극을 형성하는 공정과,상기 제 1 플로팅 게이트 전극, 상기 층간 절연막 및 제 2 플로팅 게이트 전극을 덮도록 제 3 플로팅 게이트 전극을 형성하는 공정과,상기 제 3 플로팅 게이트 전극을 덮도록 절연막을 형성하는 공정과,상기 절연막을 덮도록 제어 게이트 전극을 형성하는 공정을 구비하는비휘발성 반도체 기억 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001215360A JP2003031702A (ja) | 2001-07-16 | 2001-07-16 | 不揮発性半導体記憶装置およびその製造方法 |
| JPJP-P-2001-00215360 | 2001-07-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030006997A KR20030006997A (ko) | 2003-01-23 |
| KR100438242B1 true KR100438242B1 (ko) | 2004-07-02 |
Family
ID=19050014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0033439A KR100438242B1 (ko) | 2001-07-16 | 2002-06-15 | 비휘발성 반도체 기억 장치 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6818505B2 (ko) |
| JP (1) | JP2003031702A (ko) |
| KR (1) | KR100438242B1 (ko) |
| TW (1) | TW523915B (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4282359B2 (ja) * | 2003-04-11 | 2009-06-17 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP4250617B2 (ja) | 2005-06-08 | 2009-04-08 | 株式会社東芝 | 不揮発性半導体記憶装置とその製造方法 |
| KR100676204B1 (ko) * | 2005-08-25 | 2007-01-30 | 삼성전자주식회사 | 이이피롬 셀 트랜지스터 |
| JP4528718B2 (ja) * | 2005-12-27 | 2010-08-18 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| KR100695820B1 (ko) * | 2006-02-01 | 2007-03-20 | 삼성전자주식회사 | 비휘발성 반도체 장치 및 그 제조 방법 |
| JP4521366B2 (ja) * | 2006-02-22 | 2010-08-11 | 株式会社東芝 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| JP5691412B2 (ja) * | 2010-11-04 | 2015-04-01 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2013219114A (ja) * | 2012-04-05 | 2013-10-24 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
| US8941161B2 (en) * | 2013-05-07 | 2015-01-27 | International Business Machines Corporation | Semiconductor device including finFET and diode having reduced defects in depletion region |
| US12096620B2 (en) * | 2021-04-07 | 2024-09-17 | Changxin Memory Technologies, Inc. | Method for manufacturing memory and memory |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2635410B1 (fr) * | 1988-08-11 | 1991-08-02 | Sgs Thomson Microelectronics | Memoire de type eprom a haute densite d'integration avec une organisation en damier et un facteur de couplage ameliore et procede de fabrication |
| US5306935A (en) * | 1988-12-21 | 1994-04-26 | Texas Instruments Incorporated | Method of forming a nonvolatile stacked memory |
| US5684739A (en) * | 1994-11-30 | 1997-11-04 | Nkk Corporation | Apparatus and method for determining current or voltage of a semiconductor device |
| JPH08213572A (ja) * | 1994-11-30 | 1996-08-20 | Nkk Corp | 不揮発性半導体装置およびその製造方法 |
| JP3008812B2 (ja) * | 1995-03-22 | 2000-02-14 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JPH09283751A (ja) * | 1996-04-11 | 1997-10-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5886376A (en) * | 1996-07-01 | 1999-03-23 | International Business Machines Corporation | EEPROM having coplanar on-insulator FET and control gate |
| US5923063A (en) * | 1998-02-19 | 1999-07-13 | Advanced Micro Devices, Inc. | Double density V nonvolatile memory cell |
| JPH11330431A (ja) * | 1998-05-18 | 1999-11-30 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
| JP2000174148A (ja) * | 1998-12-09 | 2000-06-23 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2001035943A (ja) * | 1999-07-23 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置および製造方法 |
-
2001
- 2001-07-16 JP JP2001215360A patent/JP2003031702A/ja not_active Withdrawn
-
2002
- 2002-03-04 TW TW091103931A patent/TW523915B/zh not_active IP Right Cessation
- 2002-05-01 US US10/135,443 patent/US6818505B2/en not_active Expired - Fee Related
- 2002-06-15 KR KR10-2002-0033439A patent/KR100438242B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030006997A (ko) | 2003-01-23 |
| JP2003031702A (ja) | 2003-01-31 |
| TW523915B (en) | 2003-03-11 |
| US6818505B2 (en) | 2004-11-16 |
| US20030013254A1 (en) | 2003-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100784860B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| US6222225B1 (en) | Semiconductor device and manufacturing method thereof | |
| US6642586B2 (en) | Semiconductor memory capable of being driven at low voltage and its manufacture method | |
| JP2002176114A (ja) | 半導体装置及びその製造方法 | |
| US20020190305A1 (en) | Nonvolatile memories with floating gate spacers, and methods of fabrication | |
| US20090039444A1 (en) | Semiconductor device and method of fabricating the same | |
| US7595239B2 (en) | Method of fabricating flash memory device | |
| US6451652B1 (en) | Method for forming an EEPROM cell together with transistor for peripheral circuits | |
| KR100438242B1 (ko) | 비휘발성 반도체 기억 장치 및 그 제조 방법 | |
| KR100335121B1 (ko) | 반도체 메모리 소자 및 그의 제조 방법 | |
| US9685451B2 (en) | Nonvolatile memory device and method for fabricating the same | |
| JP2006502565A (ja) | ビット線構造およびその製造方法 | |
| US8044513B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
| KR20070047572A (ko) | 반도체 장치 및 그 형성 방법 | |
| KR100480408B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| JP2001332637A (ja) | 半導体記憶装置及びその製造方法 | |
| KR20050015984A (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| JP5072913B2 (ja) | 半導体装置の製造方法 | |
| KR100486120B1 (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| JP2003197781A (ja) | 半導体装置およびその製造方法 | |
| JP2002289706A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100279001B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| JP3063203B2 (ja) | 半導体メモリ及びその製造方法 | |
| CN115938917A (zh) | 半导体结构的制造方法 | |
| KR0147405B1 (ko) | 비휘발성 반도체 메모리소자의 구조 및 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment | ||
| FPAY | Annual fee payment |
Payment date: 20140603 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20150515 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |