JP3063203B2 - 半導体メモリ及びその製造方法 - Google Patents
半導体メモリ及びその製造方法Info
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- JP3063203B2 JP3063203B2 JP3080835A JP8083591A JP3063203B2 JP 3063203 B2 JP3063203 B2 JP 3063203B2 JP 3080835 A JP3080835 A JP 3080835A JP 8083591 A JP8083591 A JP 8083591A JP 3063203 B2 JP3063203 B2 JP 3063203B2
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Description
【０００１】
【産業上の利用分野】本願の発明は、ＤＲＡＭと称され
ている半導体メモリ及びその製造方法に関するものであ
る。
ている半導体メモリ及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】ＤＲＡＭではトランジスタとキャパシタ
とでメモリセルが構成されているが、従来は、これらの
トランジスタとキャパシタとが平面的に配置されてい
た。
とでメモリセルが構成されているが、従来は、これらの
トランジスタとキャパシタとが平面的に配置されてい
た。
【０００３】
【発明が解決しようとする課題】ところが、この様な平
面的な配置では、リソグラフィによる微細加工の限界に
制限されて、メモリセル面積の縮小が難しい。従って、
上述の様な従来のＤＲＡＭでは、高集積化が難しかっ
た。
面的な配置では、リソグラフィによる微細加工の限界に
制限されて、メモリセル面積の縮小が難しい。従って、
上述の様な従来のＤＲＡＭでは、高集積化が難しかっ
た。
【０００４】
【課題を解決するための手段】請求項１の半導体メモリ
では、半導体基板１１の柱状部１２の先端部に形成され
ている第１の不純物領域１５と前記柱状部１２の基端部
の周囲の前記半導体基板１１に形成されている第２の不
純物領域１６とがトランジスタ２１のソース・ドレイン
になっており、ワード線１７は前記柱状部１２を乗り越
えて延在しており、前記柱状部１２の周囲の側壁を形成
すると共に前記第２の不純物領域１６にコンタクトして
いる第１の導電膜２４がキャパシタ２７の記憶ノードに
なっており、複数の前記柱状部１２同士の間の溝を埋め
ている第２の導電膜２６が前記キャパシタ２７の対向電
極になっており、ビット線３２が前記第１の不純物領域
１５にコンタクトしている。
では、半導体基板１１の柱状部１２の先端部に形成され
ている第１の不純物領域１５と前記柱状部１２の基端部
の周囲の前記半導体基板１１に形成されている第２の不
純物領域１６とがトランジスタ２１のソース・ドレイン
になっており、ワード線１７は前記柱状部１２を乗り越
えて延在しており、前記柱状部１２の周囲の側壁を形成
すると共に前記第２の不純物領域１６にコンタクトして
いる第１の導電膜２４がキャパシタ２７の記憶ノードに
なっており、複数の前記柱状部１２同士の間の溝を埋め
ている第２の導電膜２６が前記キャパシタ２７の対向電
極になっており、ビット線３２が前記第１の不純物領域
１５にコンタクトしている。
【０００５】請求項２の半導体メモリの製造方法は、前
記半導体基板１１に塀状の突起部３３を形成し、この突
起部３３の延在方向と交わる方向へこの突起部３３を乗
り越えて前記ワード線１７を延在させ、このワード線１
７のパターン以外の部分の前記突起部３３を除去して前
記柱状部１２を形成する。
記半導体基板１１に塀状の突起部３３を形成し、この突
起部３３の延在方向と交わる方向へこの突起部３３を乗
り越えて前記ワード線１７を延在させ、このワード線１
７のパターン以外の部分の前記突起部３３を除去して前
記柱状部１２を形成する。
【０００６】
【作用】請求項１の半導体メモリでは、トランジスタ２
１とキャパシタ２７との何れもが立体的である。
１とキャパシタ２７との何れもが立体的である。
【０００７】しかも、キャパシタ２７の記憶ノード２４
は柱状部１２の側壁を形成しており、対向電極２６は柱
状部１２同士の間の溝を埋めているので、何れも導電膜
の堆積とエッチバックとで自己整合的に、つまりマスク
工程を経ずに、形成することができる。
は柱状部１２の側壁を形成しており、対向電極２６は柱
状部１２同士の間の溝を埋めているので、何れも導電膜
の堆積とエッチバックとで自己整合的に、つまりマスク
工程を経ずに、形成することができる。
【０００８】また、ビット線３２は柱状部１２の先端部
の第１の不純物領域１５にコンタクトしているので、ビ
ット線３２のコンタクト孔３１が浅い。
の第１の不純物領域１５にコンタクトしているので、ビ
ット線３２のコンタクト孔３１が浅い。
【０００９】請求項１の半導体メモリの製造方法では、
柱状部１２をワード線１７に対して自己整合的に、つま
りマスク工程を経ずに、形成することができる。
柱状部１２をワード線１７に対して自己整合的に、つま
りマスク工程を経ずに、形成することができる。
【００１０】
【実施例】以下、本願の発明の第１及び第２実施例を、
図１〜４を参照しながら説明する。
図１〜４を参照しながら説明する。
【００１１】図１、２が、第１実施例の製造工程を示し
ている。この製造工程では、図１（ａ）及び図２（ａ）
に示す様に、Ｓｉ基板１１の表面を選択的にエッチング
して、高さが１〜２μｍ程度の柱状部１２をまず掘り残
す。そして、柱状部１２の基端部から所定の距離だけ離
間した状態で柱状部１２を取り囲み且つ複数の柱状部１
２同士の間を広がっている素子分離用のＳｉＯ2 膜１３
を、ＬＯＣＯＳ法によって形成する。
ている。この製造工程では、図１（ａ）及び図２（ａ）
に示す様に、Ｓｉ基板１１の表面を選択的にエッチング
して、高さが１〜２μｍ程度の柱状部１２をまず掘り残
す。そして、柱状部１２の基端部から所定の距離だけ離
間した状態で柱状部１２を取り囲み且つ複数の柱状部１
２同士の間を広がっている素子分離用のＳｉＯ2 膜１３
を、ＬＯＣＯＳ法によって形成する。
【００１２】次に、図１（ｂ）及び図２（ｂ）に示す様
に、柱状部１２の表面とＳｉＯ2 膜１３に囲まれている
Ｓｉ基板１１の露出部の表面とに、ゲート酸化膜である
ＳｉＯ2 膜１４を形成する。そして、ＳｉＯ2膜１３を
マスクにして不純物をイオン注入することによって、柱
状部１２の先端部と基端部の周囲とに、不純物領域１
５、１６を形成する。これらの不純物領域１５、１６
は、トランジスタのソース・ドレインになる。
に、柱状部１２の表面とＳｉＯ2 膜１３に囲まれている
Ｓｉ基板１１の露出部の表面とに、ゲート酸化膜である
ＳｉＯ2 膜１４を形成する。そして、ＳｉＯ2膜１３を
マスクにして不純物をイオン注入することによって、柱
状部１２の先端部と基端部の周囲とに、不純物領域１
５、１６を形成する。これらの不純物領域１５、１６
は、トランジスタのソース・ドレインになる。
【００１３】その後、不純物をドープした多結晶Ｓｉ膜
１７とＳｉＯ2 膜１８とを順次に全面に堆積させ、柱状
部１２を乗り越えて延在するワード線のパターンに、Ｓ
ｉＯ 2 膜１８と多結晶Ｓｉ膜１７とを加工する。この加
工は、異方性エッチングとその後の等方性エッチングと
によって行う。
１７とＳｉＯ2 膜１８とを順次に全面に堆積させ、柱状
部１２を乗り越えて延在するワード線のパターンに、Ｓ
ｉＯ 2 膜１８と多結晶Ｓｉ膜１７とを加工する。この加
工は、異方性エッチングとその後の等方性エッチングと
によって行う。
【００１４】多結晶Ｓｉ膜１７及びＳｉＯ2 膜１８の幅
は、柱状部１２に対するマスクずれも考慮して、ワード
線の延在方向とは垂直な方向における柱状部１２の辺の
長さよりも広い。このため多結晶Ｓｉ膜１７は、一般に
は、柱状部１２の全側面を覆っている。従って、ここま
での工程でトランジスタ２１が完成するが、柱状部１２
の全側面がトランジスタ２１のチャネルになっている。
は、柱状部１２に対するマスクずれも考慮して、ワード
線の延在方向とは垂直な方向における柱状部１２の辺の
長さよりも広い。このため多結晶Ｓｉ膜１７は、一般に
は、柱状部１２の全側面を覆っている。従って、ここま
での工程でトランジスタ２１が完成するが、柱状部１２
の全側面がトランジスタ２１のチャネルになっている。
【００１５】そして、ＳｉＯ2 膜２２をＣＶＤで全面に
堆積させた後、このＳｉＯ2 膜２２の全面をエッチバッ
クする。この結果、多結晶Ｓｉ膜１７及びＳｉＯ2 膜１
８に、ＳｉＯ2 膜２２から成る側壁が自己整合的に形成
される。またこの時、ＳｉＯ2 膜１４のうちでＳｉＯ2
膜２２等に覆われていない部分もエッチングされ、不純
物領域１６に対するコンタクト孔２３も自己整合的に開
孔される。
堆積させた後、このＳｉＯ2 膜２２の全面をエッチバッ
クする。この結果、多結晶Ｓｉ膜１７及びＳｉＯ2 膜１
８に、ＳｉＯ2 膜２２から成る側壁が自己整合的に形成
される。またこの時、ＳｉＯ2 膜１４のうちでＳｉＯ2
膜２２等に覆われていない部分もエッチングされ、不純
物領域１６に対するコンタクト孔２３も自己整合的に開
孔される。
【００１６】次に、図１（ｃ）及び図２（ｃ）に示す様
に、不純物をドープした多結晶Ｓｉ膜２４を全面に堆積
させた後、この多結晶Ｓｉ膜２４の全面をエッチバック
する。この結果、柱状部１２の周囲に、多結晶Ｓｉ膜２
４から成る側壁が自己整合的に形成される。この多結晶
Ｓｉ膜２４は、コンタクト孔２３を介して不純物領域１
６にコンタクトしており、キャパシタの記憶ノードにな
る。
に、不純物をドープした多結晶Ｓｉ膜２４を全面に堆積
させた後、この多結晶Ｓｉ膜２４の全面をエッチバック
する。この結果、柱状部１２の周囲に、多結晶Ｓｉ膜２
４から成る側壁が自己整合的に形成される。この多結晶
Ｓｉ膜２４は、コンタクト孔２３を介して不純物領域１
６にコンタクトしており、キャパシタの記憶ノードにな
る。
【００１７】その後、ＳｉＯ2 膜とＳｉＮ膜とＳｉＯ2
膜との３層膜であるＯＮＯ膜２５を全面に堆積させる。
このＯＮＯ膜２５は、キャパシタ絶縁膜になる。そし
て、複数の柱状部１２同士の間の溝を埋め更に柱状部１
２の先端部をも覆う様に、不純物をドープした多結晶Ｓ
ｉ膜２６を全面に堆積させる。なお、図２（ｃ）におい
ては、多結晶Ｓｉ膜２６の図示を省略した。
膜との３層膜であるＯＮＯ膜２５を全面に堆積させる。
このＯＮＯ膜２５は、キャパシタ絶縁膜になる。そし
て、複数の柱状部１２同士の間の溝を埋め更に柱状部１
２の先端部をも覆う様に、不純物をドープした多結晶Ｓ
ｉ膜２６を全面に堆積させる。なお、図２（ｃ）におい
ては、多結晶Ｓｉ膜２６の図示を省略した。
【００１８】次に、図１（ｄ）及び図２（ｄ）に示す様
に、柱状部１２の先端部上のＯＮＯ膜２５が露出するま
で、多結晶Ｓｉ膜２６の全面をエッチバックする。ここ
までの工程でキャパシタ２７が完成し、多結晶Ｓｉ膜２
６がキャパシタ２７の対向電極になっている。
に、柱状部１２の先端部上のＯＮＯ膜２５が露出するま
で、多結晶Ｓｉ膜２６の全面をエッチバックする。ここ
までの工程でキャパシタ２７が完成し、多結晶Ｓｉ膜２
６がキャパシタ２７の対向電極になっている。
【００１９】その後、層間絶縁膜２８を全面に堆積さ
せ、不純物領域１５に達するコンタクト孔３１を層間絶
縁膜２８等に開孔する。なお、コンタクト孔３１は多結
晶Ｓｉ膜１７をも貫通しているので、コンタクト孔３１
に臨む多結晶Ｓｉ膜１７の端面を酸化等によって絶縁化
する。そして、ビット線３２用の導電膜の堆積及びパタ
ーニングによって、コンタクト孔３１を介して不純物領
域１５にコンタクトするビット線３２を形成する。な
お、図２（ｄ）においては、多結晶Ｓｉ膜２６と層間絶
縁膜２８との図示を省略した。
せ、不純物領域１５に達するコンタクト孔３１を層間絶
縁膜２８等に開孔する。なお、コンタクト孔３１は多結
晶Ｓｉ膜１７をも貫通しているので、コンタクト孔３１
に臨む多結晶Ｓｉ膜１７の端面を酸化等によって絶縁化
する。そして、ビット線３２用の導電膜の堆積及びパタ
ーニングによって、コンタクト孔３１を介して不純物領
域１５にコンタクトするビット線３２を形成する。な
お、図２（ｄ）においては、多結晶Ｓｉ膜２６と層間絶
縁膜２８との図示を省略した。
【００２０】以上の様にして製造した第１実施例では、
メモリセルを構成しているトランジスタ２１とキャパシ
タ２７との何れもが立体的であり、所謂クロスポイント
セルに近い構成である。従って、メモリセル面積を縮小
して高集積化を実現することができる。
メモリセルを構成しているトランジスタ２１とキャパシ
タ２７との何れもが立体的であり、所謂クロスポイント
セルに近い構成である。従って、メモリセル面積を縮小
して高集積化を実現することができる。
【００２１】また、この様にトランジスタ２１が立体的
であるので、集積度を低下させることなく、ゲート長を
自由に設定することができる。従って、ゲート長を長く
し、サブスレッショルド電流を抑制して、メモリセルの
データ保持特性を向上させることができる。
であるので、集積度を低下させることなく、ゲート長を
自由に設定することができる。従って、ゲート長を長く
し、サブスレッショルド電流を抑制して、メモリセルの
データ保持特性を向上させることができる。
【００２２】図３、４は、第２実施例の製造工程の一部
を示している。この製造工程では、図３（ａ）及び図４
（ａ）に示す様に、第１実施例における柱状部１２の代
りに、塀状の突起部３３をＳｉ基板１１にまず形成す
る。そして、素子分離用のＳｉＯ2 膜膜１３を、突起部
３３を取り囲んではいるが、突起部３３の延在方向の一
部において両側から突起部３３の下へバーズビークが潜
り込む様に形成する。
を示している。この製造工程では、図３（ａ）及び図４
（ａ）に示す様に、第１実施例における柱状部１２の代
りに、塀状の突起部３３をＳｉ基板１１にまず形成す
る。そして、素子分離用のＳｉＯ2 膜膜１３を、突起部
３３を取り囲んではいるが、突起部３３の延在方向の一
部において両側から突起部３３の下へバーズビークが潜
り込む様に形成する。
【００２３】その後、ＳｉＯ2 膜１３をマスクにして不
純物をイオン注入することによって、突起部３３の先端
部と基端部の周囲とに、第１実施例と同様の不純物領域
１５、１６を形成する。従って、ＳｉＯ2 膜１３のバー
ズビークが突起部３３の下へ潜り込んでいる部分には、
不純物領域１６が形成されない。
純物をイオン注入することによって、突起部３３の先端
部と基端部の周囲とに、第１実施例と同様の不純物領域
１５、１６を形成する。従って、ＳｉＯ2 膜１３のバー
ズビークが突起部３３の下へ潜り込んでいる部分には、
不純物領域１６が形成されない。
【００２４】その後、突起部３３の表面とＳｉＯ2 膜１
３に囲まれているＳｉ基板１１の露出部の表面とに、ゲ
ート酸化膜であるＳｉＯ2 膜１４を形成する。そして、
不純物をドープした多結晶Ｓｉ膜１７とＳｉＯ2 膜１８
とを順次に全面に堆積させ、突起部３３を乗り越えて延
在する複数のワード線のパターンに、ＳｉＯ2 膜１８と
多結晶Ｓｉ膜１７とを加工する。
３に囲まれているＳｉ基板１１の露出部の表面とに、ゲ
ート酸化膜であるＳｉＯ2 膜１４を形成する。そして、
不純物をドープした多結晶Ｓｉ膜１７とＳｉＯ2 膜１８
とを順次に全面に堆積させ、突起部３３を乗り越えて延
在する複数のワード線のパターンに、ＳｉＯ2 膜１８と
多結晶Ｓｉ膜１７とを加工する。
【００２５】その後、レジスト（図示せず）を全面に塗
布し、Ｏ2 プラズマによる灰化によって、突起部３３の
先端部が露出するまでレジストをエッチバックする。そ
して、突起部３３の先端部上のＳｉＯ2 膜１４をエッチ
ングによって除去する。この時、突起部３３の先端部上
のＳｉＯ2 膜１８もエッチングされる。しかし、ＳｉＯ
2 膜１８はＳｉＯ2 膜１４よりも膜厚が厚いので、Ｓｉ
Ｏ2 膜１８は膜厚が僅かに薄くなるだけである。
布し、Ｏ2 プラズマによる灰化によって、突起部３３の
先端部が露出するまでレジストをエッチバックする。そ
して、突起部３３の先端部上のＳｉＯ2 膜１４をエッチ
ングによって除去する。この時、突起部３３の先端部上
のＳｉＯ2 膜１８もエッチングされる。しかし、ＳｉＯ
2 膜１８はＳｉＯ2 膜１４よりも膜厚が厚いので、Ｓｉ
Ｏ2 膜１８は膜厚が僅かに薄くなるだけである。
【００２６】次に、レジストを残したまま、このレジス
トとＳｉＯ2 膜１８とをマスクにして、突起部３３を形
成しているＳｉをエッチングする。そして、レジストを
除去すると、図３（ｂ）及び図４（ｂ）に示す様に、突
起部３３が多結晶Ｓｉ膜１７及びＳｉＯ2 膜１８に対し
て自己整合的に切断されて、第１実施例と同様の柱状部
１２が形成される。
トとＳｉＯ2 膜１８とをマスクにして、突起部３３を形
成しているＳｉをエッチングする。そして、レジストを
除去すると、図３（ｂ）及び図４（ｂ）に示す様に、突
起部３３が多結晶Ｓｉ膜１７及びＳｉＯ2 膜１８に対し
て自己整合的に切断されて、第１実施例と同様の柱状部
１２が形成される。
【００２７】ここまでの工程でトランジスタ２１が完成
するが、突起部３３が延在していた方向に隣接している
トランジスタ２１同士はＳｉＯ2 膜１３によっては電気
的に分離されていない。そこで、ＳｉＯ2 膜１３、１８
をマスクにした不純物のイオン注入によって、トランジ
スタ２１同士の間のＳｉ基板１１中にチャネルストッパ
３４を形成する。
するが、突起部３３が延在していた方向に隣接している
トランジスタ２１同士はＳｉＯ2 膜１３によっては電気
的に分離されていない。そこで、ＳｉＯ2 膜１３、１８
をマスクにした不純物のイオン注入によって、トランジ
スタ２１同士の間のＳｉ基板１１中にチャネルストッパ
３４を形成する。
【００２８】なお、チャネルストッパ３４の不純物濃度
が１０13〜１０14ｃｍ-2程度であるのに対して、不純物
領域１６の不純物濃度は５×１０15ｃｍ-2程度である。
従って、チャネルストッパ３４を形成しても、不純物領
域１６のうちでＳｉＯ2 膜１８等に覆われていない部分
が完全に不純物補償されることはない。
が１０13〜１０14ｃｍ-2程度であるのに対して、不純物
領域１６の不純物濃度は５×１０15ｃｍ-2程度である。
従って、チャネルストッパ３４を形成しても、不純物領
域１６のうちでＳｉＯ2 膜１８等に覆われていない部分
が完全に不純物補償されることはない。
【００２９】また、この第２実施例では、上述の第１実
施例と異なり、多結晶Ｓｉ膜１７は柱状部１２の四側面
のうちの二側面しか覆っておらず、残りの二側面はトラ
ンジスタ２１のチャネルにはならない。このため、この
残りの二側面をチャネルとする寄生ＭＯＳトランジスタ
の閾値電圧を高めるために、この残りの二側面にもチャ
ネルストッパ３４を形成してもよい。
施例と異なり、多結晶Ｓｉ膜１７は柱状部１２の四側面
のうちの二側面しか覆っておらず、残りの二側面はトラ
ンジスタ２１のチャネルにはならない。このため、この
残りの二側面をチャネルとする寄生ＭＯＳトランジスタ
の閾値電圧を高めるために、この残りの二側面にもチャ
ネルストッパ３４を形成してもよい。
【００３０】なお、ＤＲＡＭのメモリセルが扱う電荷量
は少ないので、トランジスタ２１は大きな電流駆動能力
を必要としない。従って、この第２実施例の様に柱状部
１２の二側面しかトランジスタ２１のチャネルになって
いなくても、問題はない。
は少ないので、トランジスタ２１は大きな電流駆動能力
を必要としない。従って、この第２実施例の様に柱状部
１２の二側面しかトランジスタ２１のチャネルになって
いなくても、問題はない。
【００３１】その後、多結晶Ｓｉ膜１７、ＳｉＯ2 膜１
８及び柱状部１２に、ＳｉＯ2 膜２２から成る側壁を形
成するが、これ以降の工程は上述の第１実施例の場合と
同様に行う。
８及び柱状部１２に、ＳｉＯ2 膜２２から成る側壁を形
成するが、これ以降の工程は上述の第１実施例の場合と
同様に行う。
【００３２】
【発明の効果】請求項１の半導体メモリでは、トランジ
スタとキャパシタとの何れもが立体的であり且つキャパ
シタを自己整合的に、つまりマスク工程を経ずに、形成
することができるので、高集積化が可能である。
スタとキャパシタとの何れもが立体的であり且つキャパ
シタを自己整合的に、つまりマスク工程を経ずに、形成
することができるので、高集積化が可能である。
【００３３】また、ビット線のコンタクト孔が浅いの
で、ビット線の段差被覆性が良く、信頼性が高い。
で、ビット線の段差被覆性が良く、信頼性が高い。
【００３４】請求項２の半導体メモリの製造方法では、
柱状部をワード線に対して自己整合的に、つまりマスク
工程を経ずに、形成することができるので、請求項１の
半導体メモリを更に高集積化することができる。
柱状部をワード線に対して自己整合的に、つまりマスク
工程を経ずに、形成することができるので、請求項１の
半導体メモリを更に高集積化することができる。
【図１】本願の発明の第１実施例の製造工程を順次に示
しており、図２のＩ−Ｉ線に沿う側断面図である。
しており、図２のＩ−Ｉ線に沿う側断面図である。
【図２】第１実施例の製造工程を順次に示す斜視図であ
る。
る。
【図３】第２実施例の製造工程の一部を順次に示す側断
面図である。
面図である。
【図４】第２実施例の製造工程の一部を順次に示す平面
図である。
図である。
１１ Ｓｉ基板 １２ 柱状部 １５ 不純物領域 １６ 不純物領域 １７ 多結晶Ｓｉ膜 ２１ トランジスタ ２４ 多結晶Ｓｉ膜 ２６ 多結晶Ｓｉ膜 ２７ キャパシタ ３２ ビット線 ３３ 突起部
Claims (2)
- 【請求項１】トランジスタとキャパシタとでメモリセル
が構成されている半導体メモリにおいて、半導体基板の
柱状部の先端部に形成されている第１の不純物領域と前
記柱状部の基端部の周囲の前記半導体基板に形成されて
いる第２の不純物領域とが前記トランジスタのソース・
ドレインになっており、ワード線は前記柱状部を乗り越
えて延在しており、前記柱状部の周囲の側壁を形成する
と共に前記第２の不純物領域にコンタクトしている第１
の導電膜が前記キャパシタの記憶ノードになっており、
複数の前記柱状部同士の間の溝を埋めている第２の導電
膜が前記キャパシタの対向電極になっており、ビット線
が前記第１の不純物領域にコンタクトしている半導体メ
モリ。 - 【請求項２】前記半導体基板に塀状の突起部を形成し、
この突起部の延在方向と交わる方向へこの突起部を乗り
越えて前記ワード線を延在させ、このワード線のパター
ン以外の部分の前記突起部を除去して前記柱状部を形成
する請求項１記載の半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080835A JP3063203B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080835A JP3063203B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体メモリ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04290468A JPH04290468A (ja) | 1992-10-15 |
| JP3063203B2 true JP3063203B2 (ja) | 2000-07-12 |
Family
ID=13729444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3080835A Expired - Fee Related JP3063203B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体メモリ及びその製造方法 |
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|---|---|---|---|---|
| KR100253295B1 (ko) * | 1997-05-24 | 2000-04-15 | 김영환 | 반도체 소자의 제조방법 |
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1991
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| JPH04290468A (ja) | 1992-10-15 |
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