JP2620527B2 - 半導体メモリー装置のキャパシター製造法 - Google Patents
半導体メモリー装置のキャパシター製造法Info
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
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Description
【０００１】
【産業上の利用分野】本発明は、高集積半導体メモリー
装置の製造方法に関し、特にメモリーセルの面積が減少
しても充分な電荷蓄積容量を確保することができる半導
体メモリー装置の製造法に関するものである。
装置の製造方法に関し、特にメモリーセルの面積が減少
しても充分な電荷蓄積容量を確保することができる半導
体メモリー装置の製造法に関するものである。
【０００２】
【従来の技術】通常のDRAM(Dynamic Random Access Mem
ory)のような半導体メモリー装置は、多くの情報を貯蔵
することができるよう多数のメモリーセルを備える。前
記半導体メモリー装置に含まれた多数のメモリーセル
は、各々電荷を貯蔵するための一つのキャパシター及び
前記キャパシターの充放電通路を開閉するための電界効
果トランジスタを備える。しかし、前記キャパシターは
前記半導体メモリー装置が高集積化することにより充分
な電荷蓄積容量を確保することが困難である。これは、
半導体メモリー装置が高集積化されることによりメモリ
ーセルの占有面積が急激に減少し、また、キャパシター
に含まれた貯蔵電極の表面積が減少するためである。実
際に、電界効果トランジスタと共にメモリーセルを形成
するキャパシターの貯蔵電極は、前記電界効果トランジ
スタの上部に平板形態に形成されるためにメモリーセル
の占有面積の減少量により急激に減少した表面積を有す
るようになる。また従来のメモリーセル製造法も、前記
貯蔵電極を平板の形態に形成するため貯蔵電極の表面積
を増加させることができなかった。
ory)のような半導体メモリー装置は、多くの情報を貯蔵
することができるよう多数のメモリーセルを備える。前
記半導体メモリー装置に含まれた多数のメモリーセル
は、各々電荷を貯蔵するための一つのキャパシター及び
前記キャパシターの充放電通路を開閉するための電界効
果トランジスタを備える。しかし、前記キャパシターは
前記半導体メモリー装置が高集積化することにより充分
な電荷蓄積容量を確保することが困難である。これは、
半導体メモリー装置が高集積化されることによりメモリ
ーセルの占有面積が急激に減少し、また、キャパシター
に含まれた貯蔵電極の表面積が減少するためである。実
際に、電界効果トランジスタと共にメモリーセルを形成
するキャパシターの貯蔵電極は、前記電界効果トランジ
スタの上部に平板形態に形成されるためにメモリーセル
の占有面積の減少量により急激に減少した表面積を有す
るようになる。また従来のメモリーセル製造法も、前記
貯蔵電極を平板の形態に形成するため貯蔵電極の表面積
を増加させることができなかった。
【０００３】従来の半導体メモリー装置は、図１に示し
たように、半導体基板（１）上部に形成したフィールド
酸化膜（２）と、前記フィールド酸化膜（２）により区
別された前記半導体基板（１）の素子領域に形成された
ゲート絶縁膜（３）とワードライン（４）を備える。前
記ワードライン（４）側壁には酸化膜スペーサー（５）
が形成され、また、前記酸化膜スペーサー（５）により
露出した前記半導体基板（１）の表面には、LDD(Lightl
y doped Drain)構造を有するソース／ドレイン拡散領域
（６．６’）が形成される。前記ソース／ドレイン拡散
領域（６．６’）は、前記ワードライン（４）をマスク
として不純物イオンを前記半導体基板（１）に一次的に
注入し、また、前記ワードライン（４）の側壁に酸化膜
スペーサーを形成し、前記酸化膜スペーサー（５）をマ
スクとして前記半導体基板（１）に不純物イオンを二次
的に注入することにより形成される。前記ワードライン
（４）及び前記ソース／ドレイン拡散領域（６．６’）
は電界効果トランジスタを形成する。
たように、半導体基板（１）上部に形成したフィールド
酸化膜（２）と、前記フィールド酸化膜（２）により区
別された前記半導体基板（１）の素子領域に形成された
ゲート絶縁膜（３）とワードライン（４）を備える。前
記ワードライン（４）側壁には酸化膜スペーサー（５）
が形成され、また、前記酸化膜スペーサー（５）により
露出した前記半導体基板（１）の表面には、LDD(Lightl
y doped Drain)構造を有するソース／ドレイン拡散領域
（６．６’）が形成される。前記ソース／ドレイン拡散
領域（６．６’）は、前記ワードライン（４）をマスク
として不純物イオンを前記半導体基板（１）に一次的に
注入し、また、前記ワードライン（４）の側壁に酸化膜
スペーサーを形成し、前記酸化膜スペーサー（５）をマ
スクとして前記半導体基板（１）に不純物イオンを二次
的に注入することにより形成される。前記ワードライン
（４）及び前記ソース／ドレイン拡散領域（６．６’）
は電界効果トランジスタを形成する。
【０００４】前記電界効果トランジスタが形成された前
記半導体基板（１）の上部には絶縁酸化膜（７）が堆積
され、前記酸化絶縁膜（７）の上部には前記ソース又は
ドレイン拡散領域（６又は６’）にコンタクトするよう
電荷貯蔵電極（１１）が形成される。前記電荷貯蔵電極
（１１）は前記酸化絶縁膜（７）を選択的にエッチング
して前記ソース又はドレイン拡散領域（６．６’）を露
出させるコンタクトホールを形成し、前記コンタクトホ
ール及び前記酸化絶縁膜（７）の上部にポリシリコン層
を形成し、さらにマスクを用いて前記ポリシリコン層を
パターン化することにより形成される。前記電荷貯蔵電
極（１１）の上部面及び側壁には、NO(Nitride-Oxide)
又は、ONO(Oxide-Nitride-Oxide)の複合構造を有する誘
電膜（１４）が成長工程により形成される。また前記誘
電膜（１４）の表面にはプレート電極（１５）が形成さ
れる。前記プレート電極（１５）、前記誘電膜（１４）
の上部に不純物が注入された第２ポリシリコン層を形成
し、また、前記第２ポリシリコン層を所定の大きさにパ
ターン化することにより形成される。
記半導体基板（１）の上部には絶縁酸化膜（７）が堆積
され、前記酸化絶縁膜（７）の上部には前記ソース又は
ドレイン拡散領域（６又は６’）にコンタクトするよう
電荷貯蔵電極（１１）が形成される。前記電荷貯蔵電極
（１１）は前記酸化絶縁膜（７）を選択的にエッチング
して前記ソース又はドレイン拡散領域（６．６’）を露
出させるコンタクトホールを形成し、前記コンタクトホ
ール及び前記酸化絶縁膜（７）の上部にポリシリコン層
を形成し、さらにマスクを用いて前記ポリシリコン層を
パターン化することにより形成される。前記電荷貯蔵電
極（１１）の上部面及び側壁には、NO(Nitride-Oxide)
又は、ONO(Oxide-Nitride-Oxide)の複合構造を有する誘
電膜（１４）が成長工程により形成される。また前記誘
電膜（１４）の表面にはプレート電極（１５）が形成さ
れる。前記プレート電極（１５）、前記誘電膜（１４）
の上部に不純物が注入された第２ポリシリコン層を形成
し、また、前記第２ポリシリコン層を所定の大きさにパ
ターン化することにより形成される。
【０００５】
【発明が解決しようとする課題】前記したように、従来
の半導体メモリー装置は平板型貯蔵電極を有するため、
メモリーセルの占有面積が減少する場合に充分な電荷蓄
積容量を確保することができなかった。このように、従
来の半導体メモリー装置は電荷蓄積容量を充分に確保す
ることができないため高集積化が困難であった。
の半導体メモリー装置は平板型貯蔵電極を有するため、
メモリーセルの占有面積が減少する場合に充分な電荷蓄
積容量を確保することができなかった。このように、従
来の半導体メモリー装置は電荷蓄積容量を充分に確保す
ることができないため高集積化が困難であった。
【０００６】したがって、本発明はメモリーセルの占有
面積が減少しても充分な電荷蓄積容量を確保し、半導体
メモリー装置の集積度を向上させることができる半導体
メモリー装置のキャパシター製造法を提供することにあ
る。
面積が減少しても充分な電荷蓄積容量を確保し、半導体
メモリー装置の集積度を向上させることができる半導体
メモリー装置のキャパシター製造法を提供することにあ
る。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体メモリー装置のキャパシター製造法
は、不純物拡散領域を有するトランジスタが形成された
半導体基板を提供する工程と、前記半導体基板の上部に
平坦化した絶縁酸化膜、障壁物質層及び第１電極物質層
を形成する工程と、コンタクトホールマスクを用いたエ
ッチング方法により第１電極物質層と、障壁物質層及び
絶縁酸化膜の一部分をエッチングして第１コンタクトホ
ールを形成する工程と、前記第１コンタクトホールの壁
面に前記絶縁酸化膜が露出するよう電極物質スペーサー
を形成する工程と、前記第１電極物質層及び電極物質ス
ペーサーをエッチング障害物に用いたエッチング方法に
より前記不純物拡散領域を露出させる第２コンタクトホ
ールを形成する工程と、前記不純物拡散領域と電気的に
接続するよう前記第１電極物質層及び前記電極物質スペ
ーサーの上部に第２電極物質層を形成する工程と、前記
第２電極物質層の上部層を選択的に取り除いて前記第１
コンタクトホールが位置した近傍領域に第２電極物質層
パターンを形成する工程と、前記第２電極物質層パター
ンの側壁に酸化膜スペーサーを形成する工程と、前記酸
化膜スペーサーをエッチング障害物に用いて前記障壁物
質層の表面が露出するまで前記第１電極物質層パター
ン、第２電極物質層及び第１電極物質層をエッチング
し、第１電極物質層パターン及び前記第１電極物質層パ
ターンの上部に位置する電極物質の外壁及び内壁を形成
する工程と、前記酸化膜スペーサーを取り除いて前記電
極物質の外壁及び内壁の上面を露出させる工程と、前記
電極物質の外壁及び内壁、前記第１電極物質層パター
ン、及び第２電極物質層の露出表面に誘電体膜及びプレ
ート電極を形成する工程を備える。
め、本発明の半導体メモリー装置のキャパシター製造法
は、不純物拡散領域を有するトランジスタが形成された
半導体基板を提供する工程と、前記半導体基板の上部に
平坦化した絶縁酸化膜、障壁物質層及び第１電極物質層
を形成する工程と、コンタクトホールマスクを用いたエ
ッチング方法により第１電極物質層と、障壁物質層及び
絶縁酸化膜の一部分をエッチングして第１コンタクトホ
ールを形成する工程と、前記第１コンタクトホールの壁
面に前記絶縁酸化膜が露出するよう電極物質スペーサー
を形成する工程と、前記第１電極物質層及び電極物質ス
ペーサーをエッチング障害物に用いたエッチング方法に
より前記不純物拡散領域を露出させる第２コンタクトホ
ールを形成する工程と、前記不純物拡散領域と電気的に
接続するよう前記第１電極物質層及び前記電極物質スペ
ーサーの上部に第２電極物質層を形成する工程と、前記
第２電極物質層の上部層を選択的に取り除いて前記第１
コンタクトホールが位置した近傍領域に第２電極物質層
パターンを形成する工程と、前記第２電極物質層パター
ンの側壁に酸化膜スペーサーを形成する工程と、前記酸
化膜スペーサーをエッチング障害物に用いて前記障壁物
質層の表面が露出するまで前記第１電極物質層パター
ン、第２電極物質層及び第１電極物質層をエッチング
し、第１電極物質層パターン及び前記第１電極物質層パ
ターンの上部に位置する電極物質の外壁及び内壁を形成
する工程と、前記酸化膜スペーサーを取り除いて前記電
極物質の外壁及び内壁の上面を露出させる工程と、前記
電極物質の外壁及び内壁、前記第１電極物質層パター
ン、及び第２電極物質層の露出表面に誘電体膜及びプレ
ート電極を形成する工程を備える。
【０００８】
【作用】前記構成により、本発明の半導体装置のキャパ
シター製造法は電極平板に方形の外壁及び内壁が形成さ
れた電荷貯蔵電極を形成し、限られたディーラムセルの
占有面積の中でできるだけ広い表面積を有する電荷貯蔵
電極と大きい電荷貯蔵容量を有するキャパシターを提供
することができる。
シター製造法は電極平板に方形の外壁及び内壁が形成さ
れた電荷貯蔵電極を形成し、限られたディーラムセルの
占有面積の中でできるだけ広い表面積を有する電荷貯蔵
電極と大きい電荷貯蔵容量を有するキャパシターを提供
することができる。
【０００９】
【実施例】図２は、本発明の実施例による半導体メモリ
ー装置のキャパシター製造法に用いられるマスクパター
ン等の位置を説明するための半導体装置の平面図であ
る。図２に示された半導体装置において、第１領域
（ａ）は、電荷貯蔵電極をパターンニングするためのマ
スクのパターンである。第２領域（ｂ）は、メモリーセ
ルが位置する領域を分離するための活性領域分離用マス
クのパターンである。また第３領域（ｃ）は、ゲード電
極及びワード線を形成するために用いられるマスクのパ
ターンであり、また第４領域（ｄ）は、コンタクトホー
ルを形成するために用いられるマスクのパターンであ
る。
ー装置のキャパシター製造法に用いられるマスクパター
ン等の位置を説明するための半導体装置の平面図であ
る。図２に示された半導体装置において、第１領域
（ａ）は、電荷貯蔵電極をパターンニングするためのマ
スクのパターンである。第２領域（ｂ）は、メモリーセ
ルが位置する領域を分離するための活性領域分離用マス
クのパターンである。また第３領域（ｃ）は、ゲード電
極及びワード線を形成するために用いられるマスクのパ
ターンであり、また第４領域（ｄ）は、コンタクトホー
ルを形成するために用いられるマスクのパターンであ
る。
【００１０】図３乃至図８は、本発明の第１実施例によ
る半導体メモリー装置のキャパシター製造法を段階別に
説明するための断面図であり、図２に示した半導体装置
をＡ−Ａ’の線に沿って切断して示した半導体装置の断
面図である。
る半導体メモリー装置のキャパシター製造法を段階別に
説明するための断面図であり、図２に示した半導体装置
をＡ−Ａ’の線に沿って切断して示した半導体装置の断
面図である。
【００１１】図３を参照すると、前記半導体装置はＰ−
ウェル（又はＮ−ウェル）が形成された半導体基板
（１）上部に形成されたフィールド酸化膜（２）を備え
る。前記フィールド酸化膜（２）は、領域分離用マスク
（ｂ）を用いてLOCOS(Local Oxidation of Silicon) 方
式で前記半導体基板（１）に酸化膜を成長させることに
より形成される。前記フィールド酸化膜（２）により区
分された前記半導体基板（１）の素子領域にはゲート絶
縁膜（３）とワードライン（４）が形成される。前記ゲ
ート電極及びワードライン（４）は、ポリシリコンを前
記フィールド酸化膜（２）が形成された前記半導体基板
（１）の上部に堆積し、前記堆積されたポリシリコン膜
に不純物を注入し、前記ゲート電極及びワードライン用
マスクを用いて前記不純物が注入されたポリシリコン膜
をパターンニングすることにより形成される。前記ワー
ドライン（４）側壁には酸化膜スペーサー（５）が形成
され、また、前記酸化膜スペーサー（５）により露出し
た前記半導体基板（１）の表面には、LDD(Lightly dope
d Drain)構造を有するソース／ドレイン拡散領域（６．
６’）が形成される。前記ソース／ドレイン拡散領域
（６．６’）は、前記ゲート電極及びワードライン
（４）をマスクとして低濃度の不純物イオンを前記半導
体基板（１）に一次的に注入し、さらに、前記ゲート電
極及びワードライン（４）の側壁に酸化膜スペーサーを
形成し、前記酸化膜スペーサー（５）をマスクとして前
記半導体基板（１）に高濃度の不純物イオンを二次的に
注入することにより形成される。前記ワードライン
（４）及び前記ソース／ドレイン拡散領域（６．６’）
は電界効果トランジスタを形成する。
ウェル（又はＮ−ウェル）が形成された半導体基板
（１）上部に形成されたフィールド酸化膜（２）を備え
る。前記フィールド酸化膜（２）は、領域分離用マスク
（ｂ）を用いてLOCOS(Local Oxidation of Silicon) 方
式で前記半導体基板（１）に酸化膜を成長させることに
より形成される。前記フィールド酸化膜（２）により区
分された前記半導体基板（１）の素子領域にはゲート絶
縁膜（３）とワードライン（４）が形成される。前記ゲ
ート電極及びワードライン（４）は、ポリシリコンを前
記フィールド酸化膜（２）が形成された前記半導体基板
（１）の上部に堆積し、前記堆積されたポリシリコン膜
に不純物を注入し、前記ゲート電極及びワードライン用
マスクを用いて前記不純物が注入されたポリシリコン膜
をパターンニングすることにより形成される。前記ワー
ドライン（４）側壁には酸化膜スペーサー（５）が形成
され、また、前記酸化膜スペーサー（５）により露出し
た前記半導体基板（１）の表面には、LDD(Lightly dope
d Drain)構造を有するソース／ドレイン拡散領域（６．
６’）が形成される。前記ソース／ドレイン拡散領域
（６．６’）は、前記ゲート電極及びワードライン
（４）をマスクとして低濃度の不純物イオンを前記半導
体基板（１）に一次的に注入し、さらに、前記ゲート電
極及びワードライン（４）の側壁に酸化膜スペーサーを
形成し、前記酸化膜スペーサー（５）をマスクとして前
記半導体基板（１）に高濃度の不純物イオンを二次的に
注入することにより形成される。前記ワードライン
（４）及び前記ソース／ドレイン拡散領域（６．６’）
は電界効果トランジスタを形成する。
【００１２】また、前記半導体装置は、図４に示したよ
うに、前記電界効果トランジスタが形成された前記半導
体基板（１）の上部に順次形成された平坦化した絶縁酸
化膜（７）、障壁物質層（８）、第１電極物質層
（９）、及び第２電極物質層（１１）を備える。前記絶
縁酸化膜（７）の上部及び第２電極物質層（１１）の下
部には、前記第１及び第２電極物質層（９）および（１
１）と電気的に接続した第１電極物質スペーサー（１
０）が形成されている。前記絶縁酸化膜（７）は前記半
導体基板の上部に一定の厚さに絶縁物質を堆積し、前記
堆積した絶縁酸化膜を全面エッチングにより形成する。
前記障壁物質層（８）は、シリコン窒化物を前記絶縁酸
化膜（７）の上部にほぼ一定の厚さに堆積することによ
り形成される。前記第１電極物質層（９）は、不純物が
注入されたポリシリコンを前記障壁物質層（８）の表面
に堆積することにより形成される。
うに、前記電界効果トランジスタが形成された前記半導
体基板（１）の上部に順次形成された平坦化した絶縁酸
化膜（７）、障壁物質層（８）、第１電極物質層
（９）、及び第２電極物質層（１１）を備える。前記絶
縁酸化膜（７）の上部及び第２電極物質層（１１）の下
部には、前記第１及び第２電極物質層（９）および（１
１）と電気的に接続した第１電極物質スペーサー（１
０）が形成されている。前記絶縁酸化膜（７）は前記半
導体基板の上部に一定の厚さに絶縁物質を堆積し、前記
堆積した絶縁酸化膜を全面エッチングにより形成する。
前記障壁物質層（８）は、シリコン窒化物を前記絶縁酸
化膜（７）の上部にほぼ一定の厚さに堆積することによ
り形成される。前記第１電極物質層（９）は、不純物が
注入されたポリシリコンを前記障壁物質層（８）の表面
に堆積することにより形成される。
【００１３】前記電極物質スペーサー（１０）は、前記
コンタクトホール用マスク（ｄ）を用いて前記第１電極
物質層（９）、前記障壁物質層（８）及び、前記絶縁酸
化膜（７）の上部層を順次エッチングして第１コンタク
トホールを形成し、前記第１コンタクトホール及び前記
第１電極物質層（９）の上部に導電特性を有するポリシ
リコンをほぼ一定の厚さに堆積し、前記堆積したポリシ
リコン層を異方性エッチングにより除去して形成され
る。
コンタクトホール用マスク（ｄ）を用いて前記第１電極
物質層（９）、前記障壁物質層（８）及び、前記絶縁酸
化膜（７）の上部層を順次エッチングして第１コンタク
トホールを形成し、前記第１コンタクトホール及び前記
第１電極物質層（９）の上部に導電特性を有するポリシ
リコンをほぼ一定の厚さに堆積し、前記堆積したポリシ
リコン層を異方性エッチングにより除去して形成され
る。
【００１４】前記第２電極物質層（１１）は、前記電極
物質スペーサー（１０）により形成される空間及び、前
記絶縁酸化膜（７）を貫通して前記ソース又はドレイン
拡散領域（６又は６’）と電気的に接触する。
物質スペーサー（１０）により形成される空間及び、前
記絶縁酸化膜（７）を貫通して前記ソース又はドレイン
拡散領域（６又は６’）と電気的に接触する。
【００１５】また、前記第２電極物質層（１１）は、前
記電極物質スペーサー（１０）により露出する前記絶縁
酸化膜（７）をエッチングして前記ソース又はドレイン
拡散領域（６又は６’）を露出させる第２コンタクトホ
ールを形成し、さらに、前記第２コンタクトホール、前
記電極物質スペーサー（１０）及び、前記第１電極物質
層（９）の上部に不純物が注入されたポリシリコンをほ
ぼ一定の厚さに堆積することにより形成される。
記電極物質スペーサー（１０）により露出する前記絶縁
酸化膜（７）をエッチングして前記ソース又はドレイン
拡散領域（６又は６’）を露出させる第２コンタクトホ
ールを形成し、さらに、前記第２コンタクトホール、前
記電極物質スペーサー（１０）及び、前記第１電極物質
層（９）の上部に不純物が注入されたポリシリコンをほ
ぼ一定の厚さに堆積することにより形成される。
【００１６】前記電極物質スペーサー（１０）は、前記
絶縁酸化膜（７）とのエッチング選択比を向上させるた
め純粋なポリシリコンで形成される。また、前記電極物
質スペーサー（１０）は、後での誘電膜の形成の際、前
記第１及び第２電極物質層（９）および（１１）から拡
散する不純物を含むことになる。前記第２電極物質層
（１１）の上部には、図５に示すような感光膜パターン
（１２）が形成される。前記感光膜パターン（１２）は
前記第２電極物質層（１１）の上部に感光膜を塗布し、
前記コタクトホール用マスク（ｄ）とゲート電極及びワ
ードライン用マスク（ｃ）を用いて前記感光膜を選択的
に露光させ、そして、前記感光膜を現像することにより
形成される。
絶縁酸化膜（７）とのエッチング選択比を向上させるた
め純粋なポリシリコンで形成される。また、前記電極物
質スペーサー（１０）は、後での誘電膜の形成の際、前
記第１及び第２電極物質層（９）および（１１）から拡
散する不純物を含むことになる。前記第２電極物質層
（１１）の上部には、図５に示すような感光膜パターン
（１２）が形成される。前記感光膜パターン（１２）は
前記第２電極物質層（１１）の上部に感光膜を塗布し、
前記コタクトホール用マスク（ｄ）とゲート電極及びワ
ードライン用マスク（ｃ）を用いて前記感光膜を選択的
に露光させ、そして、前記感光膜を現像することにより
形成される。
【００１７】前記感光膜パターン（１２）により部分的
に露出する前記第２電極物質層（１１）の上部層はエッ
チングされ第２電極物質層パターン（１１Ａ）を形成す
る。前記第２電極物質層パターン（１１Ａ）が形成され
た後、前記感光膜パターン（１２）は取り除かれる。
に露出する前記第２電極物質層（１１）の上部層はエッ
チングされ第２電極物質層パターン（１１Ａ）を形成す
る。前記第２電極物質層パターン（１１Ａ）が形成され
た後、前記感光膜パターン（１２）は取り除かれる。
【００１８】図６において、前記半導体装置は第１電極
物質層パターン（９Ａ）、第２電極物質側壁（１１Ｂ）
及び酸化膜スペーサー（１３）を備え、第２電極物質側
壁（１１Ｂ）は内壁と外壁からなる。前記酸化膜スペー
サー（１３）は、前記第２電極物質層パターン（１１
Ａ）が形成された前記半導体基板（１）の上部にほぼ均
一な厚さの酸化膜を堆積し、前記酸化膜を異方性エッチ
ングにより前記第２電極物質層パターン（１１Ａ）の側
壁に形成される。
物質層パターン（９Ａ）、第２電極物質側壁（１１Ｂ）
及び酸化膜スペーサー（１３）を備え、第２電極物質側
壁（１１Ｂ）は内壁と外壁からなる。前記酸化膜スペー
サー（１３）は、前記第２電極物質層パターン（１１
Ａ）が形成された前記半導体基板（１）の上部にほぼ均
一な厚さの酸化膜を堆積し、前記酸化膜を異方性エッチ
ングにより前記第２電極物質層パターン（１１Ａ）の側
壁に形成される。
【００１９】また、前記第１電極物質層パターン（９
Ａ）及び前記第２電極物質側壁（１１Ｂ）は、前記酸化
膜スペーサー（１３）をマスクにして前記障壁物質層
（８）の表面が露出するよう前記第２電極物質層パター
ン（１１Ａ）、第２電極物質層（１１）及び、前記第１
電極物質層（９）をエッチングすることにより形成され
る。この時、前記電極物質スペーサー（１０）は、前記
第１コンタクトホール領域に位置する前記第２電極物質
層（１１）が過度にエッチングされることにより、前記
第１電極物質層パターン（９Ａ）が前記ソース又はドレ
イン拡散領域（６又は６’）と短絡することを防止す
る。
Ａ）及び前記第２電極物質側壁（１１Ｂ）は、前記酸化
膜スペーサー（１３）をマスクにして前記障壁物質層
（８）の表面が露出するよう前記第２電極物質層パター
ン（１１Ａ）、第２電極物質層（１１）及び、前記第１
電極物質層（９）をエッチングすることにより形成され
る。この時、前記電極物質スペーサー（１０）は、前記
第１コンタクトホール領域に位置する前記第２電極物質
層（１１）が過度にエッチングされることにより、前記
第１電極物質層パターン（９Ａ）が前記ソース又はドレ
イン拡散領域（６又は６’）と短絡することを防止す
る。
【００２０】さらに、前記酸化膜スペーサー（１３）
は、図７に示したように湿式コンタクトホール工程によ
り取り除かれ、前記電極物質側壁の上面を露出させる。
また、前記第１電極物質層パターン（９Ａ）、電極物質
側壁（１１Ｂ）及び、第２電極物質層（１１）の露出表
面には誘電体膜（１４）及びプレート電極（１５）が順
次形成される。前記誘電体膜（１４）は、NO又はONO の
複合構造を有する誘電物質を前記第１電極物質層パター
ン（９Ａ）、電極物質側壁（１１Ｂ）及び第２電極物質
層（１１）の露出表面に成長させることにより形成す
る。また、前記プレート電極（１５）は、前記誘電体膜
（１４）が形成された前記半導体基板（１）の上部に不
純物を含むポリシリコンを堆積し、前記電荷貯蔵電極用
マスク（ａ）を用いて前記堆積したポリシリコンをパタ
ーン化することにより形成される。
は、図７に示したように湿式コンタクトホール工程によ
り取り除かれ、前記電極物質側壁の上面を露出させる。
また、前記第１電極物質層パターン（９Ａ）、電極物質
側壁（１１Ｂ）及び、第２電極物質層（１１）の露出表
面には誘電体膜（１４）及びプレート電極（１５）が順
次形成される。前記誘電体膜（１４）は、NO又はONO の
複合構造を有する誘電物質を前記第１電極物質層パター
ン（９Ａ）、電極物質側壁（１１Ｂ）及び第２電極物質
層（１１）の露出表面に成長させることにより形成す
る。また、前記プレート電極（１５）は、前記誘電体膜
（１４）が形成された前記半導体基板（１）の上部に不
純物を含むポリシリコンを堆積し、前記電荷貯蔵電極用
マスク（ａ）を用いて前記堆積したポリシリコンをパタ
ーン化することにより形成される。
【００２１】図８は、本発明の半導体装置のキャパシタ
ー製造法により形成されたキャパシターの構造を、より
一層容易に理解できるよう図２に示された半導体装置を
Ｂ−Ｂ’線に沿って切断して示した断面図である。
ー製造法により形成されたキャパシターの構造を、より
一層容易に理解できるよう図２に示された半導体装置を
Ｂ−Ｂ’線に沿って切断して示した断面図である。
【００２２】図９は、本発明の他の実施例による半導体
装置のキャパシター製造法を説明するため半導体装置の
断面を示す。前記図９に示された半導体装置は、図３乃
至図７の製造工程の中で障壁物質層（８）を形成せず、
図６の酸化膜スペーサー（１３）を湿式エッチングする
際に、前記第１電極物質層パターン（９Ａ）の下段縁部
分と隣接した前記絶縁酸化膜（７）がエッチングされる
ことにより、前記第１実施例により形成された電荷貯蔵
電極より大きい表面積を有する。
装置のキャパシター製造法を説明するため半導体装置の
断面を示す。前記図９に示された半導体装置は、図３乃
至図７の製造工程の中で障壁物質層（８）を形成せず、
図６の酸化膜スペーサー（１３）を湿式エッチングする
際に、前記第１電極物質層パターン（９Ａ）の下段縁部
分と隣接した前記絶縁酸化膜（７）がエッチングされる
ことにより、前記第１実施例により形成された電荷貯蔵
電極より大きい表面積を有する。
【００２３】
【発明の効果】上述の如く、本発明の半導体装置のキャ
パシター製造法は、電極平板に方形の外壁及び内壁に形
成された電荷貯蔵電極を形成し、限られたディーラムセ
ルの占有面積の中でできるだけ広い表面積を有する電荷
貯蔵電極を提供することができる。
パシター製造法は、電極平板に方形の外壁及び内壁に形
成された電荷貯蔵電極を形成し、限られたディーラムセ
ルの占有面積の中でできるだけ広い表面積を有する電荷
貯蔵電極を提供することができる。
【００２４】さらに、電荷貯蔵電極の表面積の増加によ
り、本発明の半導体装置のキャパシター製造法は、限ら
れたメモリーセルの占有面積に比べ大きい貯蔵容量を有
するキャパシターを提供することができる。このため、
本発明の半導体装置のキャパシター製造法は、半導体装
置の集積度及び信頼性を向上させることができる利点を
提供する。
り、本発明の半導体装置のキャパシター製造法は、限ら
れたメモリーセルの占有面積に比べ大きい貯蔵容量を有
するキャパシターを提供することができる。このため、
本発明の半導体装置のキャパシター製造法は、半導体装
置の集積度及び信頼性を向上させることができる利点を
提供する。
【図１】従来の半導体メモリー装置のキャパシター製造
法を説明するための半導体装置の断面図である。
法を説明するための半導体装置の断面図である。
【図２】本発明の実施例による半導体装置のキャパシタ
ー製造法に用いられるマスクパターン等の位置を説明す
るための半導体装置の平面図である。
ー製造法に用いられるマスクパターン等の位置を説明す
るための半導体装置の平面図である。
【図３】本発明の第１実施例による半導体メモリー装置
のキャパシター製造法を段階別に説明する半導体装置の
断面図である。
のキャパシター製造法を段階別に説明する半導体装置の
断面図である。
【図４】本発明の第１実施例による半導体メモリー装置
のキャパシター製造法を段階別に説明する半導体装置の
断面図である。
のキャパシター製造法を段階別に説明する半導体装置の
断面図である。
【図５】本発明の第１実施例による半導体メモリー装置
のキャパシター製造法を段階別に説明する半導体装置の
断面図である。
のキャパシター製造法を段階別に説明する半導体装置の
断面図である。
【図６】本発明の第１実施例による半導体メモリー装置
のキャパシター製造法を段階別に説明する半導体装置の
断面図である。
のキャパシター製造法を段階別に説明する半導体装置の
断面図である。
【図７】本発明の第１実施例による半導体メモリー装置
のキャパシター製造法を段階別に説明する半導体装置の
断面図である。
のキャパシター製造法を段階別に説明する半導体装置の
断面図である。
【図８】本発明の第１実施例による半導体メモリー装置
のキャパシター製造法を段階別に説明する半導体装置の
断面図である。
のキャパシター製造法を段階別に説明する半導体装置の
断面図である。
【図９】本発明の第２実施例の半導体メモリー装置のキ
ャパシター製造法を説明するための半導体装置の断面図
である。
ャパシター製造法を説明するための半導体装置の断面図
である。
Claims (5)
- 【請求項１】 不純物拡散領域を有するトランジスタが
形成された半導体基板を提供する工程と、 前記半導体基板の上部に平坦化した絶縁酸化膜、障壁物
質層及び第１電極物質層を形成する工程と、 コンタクトホールマスクを用いたエッチング方法によ
り、前記第１電極物質層と障壁物質層及び絶縁酸化膜の
一部分をエッチングして第１コンタクトホールを形成す
る工程と、 前記第１コンタクトホールの壁面に、前記絶縁酸化膜が
露出するよう電極物質スペーサーを形成する工程と、 前記第１電極物質層及び電極物質スペーサーをエッチン
グ障害物に用いたエッチング方法により、前記不純物拡
散領域を露出させる第２コンタクトホールを形成する工
程と、 前記不純物拡散領域と電気的に接続されるよう、前記第
１電極物質層及び前記電極物質スペーサーの上部に第２
電極物質層を形成する工程と、 前記第２電極物質層の上部層を選択的に取り除き、前記
第１コンタクトホールが位置した近傍領域に第２電極物
質層パターンを形成する工程と、 前記第２電極物質層パターンの側壁に酸化膜スペーサー
を形成する工程と、 前記酸化膜スペーサーをエッチング障害物を用いて前記
障壁物質層の表面が露出するまで、前記第１電極物質層
パターン、第２電極物質層及び第１電極物質層をエッチ
ングして第１電極物質層パターン及び前記第１電極物質
層パターンの上部に位置する電極物質の外壁及び内壁を
形成する工程と、 前記酸化膜スペーサーを取り除き前記電極物質の外壁及
び内壁の上面を露出させる工程と、 前記電極物質の外壁及び内壁、前記第１電極物質層パタ
ーン、及び第２電極物質層の露出表面に誘電体膜及びプ
レート電極を形成する工程とを備えることを特徴とする
半導体メモリー装置のキャパシター製造法。 - 【請求項２】 前記電極物質スペーサーが、前記絶縁酸
化膜とのエッチング選択比を向上させるためポリシリコ
ンを含むことを特徴とする請求項１記載の半導体メモリ
ー装置のキャパシター製造法。 - 【請求項３】 前記第１及び第２電極物質層が、良好な
導電特性を維持するため不純物を含むポリシリコンによ
り形成され、 前記電極物質スペーサーが、前記誘電体膜形成工程の
際、前記第１及び第１電極物質層から拡散する不純物を
含むことを特徴とする請求項２記載の半導体メモリー装
置のキャパシター製造法。 - 【請求項４】 不純物拡散領域を有するトランジスタが
形成された半導体基板を提供する工程と、 前記半導体基板の上部に平坦化した絶縁酸化膜、第１電
極物質層を形成する工程と、 コンタクトホールマスクを用いたエッチング方法によ
り、前記第１電極物質層と絶縁酸化膜の一部分をエッチ
ングして第１コンタクトホールを形成する工程と、 前記絶縁酸化膜が露出するよう前記第１コンタクトホー
ルの壁面に電極物質スペーサーを形成する工程と、 前記第１電極物質層及び電極物質スペーサーをエッチン
グ障害物に用いたエッチング方法により、前記不純物拡
散領域を露出させる第２コンタクトホールを形成する工
程と、 前記不純物拡散領域と電気的に接続させるよう、前記第
１電極物質層及び前記電極物質スペーサーの上部に第２
電極物質層を形成する工程と、 前記第２電極物質層の上部層を選択的に取り除き、前記
第１コンタクトホールが位置した近傍領域に第２電極物
質層パターンを形成する工程と、 前記第２電極物質層パターンの側壁に酸化膜スペーサー
を形成する工程と、 前記酸化膜スペーサーをエッチング障害物に用いて前記
絶縁酸化膜の表面が露出するまで前記第１電極物質層パ
ターン、第２電極物質層及び第１電極物質層をエッチン
グして、第１電極物質層パターン及び前記第１電極物質
層パターンの上部に位置する電極物質の外壁及び内壁を
形成する工程と、 湿式エッチング法により前記酸化膜スペーサーを取り除
き、前記電極物質の外壁及び内壁の上面を露出させる工
程と、 前記電極物質の外壁及び内壁、前記第１電極物質層パタ
ーン、及び第２電極物質層の露出表面に、誘電体膜及び
プレート電極を形成する工程とを備えたことを特徴とす
る半導体メモリー装置のキャパシター製造法。 - 【請求項５】 前記絶縁酸化膜は、前記酸化膜スペーサ
ーが取り除かれる際、前記第１電極物質層パターンの下
面の縁の部分が露出するようアンダーカットすることを
特徴とする請求項４記載の半導体メモリー装置のキャパ
シター製造法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930024747A KR950014980A (ko) | 1993-11-19 | 1993-11-19 | 반도체 소자의 캐패시터 형성방법 |
| KR93-24747 | 1993-11-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288312A JPH07288312A (ja) | 1995-10-31 |
| JP2620527B2 true JP2620527B2 (ja) | 1997-06-18 |
Family
ID=19368515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6286687A Expired - Lifetime JP2620527B2 (ja) | 1993-11-19 | 1994-11-21 | 半導体メモリー装置のキャパシター製造法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5451539A (ja) |
| JP (1) | JP2620527B2 (ja) |
| KR (1) | KR950014980A (ja) |
| DE (1) | DE4441153C2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19524846B4 (de) * | 1994-07-08 | 2004-11-11 | Hyundai Electronics Industries Co., Ltd., Ichon | Verfahren zur Herstellung einer feinen, ringförmigen Ladungsspeicherelektrode in einer Halbleitervorrichtung unter Benutzung einer Phasensprungmaske |
| JP2679671B2 (ja) * | 1995-03-30 | 1997-11-19 | 日本電気株式会社 | 半導体記憶装置の容量素子の製造方法 |
| US5607874A (en) * | 1996-02-02 | 1997-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a DRAM cell with a T shaped storage capacitor |
| US5856220A (en) | 1996-02-08 | 1999-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a double wall tub shaped capacitor |
| US6083831A (en) * | 1996-03-26 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing method of forming a contact pedestal, of forming a storage node of a capacitor |
| KR100215867B1 (ko) * | 1996-04-12 | 1999-08-16 | 구본준 | 반도체 소자의 커패시터 구조 및 제조 방법 |
| US5792687A (en) * | 1996-08-01 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method for fabricating high density integrated circuits using oxide and polysilicon spacers |
| US5759892A (en) * | 1996-09-24 | 1998-06-02 | Taiwan Semiconductor Manufacturing Company Ltd | Formation of self-aligned capacitor contact module in stacked cyclindrical dram cell |
| KR100236069B1 (ko) * | 1996-12-26 | 1999-12-15 | 김영환 | 캐패시터 및 그 제조방법 |
| JP2943914B2 (ja) * | 1997-02-19 | 1999-08-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5879985A (en) | 1997-03-26 | 1999-03-09 | International Business Machines Corporation | Crown capacitor using a tapered etch of a damascene lower electrode |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3918924C2 (de) * | 1988-06-10 | 1996-03-21 | Mitsubishi Electric Corp | Herstellungsverfahren für eine Halbleiterspeichereinrichtung |
| US5223448A (en) * | 1991-07-18 | 1993-06-29 | Industrial Technology Research Institute | Method for producing a layered capacitor structure for a dynamic random access memory device |
| US5329486A (en) * | 1992-04-24 | 1994-07-12 | Motorola, Inc. | Ferromagnetic memory device |
| US5362666A (en) * | 1992-09-18 | 1994-11-08 | Micron Technology, Inc. | Method of producing a self-aligned contact penetrating cell plate |
| KR940016805A (ko) * | 1992-12-31 | 1994-07-25 | 김주용 | 반도체 소자의 적층 캐패시터 제조 방법 |
| KR960006718B1 (ko) * | 1992-12-31 | 1996-05-22 | 현대전자산업주식회사 | 반도체 기억장치의 커패시터 및 그 제조방법 |
| US5468670A (en) * | 1993-07-14 | 1995-11-21 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a semiconductor memory device having a stacked capacitor cell |
-
1993
- 1993-11-19 KR KR1019930024747A patent/KR950014980A/ko not_active Application Discontinuation
-
1994
- 1994-11-18 DE DE4441153A patent/DE4441153C2/de not_active Expired - Fee Related
- 1994-11-18 US US08/342,100 patent/US5451539A/en not_active Expired - Lifetime
- 1994-11-21 JP JP6286687A patent/JP2620527B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4441153C2 (de) | 2003-03-27 |
| JPH07288312A (ja) | 1995-10-31 |
| US5451539A (en) | 1995-09-19 |
| KR950014980A (ko) | 1995-06-16 |
| DE4441153A1 (de) | 1995-05-24 |
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