JP2588376B2 - 半導体メモリー装置のキャパシター製造方法 - Google Patents
半導体メモリー装置のキャパシター製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は高集積半導体メモリー装
置の製造方法に関し、特にメモリーセルの面積が減少し
ても十分な電荷蓄積容量を確保することができる半導体
メモリー装置の製造方法に関するものである。
置の製造方法に関し、特にメモリーセルの面積が減少し
ても十分な電荷蓄積容量を確保することができる半導体
メモリー装置の製造方法に関するものである。
【０００２】
【従来の技術】通常のDRAM(Dynamic Random Access Mem
ory)のような半導体メモリー装置は多量の情報を貯蔵す
ることができるよう多数のメモリーセルを備える。前記
半導体メモリー装置に含まれた多数のメモリーセル等
は、各々電荷を貯蔵するための一つのキャパシター及び
前記キャパシターの充放電通路を開閉するための電界効
果トランジスタを備える。しかし、前記キャパシターは
前記半導体メモリー装置が高集積化することにより充分
な電荷蓄積容量を確保することが困難である。これは、
半導体メモリー装置が高集積化されることによりメモリ
ーセルの占有面積が急激に減少し、また、キャパシター
に含まれた貯蔵電極の表面積が減少するためである。実
際に、電界効果トランジスタと共にメモリーセルを形成
するキャパシターの貯蔵電極は、前記電界効果トランジ
スタの上部に平板形態に形成されるためメモリーセルの
占有面積の減少量により急激に減少した表面積を有する
ことになる。さらに、従来のメモリーセル製造方法も前
記貯蔵電極を平板の形態に形成するため貯蔵電極の表面
積を増加させることができなかった。
ory)のような半導体メモリー装置は多量の情報を貯蔵す
ることができるよう多数のメモリーセルを備える。前記
半導体メモリー装置に含まれた多数のメモリーセル等
は、各々電荷を貯蔵するための一つのキャパシター及び
前記キャパシターの充放電通路を開閉するための電界効
果トランジスタを備える。しかし、前記キャパシターは
前記半導体メモリー装置が高集積化することにより充分
な電荷蓄積容量を確保することが困難である。これは、
半導体メモリー装置が高集積化されることによりメモリ
ーセルの占有面積が急激に減少し、また、キャパシター
に含まれた貯蔵電極の表面積が減少するためである。実
際に、電界効果トランジスタと共にメモリーセルを形成
するキャパシターの貯蔵電極は、前記電界効果トランジ
スタの上部に平板形態に形成されるためメモリーセルの
占有面積の減少量により急激に減少した表面積を有する
ことになる。さらに、従来のメモリーセル製造方法も前
記貯蔵電極を平板の形態に形成するため貯蔵電極の表面
積を増加させることができなかった。
【０００３】従来の半導体メモリー装置は、図１に示し
たように、半導体基板（１）上部に形成したフィールド
酸化膜（２）と、前記フィールド酸化膜（２）により区
別された前記半導体基板（１）の素子領域に形成された
ゲート絶縁膜（３）とワードライン（４）を備える。前
記ワードライン（４）側壁には酸化膜スペーサー（５）
が形成され、また、前記酸化膜スペーサー（５）により
露出した前記半導体基板（１）の表面には、LDD(Lightl
y doped Drain)構造を有するソース／ドレイン拡散領域
（６．６’）が形成される。前記ソース／ドレイン拡散
領域（６．６’）は、前記ワードライン（４）をマスク
にして不純物イオンを前記半導体基板（１）に一次的に
注入し、また、前記ワードライン（４）の側壁に酸化膜
スペーサーを形成し、前記酸化膜スペーサー（５）をマ
スクにして前記半導体基板（１）に不純物イオンを二次
的に注入することにより形成される。前記ワードライン
（４）及び前記ソース／ドレイン拡散領域（６．６’）
は電界効果トランジスタを形成する。
たように、半導体基板（１）上部に形成したフィールド
酸化膜（２）と、前記フィールド酸化膜（２）により区
別された前記半導体基板（１）の素子領域に形成された
ゲート絶縁膜（３）とワードライン（４）を備える。前
記ワードライン（４）側壁には酸化膜スペーサー（５）
が形成され、また、前記酸化膜スペーサー（５）により
露出した前記半導体基板（１）の表面には、LDD(Lightl
y doped Drain)構造を有するソース／ドレイン拡散領域
（６．６’）が形成される。前記ソース／ドレイン拡散
領域（６．６’）は、前記ワードライン（４）をマスク
にして不純物イオンを前記半導体基板（１）に一次的に
注入し、また、前記ワードライン（４）の側壁に酸化膜
スペーサーを形成し、前記酸化膜スペーサー（５）をマ
スクにして前記半導体基板（１）に不純物イオンを二次
的に注入することにより形成される。前記ワードライン
（４）及び前記ソース／ドレイン拡散領域（６．６’）
は電界効果トランジスタを形成する。
【０００４】前記電界効果トランジスタが形成された前
記半導体基板（１）の上部には絶縁酸化膜（７）が堆積
され、前記酸化絶縁膜（７）の上部には前記ソース又は
ドレイン拡散領域（６又は６’）にコンタクするよう電
荷貯蔵電極（１７）が形成される。前記電荷貯蔵電極
（１７）は前記酸化絶縁膜（７）を選択的にエッチング
して前記ソース又はドレイン拡散領域（６又は６’）を
露出させるコンタクトホールを形成し、前記コンタクト
ホール及び前記酸化絶縁膜（７）の上部にポリシリコン
層を形成し、さらに、マスクを用いて前記ポリシリコン
層をパターン化することにより形成される。前記電荷貯
蔵電極（１１）の上部面及び側壁には、NO(Nitride-Oxi
de) 又は、ONO(Oxide-Nitride-Oxide)の複合構造を有す
る誘電膜（１８）が成長工程により形成される。また、
前記誘電膜（１８）の表面にプレート電極（１９）が形
成される。前記プレート電極（１９）、前記誘電膜（１
８）の上部に不純物が注入された第２ポリシリコン層を
形成し、また、前記第２ポリシリコン層を所定の大きさ
にパターン化することにより形成される。
記半導体基板（１）の上部には絶縁酸化膜（７）が堆積
され、前記酸化絶縁膜（７）の上部には前記ソース又は
ドレイン拡散領域（６又は６’）にコンタクするよう電
荷貯蔵電極（１７）が形成される。前記電荷貯蔵電極
（１７）は前記酸化絶縁膜（７）を選択的にエッチング
して前記ソース又はドレイン拡散領域（６又は６’）を
露出させるコンタクトホールを形成し、前記コンタクト
ホール及び前記酸化絶縁膜（７）の上部にポリシリコン
層を形成し、さらに、マスクを用いて前記ポリシリコン
層をパターン化することにより形成される。前記電荷貯
蔵電極（１１）の上部面及び側壁には、NO(Nitride-Oxi
de) 又は、ONO(Oxide-Nitride-Oxide)の複合構造を有す
る誘電膜（１８）が成長工程により形成される。また、
前記誘電膜（１８）の表面にプレート電極（１９）が形
成される。前記プレート電極（１９）、前記誘電膜（１
８）の上部に不純物が注入された第２ポリシリコン層を
形成し、また、前記第２ポリシリコン層を所定の大きさ
にパターン化することにより形成される。
【０００５】
【発明が解決しようとする課題】前記したように、従来
の半導体メモリー装置は平板型貯蔵電極を有するため、
メモリーセルの占有面積が減少する場合に充分な電荷蓄
積容量を確保することができなかった。このように、従
来の半導体メモリー装置は電荷蓄積容量を充分に確保す
ることができないため高集積化が困難であった。
の半導体メモリー装置は平板型貯蔵電極を有するため、
メモリーセルの占有面積が減少する場合に充分な電荷蓄
積容量を確保することができなかった。このように、従
来の半導体メモリー装置は電荷蓄積容量を充分に確保す
ることができないため高集積化が困難であった。
【０００６】したがって、本発明はメモリーセルの占有
面積が減少しても充分な電荷蓄積容量を確保し、半導体
メモリー装置の集積度を向上させることができる半導体
メモリー装置のキャパシター製造方法を提供することに
ある。
面積が減少しても充分な電荷蓄積容量を確保し、半導体
メモリー装置の集積度を向上させることができる半導体
メモリー装置のキャパシター製造方法を提供することに
ある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体メモリー装置のキャパシター製造方
法は、不純物拡散領域を有するトランジスタが形成され
た半導体基板の上部に平坦化した絶縁酸化膜を形成する
工程と、コンタクト ホール マスクを用いて前記不純
物拡散領域が露出するよう前記絶縁酸化膜をエッチング
してコンタクトホールを形成する工程と、前記不純物拡
散領域と電気的に接続するよう前記絶縁酸化膜の上部に
電極物質層を形成する工程と、前記コンタクトホールが
位置した領域の周辺に該当する前記電極物質層の上部に
バードビークの形状を有する犠牲酸化膜パターンを形成
する工程と、前記露出した犠牲酸化膜パターンをエッチ
ング障害物に用いて前記絶縁酸化膜が露出するよう前記
電極物質層を取り除き電極物質層パターンを形成する工
程と、前記犠牲酸化膜パターンを湿式エッチングして前
記電極物質層パターンの上部表面を露出させる工程と、
前記電極物質層パターンの全ての露出表面に誘電体膜及
びプレート電極を順次形成する工程を含む。
め、本発明の半導体メモリー装置のキャパシター製造方
法は、不純物拡散領域を有するトランジスタが形成され
た半導体基板の上部に平坦化した絶縁酸化膜を形成する
工程と、コンタクト ホール マスクを用いて前記不純
物拡散領域が露出するよう前記絶縁酸化膜をエッチング
してコンタクトホールを形成する工程と、前記不純物拡
散領域と電気的に接続するよう前記絶縁酸化膜の上部に
電極物質層を形成する工程と、前記コンタクトホールが
位置した領域の周辺に該当する前記電極物質層の上部に
バードビークの形状を有する犠牲酸化膜パターンを形成
する工程と、前記露出した犠牲酸化膜パターンをエッチ
ング障害物に用いて前記絶縁酸化膜が露出するよう前記
電極物質層を取り除き電極物質層パターンを形成する工
程と、前記犠牲酸化膜パターンを湿式エッチングして前
記電極物質層パターンの上部表面を露出させる工程と、
前記電極物質層パターンの全ての露出表面に誘電体膜及
びプレート電極を順次形成する工程を含む。
【０００８】
【作用】前記構成により、本発明の半導体メモリー装置
のキャパシター製造方法は電極物質層パターン上部表面
を凸凹状に形成し電極物質層パターンの上部表面が上側
に曲線になるよう形成し、メモリーセルの占有面積に比
べて非常に大きい有効表面積を有する電荷貯蔵電極を提
供することができる。また、本発明の半導体メモリー装
置のキャパシター製造方法は、メモリーセルの占有面積
が限られても十分な電荷貯蔵容量を有するキャパシター
を提供することができ、半導体メモリー装置の集積度を
向上させることができる。
のキャパシター製造方法は電極物質層パターン上部表面
を凸凹状に形成し電極物質層パターンの上部表面が上側
に曲線になるよう形成し、メモリーセルの占有面積に比
べて非常に大きい有効表面積を有する電荷貯蔵電極を提
供することができる。また、本発明の半導体メモリー装
置のキャパシター製造方法は、メモリーセルの占有面積
が限られても十分な電荷貯蔵容量を有するキャパシター
を提供することができ、半導体メモリー装置の集積度を
向上させることができる。
【０００９】
【実施例】図２は、本発明の実施例による半導体メモリ
ー装置のキャパシター製造方法に用いられるマスク パ
ターン等の位置を説明するための半導体装置の平面図で
ある。図２に示された半導体装置において、前記第１領
域（ａ）は、電荷貯蔵領域を制限するための電荷貯蔵電
極用マスクのパターンを示す。第２領域（ｂ）は、メモ
リーセルが位置する領域を分離するための活性領域分離
用マスクのパターンを示す。また、第３領域（ｃ）は、
コンタクトホールを形成するために用いられるマスク
パターンを示し、また第４領域（ｄ）はゲート電極及び
ワード線を形成するために用いられるマスクのパターン
を示す。終わりに、第５領域（ｅ）は本発明の半導体メ
モリー装置のキャパシター製造方法に用いられる犠牲酸
化膜パターンを制限するため用いられるマスク パター
ンを示す。
ー装置のキャパシター製造方法に用いられるマスク パ
ターン等の位置を説明するための半導体装置の平面図で
ある。図２に示された半導体装置において、前記第１領
域（ａ）は、電荷貯蔵領域を制限するための電荷貯蔵電
極用マスクのパターンを示す。第２領域（ｂ）は、メモ
リーセルが位置する領域を分離するための活性領域分離
用マスクのパターンを示す。また、第３領域（ｃ）は、
コンタクトホールを形成するために用いられるマスク
パターンを示し、また第４領域（ｄ）はゲート電極及び
ワード線を形成するために用いられるマスクのパターン
を示す。終わりに、第５領域（ｅ）は本発明の半導体メ
モリー装置のキャパシター製造方法に用いられる犠牲酸
化膜パターンを制限するため用いられるマスク パター
ンを示す。
【００１０】図３乃至図７は、本発明の実施例による半
導体メモリー装置のキャパシター製造方法を段階別に説
明するため、図２に示した半導体装置Ａ−Ａ’の線に沿
って切断して示した断面図等である。
導体メモリー装置のキャパシター製造方法を段階別に説
明するため、図２に示した半導体装置Ａ−Ａ’の線に沿
って切断して示した断面図等である。
【００１１】図３を参照すると、前記半導体装置はＰ−
ウェル（又はＮ−ウェル）が形成された半導体基板
（１）上部に形成されたフィールド酸化膜（２）を備え
る。前記フィールド酸化膜（２）は、活性領域分離用マ
スク（ｂ）を用いてLOCOS(LocalOxidation of Silicon)
方式で前記半導体基板（１）に酸化膜を成長させるこ
とにより形成される。前記フィールド酸化膜（２）によ
り区分された前記半導体基板（１）の素子領域にはゲー
ト絶縁膜（３）とワードライン（４）が形成される。前
記ゲート電極及びワードライン（４）は、ポリシリコン
を前記フィールド酸化膜（２）が形成された前記半導体
基板（１）の上部に堆積し、前記堆積されたポリシリコ
ン膜に不純物を注入し、前記ゲート電極及びワードライ
ン用マスク（ｄ）を用いて前記不純物が注入された前記
ポリシリコン膜をパターンニングすることにより形成さ
れる。前記ワードライン（４）側壁には酸化膜スペーサ
ー（５）が形成され、また、前記酸化膜スペーサー
（５）により露出した前記半導体基板（１）の表面に
は、LDD(Lightly doped Drain)構造を有するソース／ド
レイン拡散領域（６．６’）が形成される。前記ソース
／ドレイン拡散領域（６．６’）は、前記ゲート電極及
びワードライン（４）をマスクにして低濃度の不純物イ
オンを前記半導体基板（１）に一次的に注入し、さら
に、前記ゲート電極及びワードライン（４）の側壁に酸
化膜スペーサーを形成し、前記酸化膜スペーサー（５）
をマスクにして前記半導体基板（１）に高濃度の不純物
イオンを二次的に注入することにより形成される。前記
ワードライン（４）及び前記ソース／ドレイン拡散領域
（６．６’）は電界効果トランジスタを形成する。
ウェル（又はＮ−ウェル）が形成された半導体基板
（１）上部に形成されたフィールド酸化膜（２）を備え
る。前記フィールド酸化膜（２）は、活性領域分離用マ
スク（ｂ）を用いてLOCOS(LocalOxidation of Silicon)
方式で前記半導体基板（１）に酸化膜を成長させるこ
とにより形成される。前記フィールド酸化膜（２）によ
り区分された前記半導体基板（１）の素子領域にはゲー
ト絶縁膜（３）とワードライン（４）が形成される。前
記ゲート電極及びワードライン（４）は、ポリシリコン
を前記フィールド酸化膜（２）が形成された前記半導体
基板（１）の上部に堆積し、前記堆積されたポリシリコ
ン膜に不純物を注入し、前記ゲート電極及びワードライ
ン用マスク（ｄ）を用いて前記不純物が注入された前記
ポリシリコン膜をパターンニングすることにより形成さ
れる。前記ワードライン（４）側壁には酸化膜スペーサ
ー（５）が形成され、また、前記酸化膜スペーサー
（５）により露出した前記半導体基板（１）の表面に
は、LDD(Lightly doped Drain)構造を有するソース／ド
レイン拡散領域（６．６’）が形成される。前記ソース
／ドレイン拡散領域（６．６’）は、前記ゲート電極及
びワードライン（４）をマスクにして低濃度の不純物イ
オンを前記半導体基板（１）に一次的に注入し、さら
に、前記ゲート電極及びワードライン（４）の側壁に酸
化膜スペーサーを形成し、前記酸化膜スペーサー（５）
をマスクにして前記半導体基板（１）に高濃度の不純物
イオンを二次的に注入することにより形成される。前記
ワードライン（４）及び前記ソース／ドレイン拡散領域
（６．６’）は電界効果トランジスタを形成する。
【００１２】また、前記半導体装置は図４に示したよう
に、前記電界効果トランジスタが形成された前記半導体
基板（１）の上部に順次形成された平坦化した絶縁酸化
膜（７）、障壁物質層（８）、第１電極物質層（９）、
及び第２電極物質層（１１）を備える。前記絶縁酸化膜
（７）の上部及び第２電極物質層（１１）の下部には、
前記第１及び第２電極物質層と電気的に接続した電極物
質スペーサー（１０）が形成されている。前記絶縁酸化
膜（７）は前記半導体基板の上部にほぼ一定の厚さに絶
縁物質を堆積し、前記堆積された絶縁酸化膜を全面エッ
チングにより形成する。前記障壁物質層（８）は、シリ
コン質化物を前記絶縁酸化膜（７）の上部にほぼ一定の
厚さに塗布することにより形成される。前記第１電極物
質層（９）はポリシリコンを前記障壁物質層（８）の表
面に堆積することにより形成される。前記電極物質スペ
ーサー（１０）は、前記コンタクトホール用マスク
（ｃ）を用いて前記第１電極物質層（９）、前記障壁物
質層（８）及び、前記絶縁酸化膜（７）の上部層を順次
エッチングして第１コンタクトホールを形成し、前記第
１コンタクトホール及び前記第１電極物質層（９）の上
部にポリシリコンをほぼ一定の厚さに堆積し、前記堆積
されたポリシリコン膜を異方性エッチングにより形成さ
れる。
に、前記電界効果トランジスタが形成された前記半導体
基板（１）の上部に順次形成された平坦化した絶縁酸化
膜（７）、障壁物質層（８）、第１電極物質層（９）、
及び第２電極物質層（１１）を備える。前記絶縁酸化膜
（７）の上部及び第２電極物質層（１１）の下部には、
前記第１及び第２電極物質層と電気的に接続した電極物
質スペーサー（１０）が形成されている。前記絶縁酸化
膜（７）は前記半導体基板の上部にほぼ一定の厚さに絶
縁物質を堆積し、前記堆積された絶縁酸化膜を全面エッ
チングにより形成する。前記障壁物質層（８）は、シリ
コン質化物を前記絶縁酸化膜（７）の上部にほぼ一定の
厚さに塗布することにより形成される。前記第１電極物
質層（９）はポリシリコンを前記障壁物質層（８）の表
面に堆積することにより形成される。前記電極物質スペ
ーサー（１０）は、前記コンタクトホール用マスク
（ｃ）を用いて前記第１電極物質層（９）、前記障壁物
質層（８）及び、前記絶縁酸化膜（７）の上部層を順次
エッチングして第１コンタクトホールを形成し、前記第
１コンタクトホール及び前記第１電極物質層（９）の上
部にポリシリコンをほぼ一定の厚さに堆積し、前記堆積
されたポリシリコン膜を異方性エッチングにより形成さ
れる。
【００１３】前記第２電極物質層（１１）は、前記電極
物質スペーサー（１０）により形成される空間及び、前
記絶縁酸化膜（７）を貫通して前記ソース又はドレイン
拡散領域（６又は６’）と電気的に接触する。
物質スペーサー（１０）により形成される空間及び、前
記絶縁酸化膜（７）を貫通して前記ソース又はドレイン
拡散領域（６又は６’）と電気的に接触する。
【００１４】また、前記第２電極物質層（１１）は、前
記電極物質スペーサー（１０）により露出する前記絶縁
酸化膜（７）をエッチングして前記ソース又はドレイン
拡散領域（６又は６’）を露出させる第２コンタクトホ
ールを形成し、さらに、前記第２コンタクトホール、前
記電極物質スペーサー（１０）及び、前記第１電極物質
層（９）の上部に不純物が注入されたポリシリコンをほ
ぼ一定の厚さに堆積することにより形成される。前記第
１電極物質層（９）及び電極物質スペーサー（１０）
は、前記絶縁酸化膜（７）とのエッチング選択比を向上
させるためポリシリコンで形成される。また、前記第１
電極物質層（９）及び前記物質スペーサー（１０）は、
後での誘電膜の形成の際、前記第２電極物質層（１１）
から拡散する不純物を含むことになる。
記電極物質スペーサー（１０）により露出する前記絶縁
酸化膜（７）をエッチングして前記ソース又はドレイン
拡散領域（６又は６’）を露出させる第２コンタクトホ
ールを形成し、さらに、前記第２コンタクトホール、前
記電極物質スペーサー（１０）及び、前記第１電極物質
層（９）の上部に不純物が注入されたポリシリコンをほ
ぼ一定の厚さに堆積することにより形成される。前記第
１電極物質層（９）及び電極物質スペーサー（１０）
は、前記絶縁酸化膜（７）とのエッチング選択比を向上
させるためポリシリコンで形成される。また、前記第１
電極物質層（９）及び前記物質スペーサー（１０）は、
後での誘電膜の形成の際、前記第２電極物質層（１１）
から拡散する不純物を含むことになる。
【００１５】前記第２電極物質層（１１）の上部には、
図５に示すような、パッド酸化膜パターン（１２）、シ
リコン窒化膜パターン（１３）及びバードビーク(Birds
-Beak)の形状を有する犠牲酸化膜パターン（１４）が形
成されている。前記パッド酸化膜パターン（１２）及び
シリコン酸化膜パターン（１３）はたとえばＣＶＤ法
（化学的気相成長法）により前記第２電極物質層（１
１）の上部に一定の厚さのパッド酸化膜及びシリコン窒
化膜を順次形成し、犠牲酸化膜パターン用マスク（ｅ）
を用いて前記パッド酸化膜及びシリコン窒化膜を順次選
択−エッチングすることにより形成される。前記犠牲酸
化膜パターン（１４）は高温酸化工程を利用して前記パ
ッド酸化膜パターン（１２）及び、シリコン窒化膜パタ
ーン（１３）により選択的に露出する前記第２電極物質
層（１１）の表面に酸化物質を成長させることによりバ
ードビークの形状を有するよう形成される。前記高温酸
化工程の際、ポリシリコンのグレイン(Grain) に沿って
酸化が進行されるため前記犠牲酸化膜パターンと接触す
る前記第２電極物質層（１１）の表面は凹凸状になる。
前記犠牲酸化膜パターン（１４）は前記第１コンタクト
ホールが形成された領域の左右に各々位置する。前記犠
牲酸化膜パターン（１４）が形成された後、前記シリコ
ン窒化膜パターン（１３）及びパッド酸化膜パターン
（１２）は取り除かれる。
図５に示すような、パッド酸化膜パターン（１２）、シ
リコン窒化膜パターン（１３）及びバードビーク(Birds
-Beak)の形状を有する犠牲酸化膜パターン（１４）が形
成されている。前記パッド酸化膜パターン（１２）及び
シリコン酸化膜パターン（１３）はたとえばＣＶＤ法
（化学的気相成長法）により前記第２電極物質層（１
１）の上部に一定の厚さのパッド酸化膜及びシリコン窒
化膜を順次形成し、犠牲酸化膜パターン用マスク（ｅ）
を用いて前記パッド酸化膜及びシリコン窒化膜を順次選
択−エッチングすることにより形成される。前記犠牲酸
化膜パターン（１４）は高温酸化工程を利用して前記パ
ッド酸化膜パターン（１２）及び、シリコン窒化膜パタ
ーン（１３）により選択的に露出する前記第２電極物質
層（１１）の表面に酸化物質を成長させることによりバ
ードビークの形状を有するよう形成される。前記高温酸
化工程の際、ポリシリコンのグレイン(Grain) に沿って
酸化が進行されるため前記犠牲酸化膜パターンと接触す
る前記第２電極物質層（１１）の表面は凹凸状になる。
前記犠牲酸化膜パターン（１４）は前記第１コンタクト
ホールが形成された領域の左右に各々位置する。前記犠
牲酸化膜パターン（１４）が形成された後、前記シリコ
ン窒化膜パターン（１３）及びパッド酸化膜パターン
（１２）は取り除かれる。
【００１６】図６を参照すると、前記半導体装置は第３
電極物質層パターン（１５）及び感光膜パターン（１
６）を追加して備える。前記第３電極物質層パターン
（１５）は不純物が含まれたポリシリコンを、前記犠牲
酸化膜パターン（１４）及び前記第２電極物質層（１
１）の上部に堆積し、前記堆積されたポリシリコン層の
上部に前記感光膜パターン（１６）を形成し、また前記
感光膜パターン（１６）により露出する前記堆積された
ポリシリコン層をエッチング工程を用いて取り除くこと
により形成される。前記感光膜パターン（１６）は前記
堆積されたポリシリコン層の上部に感光膜を塗布し、前
記感光膜を電荷貯蔵電極用マスク（ｄ）を用いて選択的
に露光し、また前記選択的に露光された感光膜を現象す
ることにより形成される。前記第３電極物質層パターン
（１５）が形成された後、前記第２及び第１電極物質層
（１１、９）は、前記感光膜パターン（１６）及び犠牲
酸化膜パターン（１４）をエッチング障害物に用いたエ
ッチング工程により選択的に取り除かれて第２及び第１
電極物質層パターン（１１Ａ、９Ａ）を形成する。前記
第２電極物質層パターン（１１Ａ）及び第１電極物質層
パターン（９Ａ）が順次形成された後、前記感光膜パタ
ーン（１６）は取り除かれて前記第３電極物質層パター
ン（１５）の上面を露出させる。また、前記犠牲酸化膜
パターン（１４）も湿式エッチング工程により取り除か
れ、前記第２電極物質層パターン（１１Ａ）の上面及び
前記第３電極物質層パターン（１５）の下面を露出させ
る。前記第１乃至第３電極物質層パターン（９Ａ、１１
Ａ、１５）及び前記電極物質スペーサー（１０）は一体
化して一つの電荷貯蔵電極（２０）を形成する。
電極物質層パターン（１５）及び感光膜パターン（１
６）を追加して備える。前記第３電極物質層パターン
（１５）は不純物が含まれたポリシリコンを、前記犠牲
酸化膜パターン（１４）及び前記第２電極物質層（１
１）の上部に堆積し、前記堆積されたポリシリコン層の
上部に前記感光膜パターン（１６）を形成し、また前記
感光膜パターン（１６）により露出する前記堆積された
ポリシリコン層をエッチング工程を用いて取り除くこと
により形成される。前記感光膜パターン（１６）は前記
堆積されたポリシリコン層の上部に感光膜を塗布し、前
記感光膜を電荷貯蔵電極用マスク（ｄ）を用いて選択的
に露光し、また前記選択的に露光された感光膜を現象す
ることにより形成される。前記第３電極物質層パターン
（１５）が形成された後、前記第２及び第１電極物質層
（１１、９）は、前記感光膜パターン（１６）及び犠牲
酸化膜パターン（１４）をエッチング障害物に用いたエ
ッチング工程により選択的に取り除かれて第２及び第１
電極物質層パターン（１１Ａ、９Ａ）を形成する。前記
第２電極物質層パターン（１１Ａ）及び第１電極物質層
パターン（９Ａ）が順次形成された後、前記感光膜パタ
ーン（１６）は取り除かれて前記第３電極物質層パター
ン（１５）の上面を露出させる。また、前記犠牲酸化膜
パターン（１４）も湿式エッチング工程により取り除か
れ、前記第２電極物質層パターン（１１Ａ）の上面及び
前記第３電極物質層パターン（１５）の下面を露出させ
る。前記第１乃至第３電極物質層パターン（９Ａ、１１
Ａ、１５）及び前記電極物質スペーサー（１０）は一体
化して一つの電荷貯蔵電極（２０）を形成する。
【００１７】前記電荷貯蔵電極（２０）の全ての露出表
面には、図７に示したように、誘電体膜（１８）及びプ
レート電極（１９）が順次形成される。前記誘電体膜
（１８）は前記電荷貯蔵電極（２０）の全ての露出表面
にNO又はONO の複合構造を有する誘電体物質を成長させ
ることにより形成される。また前記プレート電極（１
９）は前記誘電体膜（１８）が形成された前記半導体基
板（１）の上部に不純物が含まれたポリシリコンを堆積
し、前記堆積されたポリシリコンを所定の大きさでパタ
ーンニングすることにより形成される。前記第１電極物
質層パターン（９Ａ）及び電極物質スペーサー（１０）
は、前記誘電体膜（１８）及びプレート電極の形成工程
とその後続工程の後、前記第２電極物質層パターン（１
１Ａ）から拡散されてくる不純物を含むことになる。前
記第１電極物質層パターン（９Ａ）及び電極物質スペー
サー（１０）は前記第２電極物質層パターン（１１Ａ）
から拡散されてくる不純物により導電特性を有すること
になる。
面には、図７に示したように、誘電体膜（１８）及びプ
レート電極（１９）が順次形成される。前記誘電体膜
（１８）は前記電荷貯蔵電極（２０）の全ての露出表面
にNO又はONO の複合構造を有する誘電体物質を成長させ
ることにより形成される。また前記プレート電極（１
９）は前記誘電体膜（１８）が形成された前記半導体基
板（１）の上部に不純物が含まれたポリシリコンを堆積
し、前記堆積されたポリシリコンを所定の大きさでパタ
ーンニングすることにより形成される。前記第１電極物
質層パターン（９Ａ）及び電極物質スペーサー（１０）
は、前記誘電体膜（１８）及びプレート電極の形成工程
とその後続工程の後、前記第２電極物質層パターン（１
１Ａ）から拡散されてくる不純物を含むことになる。前
記第１電極物質層パターン（９Ａ）及び電極物質スペー
サー（１０）は前記第２電極物質層パターン（１１Ａ）
から拡散されてくる不純物により導電特性を有すること
になる。
【００１８】これとは異なり、前記第２電極物質層（１
１）は不純物が含まれたポリシリコンの代わりに純粋な
ポリシリコンで形成され、前記誘電体膜（１８）及びプ
レート電極（１９）の形成工程とその後続工程の際に、
前記第３電極物質層（１５）から拡散されてくる不純物
を含むことになる場合もある。この場合、電極物質スペ
ーサー（１０）及び第１電極物質層（１１）は、前記第
３電極物質層（１５）から前記第２電極物質層を経て拡
散されてくる不純物を含むことになる。
１）は不純物が含まれたポリシリコンの代わりに純粋な
ポリシリコンで形成され、前記誘電体膜（１８）及びプ
レート電極（１９）の形成工程とその後続工程の際に、
前記第３電極物質層（１５）から拡散されてくる不純物
を含むことになる場合もある。この場合、電極物質スペ
ーサー（１０）及び第１電極物質層（１１）は、前記第
３電極物質層（１５）から前記第２電極物質層を経て拡
散されてくる不純物を含むことになる。
【００１９】また、前記電荷貯蔵電極（２０）は、前記
バードビークの形状を有する前記犠牲酸化膜パターン
（１４）の面積を大きく調節することにより、一層大き
い面積を有することになる。これは、前記電荷貯蔵電極
（２０）が隣接したメモリーセルの電荷貯蔵電極（図示
せず）と最少限の間隔が隔離されることに基づく。前記
犠牲酸化膜パターン（１４）の面積は、前記犠牲酸化膜
パターン（１４）の厚さを変化させることにより調節で
きる。
バードビークの形状を有する前記犠牲酸化膜パターン
（１４）の面積を大きく調節することにより、一層大き
い面積を有することになる。これは、前記電荷貯蔵電極
（２０）が隣接したメモリーセルの電荷貯蔵電極（図示
せず）と最少限の間隔が隔離されることに基づく。前記
犠牲酸化膜パターン（１４）の面積は、前記犠牲酸化膜
パターン（１４）の厚さを変化させることにより調節で
きる。
【００２０】図８は、本発明の他の実施例による半導体
メモリー装置のキャパシター製造方法を説明するための
半導体装置の断面図であり、第１実施例による半導体メ
モリー装置のキャパシター製造方法の図３乃至図５の工
程後に行われる工程を説明する。
メモリー装置のキャパシター製造方法を説明するための
半導体装置の断面図であり、第１実施例による半導体メ
モリー装置のキャパシター製造方法の図３乃至図５の工
程後に行われる工程を説明する。
【００２１】図８において、第１乃至第２電極物質層パ
ターン（９Ａ、１１Ａ）と前記電極物質スペーサー（１
０）は一つの電荷貯蔵電極を形成する。また、前記第２
及び第１電極物質層（１１Ａ、９Ａ）は前記バードビー
クの形状を有する前記犠牲酸化膜パターン（１４）をエ
ッチング障害物に用いたエッチング工程を利用し、前記
障壁物質層（８）が露出するよう前記第２及び第１電極
物質層（１１、９）を選択的に取り除くことにより形成
される。前記犠牲酸化膜パターン（１４）は前記障壁物
質層をエッチング障害物に用いたエッチング工程により
取り除かれて前記第２電極物質層パターン（１１Ａ）の
上面を露出させる。また、前記電荷貯蔵電極（２１）の
全ての露出表面には誘電体膜（１８）及びプレート電極
（１９）が順次形成される。前記誘電体膜（１８）は前
記電荷貯蔵電極（２０）の全ての露出表面にNO又はONO
の複合構造を有する誘電体物質を成長させることにより
形成される。また、前記プレート電極（１９）は前記誘
電体膜（１８）が形成された前記半導体基板（１）の上
部に不純物が含まれたポリシリコンを堆積し、前記堆積
されたポリシリコンを所定の大きさでパターンニングす
ることにより形成される。前記プレート電極（１９）は
不純物が注入されたポリシリコンの代わりにポリサイド
により形成され得る場合もある。
ターン（９Ａ、１１Ａ）と前記電極物質スペーサー（１
０）は一つの電荷貯蔵電極を形成する。また、前記第２
及び第１電極物質層（１１Ａ、９Ａ）は前記バードビー
クの形状を有する前記犠牲酸化膜パターン（１４）をエ
ッチング障害物に用いたエッチング工程を利用し、前記
障壁物質層（８）が露出するよう前記第２及び第１電極
物質層（１１、９）を選択的に取り除くことにより形成
される。前記犠牲酸化膜パターン（１４）は前記障壁物
質層をエッチング障害物に用いたエッチング工程により
取り除かれて前記第２電極物質層パターン（１１Ａ）の
上面を露出させる。また、前記電荷貯蔵電極（２１）の
全ての露出表面には誘電体膜（１８）及びプレート電極
（１９）が順次形成される。前記誘電体膜（１８）は前
記電荷貯蔵電極（２０）の全ての露出表面にNO又はONO
の複合構造を有する誘電体物質を成長させることにより
形成される。また、前記プレート電極（１９）は前記誘
電体膜（１８）が形成された前記半導体基板（１）の上
部に不純物が含まれたポリシリコンを堆積し、前記堆積
されたポリシリコンを所定の大きさでパターンニングす
ることにより形成される。前記プレート電極（１９）は
不純物が注入されたポリシリコンの代わりにポリサイド
により形成され得る場合もある。
【００２２】
【発明の効果】上述の如く、本発明の半導体メモリー装
置のキャパシター製造方法は、電荷貯蔵電極を二層の電
極物質層パターン等で形成し、前記電極物質層パターン
の上部表面を凹凸状に形成し、さらに、前記各電極物質
層パターンの上部及び下部表面を上側及び下側に曲線を
なすよう形成し、メモリーセルの占有面積に比べて非常
に大きい有効表面積を有する電荷貯蔵電極を提供するこ
とができる。このため、本発明の半導体メモリー装置の
キャパシターの製造方法は、メモリーセルの占有面積が
制限されても十分な電荷貯蔵容量を有するキャパシター
を提供することができ、半導体メモリー装置の集積度を
向上させる利点を提供することができる。
置のキャパシター製造方法は、電荷貯蔵電極を二層の電
極物質層パターン等で形成し、前記電極物質層パターン
の上部表面を凹凸状に形成し、さらに、前記各電極物質
層パターンの上部及び下部表面を上側及び下側に曲線を
なすよう形成し、メモリーセルの占有面積に比べて非常
に大きい有効表面積を有する電荷貯蔵電極を提供するこ
とができる。このため、本発明の半導体メモリー装置の
キャパシターの製造方法は、メモリーセルの占有面積が
制限されても十分な電荷貯蔵容量を有するキャパシター
を提供することができ、半導体メモリー装置の集積度を
向上させる利点を提供することができる。
【００２３】以上の如く、図３乃至図７及び図８に示さ
れた二つの実施例を用いて本発明を説明したが、通常の
知識を有する者であれば本発明の概要及び範囲内で本発
明を変更及び変形させて実施することができることを十
分に知り得る。
れた二つの実施例を用いて本発明を説明したが、通常の
知識を有する者であれば本発明の概要及び範囲内で本発
明を変更及び変形させて実施することができることを十
分に知り得る。
【００２４】例えば、図３の工程の後、前記第２電極物
質層（１１）及びバードビーク形状の犠牲酸化膜パター
ン（１４）の上部に、少なくとも二つ以上の電極物質層
及びバードビーク形状の犠牲酸化膜パターンを交互に形
成し、前記バードビーク形状の犠牲酸化膜パターン等を
エッチング障害物に用いたエッチング工程により、前記
障害物質層（８）の表面が露出するよう前記電極物質層
等を取り除く工程を行う場合、本発明の半導体メモリー
装置のキャパシター製造法は少なくとも三つ以上の電極
物質層パターンを有する電荷貯蔵電極を形成することが
できる。
質層（１１）及びバードビーク形状の犠牲酸化膜パター
ン（１４）の上部に、少なくとも二つ以上の電極物質層
及びバードビーク形状の犠牲酸化膜パターンを交互に形
成し、前記バードビーク形状の犠牲酸化膜パターン等を
エッチング障害物に用いたエッチング工程により、前記
障害物質層（８）の表面が露出するよう前記電極物質層
等を取り除く工程を行う場合、本発明の半導体メモリー
装置のキャパシター製造法は少なくとも三つ以上の電極
物質層パターンを有する電荷貯蔵電極を形成することが
できる。
【００２５】また、異なる例を挙げれば、図４の工程で
障害物質層（８）を形成しない場合、本発明の半導体メ
モリー装置のキャパシター製造方法は図７及び図８で説
明した前記犠牲酸化膜パターン（１４）の湿式エッチン
グ工程の際、前記第１電極物質層パターン（９Ａ）の下
面の角部分が露出するよう前記絶縁酸化膜（７）をアン
ダ カット(Under Cutting) する。このため、電荷貯蔵
電極の表面積は一層大きい面積を有することになる。
障害物質層（８）を形成しない場合、本発明の半導体メ
モリー装置のキャパシター製造方法は図７及び図８で説
明した前記犠牲酸化膜パターン（１４）の湿式エッチン
グ工程の際、前記第１電極物質層パターン（９Ａ）の下
面の角部分が露出するよう前記絶縁酸化膜（７）をアン
ダ カット(Under Cutting) する。このため、電荷貯蔵
電極の表面積は一層大きい面積を有することになる。
【００２６】したがって、本発明の精神及び範囲は図３
乃至図７及び図８で説明した実施例等に限られず、前述
した特許請求の範囲により制限されるべきである。
乃至図７及び図８で説明した実施例等に限られず、前述
した特許請求の範囲により制限されるべきである。
【図１】従来の半導体メモリー装置のキャパシター製造
方法を説明するための半導体装置の断面図である。
方法を説明するための半導体装置の断面図である。
【図２】本発明の実施例による半導体メモリー装置のキ
ャパシター製造方法に用いられるマスク パターン等の
位置を説明するための半導体装置の平面図である。
ャパシター製造方法に用いられるマスク パターン等の
位置を説明するための半導体装置の平面図である。
【図３】本発明の第１実施例による半導体メモリー装置
のキャパシター製造方法を段階別に説明する半導体装置
の断面図である。
のキャパシター製造方法を段階別に説明する半導体装置
の断面図である。
【図４】本発明の第１実施例による半導体メモリー装置
のキャパシター製造方法を段階別に説明する半導体装置
の断面図である。
のキャパシター製造方法を段階別に説明する半導体装置
の断面図である。
【図５】本発明の第１実施例による半導体メモリー装置
のキャパシター製造方法を段階別に説明する半導体装置
の断面図である。
のキャパシター製造方法を段階別に説明する半導体装置
の断面図である。
【図６】本発明の第１実施例による半導体メモリー装置
のキャパシター製造方法を段階別に説明する半導体装置
の断面図である。
のキャパシター製造方法を段階別に説明する半導体装置
の断面図である。
【図７】本発明の第１実施例による半導体メモリー装置
のキャパシター製造方法を段階別に説明する半導体装置
の断面図である。
のキャパシター製造方法を段階別に説明する半導体装置
の断面図である。
【図８】本発明の第２実施例の半導体メモリー装置のキ
ャパシター製造法を説明するための半導体装置の断面図
である。
ャパシター製造法を説明するための半導体装置の断面図
である。
Claims (21)
- 【請求項１】 不純物拡散領域を有するトランジスタが
形成された半導体基板を提供する工程と、 前記半導体基板の上部に平坦化した絶縁酸化膜、障壁物
質層及び第１電極物質層を形成する工程と、 コンタクトホールマスクを用いたエッチング方法によ
り、第１電極物質層及び前記障壁物質層と絶縁酸化膜の
一部分を連続的にエッチングして第１コンタクトホール
を形成する工程と、 前記第１コンタクトホールの壁面に、前記絶縁酸化膜が
露出するよう電極物質スペーサーを形成する工程と、 前記第１電極物質層及び電極物質スペーサーをエッチン
グ障害物に用いたエッチング方法により、前記不純物拡
散領域を露出させる第２コンタクトホールを形成する工
程と、 前記不純物拡散領域と電気的に接続されるよう、前記第
１電極物質層及び前記電極物質スペーサーの上部に第２
電極物質層を形成する工程と、 前記第１コンタクトホールが位置した領域の周辺に該当
する前記第２電極物質層の上部に、バードビーク形状を
有する犠牲酸化膜パターンを形成する工程と、 前記犠牲酸化膜パターンをエッチング障害物に用いて前
記障壁物質層の表面が露出するよう、前記第２及び第１
電極物質層を順次エッチングして第２及び第１電極物質
層パターンを形成する工程と、 前記犠牲酸化膜パターンを湿式エッチングして前記第２
電極物質層パターンの上部表面を完全に露出させる工程
と、 前記第１及び第２電極物質層パターンの全ての露出表面
に、誘電体膜及びプレート電極を順次形成する工程を含
むことを特徴とする半導体メモリー装置のキャパシター
製造方法。 - 【請求項２】 前記第２電極物質層及びバードビーク形
状の犠牲酸化膜パターンの上部に、少なくとも一つ以上
の電極物質層及びバードビーク状の犠牲酸化膜パターン
を交互に形成する工程を追加して含むことを特徴とする
請求項１記載の半導体メモリー装置のキャパシター製造
方法。 - 【請求項３】 前記電極物質スペーサー及び第１電極物
質層が、前記絶縁酸化膜とのエッチング選択比を向上さ
せるためポリシリコンを含むことを特徴とする請求項１
記載の半導体メモリー装置のキャパシター製造方法。 - 【請求項４】 前記第２電極物質層が、良好な導電特性
を維持するために不純物を含むポリシリコンにより形成
され、 前記電極物質スペーサー及び電極物質層が、前記誘電体
膜形成工程の際、前記第２電極物質層から拡散されてく
る不純物を含むことを特徴とする請求項３記載の半導体
メモリー装置のキャパシター製造方法。 - 【請求項５】 前記犠牲酸化膜パターンは、高温酸化方
法により前記第２電極物質であるポリシンコンのグレイ
ン（Ｇｒａｉｎ）に沿って形成され、前記第２電極物質
層パターンの上部表面を凸凹状にすることを特徴とする
請求項４に記載の半導体メモリー装置のキャパシター製
造方法。 - 【請求項６】 不純物拡散領域を有するトランジスタが
形成された半導体基板を提供する工程と、 前記半導体基板の上部に平坦化した絶縁酸化膜、第１電
極物質層を形成する工程と、 コンタクトホールマスクを用いたエッチング方法によ
り、前記第１電極物質層と前記絶縁酸化膜の一部分を連
続的にエッチングして第１コンタクトホールを形成する
工程と、 前記第１コンタクトホールの壁面に前記絶縁酸化膜が露
出するよう電極物質スペーサーを形成する工程と、 前記第１電極物質層及び電極物質スペーサーを、エッチ
ング障害物に用いたエッチング方法により前記不純物拡
散領域を露出させる第２コンタクトホールを形成する工
程と、 前記不純物拡散領域と電気的に接続するよう、前記第１
電極物質層及び前記電極物質スペーサーの上部に第２電
極物質層を形成する工程と、 前記第１コンタクトホールが位置した領域の周辺に該当
する前記第２電極物質層の上部に、バードビーク形状を
有する犠牲酸化膜パターンを形成する工程と、 前記犠牲酸化膜パターンをエッチング障害物に用いて前
記絶縁酸化膜の表面が露出するよう、前記第２及び第１
電極物質層を順次エッチングして第２及び第１電極物質
層パターンを形成する工程と、 前記犠牲酸化膜パターンを湿式エッチングして前記第２
電極物質層パターンの上部表面を完全に露出させる工程
と、 前記第１及び第２電極物質層パターンの全ての露出表面
に、誘電体膜及びプレート電極を順次形成する工程とを
含むことを特徴とする半導体メモリー装置のキャパシタ
ー製造方法。 - 【請求項７】 前記絶縁酸化膜は、前記犠牲酸化膜パタ
ーンが取り除かれる際、前記第１電極物質層パターンの
下面の縁部分が露出するようアンダカットすることを特
徴とする請求項６記載の半導体メモリー装置のキャパシ
ター製造方法。 - 【請求項８】 前記第２電極物質層及びバードビーク状
の犠牲酸化膜パターンの上部に、少なくとも一つ以上の
電極物質層及びバードビーク状の犠牲酸化膜パターンを
交互に形成する工程を追加して含むことを特徴とする請
求項６記載の半導体メモリー装置のキャパシター製造方
法。 - 【請求項９】 前記絶縁酸化膜は、前記犠牲酸化膜パタ
ーンが取り除かれる際、前記第１電極物質層パターンの
下面の縁部分が露出するようアンダカットすることを特
徴とする請求項８記載の半導体メモリー装置のキャパシ
ター製造方法。 - 【請求項１０】 前記電極物質スペーサー及び第１電極
物質層が、前記絶縁酸化膜とのエッチング選択比を向上
させるためポリシリコンを含むことを特徴とする請求項
９記載の半導体メモリー装置のキャパシター製造方法。 - 【請求項１１】 前記第２電極物質層が、良好な導電特
性を維持するために不純物を含むポリシリコンにより形
成され、 前記電極物質スペーサー及び第１電極物質層が、前記誘
電体膜形成工程の際、前記第２電極物質層から拡散され
てくる不純物を含むことを特徴とする請求項１０記載の
半導体メモリー装置のキャパシター製造方法。 - 【請求項１２】 前記犠牲酸化膜パターンは、高温酸化
方法により前記第２電極物質であるポリシリコンのグレ
イン（Ｇｒａｉｎ）に沿って形成され、前記第２電極物
質層パターンの上部表面を凸凹状にすることを特徴とす
る請求項１１記載の半導体メモリー装置のキャパシター
製造方法。 - 【請求項１３】 不純物拡散領域を有するトランジスタ
が形成された半導体基板を提供する工程と、 前記半導体基板の上部に平坦化した絶縁酸化膜、第１電
極物質層を形成する工程と、 コンタクトホールマスクを用いて前記不純物拡散領域が
露出するよう、前記第１電極物質層と前記絶縁酸化膜を
連続的に選択エッチングしてコンタクトホールを形成す
る工程と、 前記不純物拡散領域と電気的に接続するよう、前記第１
電極物質層及び前記コンタクトホールの上部に第２電極
物質層を形成する工程と、 前記コンタクトホールが位置した領域の周辺にバードビ
ークの形状を有する犠牲酸化膜パターンを形成する工程
と、 前記第２電極物質層及び前記犠牲酸化膜パターンの上部
に第３電極物質層を形成する工程と、 前記第３電極物質層の上部に前記コンタクトホールが位
置した領域及び、前記犠牲酸化膜パターンの一部分と重
なるよう感光膜パターンを形成する工程と、 前記感光膜パターンをエッチング障害物に用いて前記犠
牲酸化膜パターンが露出するよう、前記第３電極物質層
をエッチングして第３電極物質層パターンを形成する工
程と、 前記感光膜パターン及び前記露出した犠牲酸化膜パター
ンをエッチング障害物に用いて前記絶縁酸化膜が露出す
るよう、前記第２及び第１電極物質層を選択的に取り除
き第２及び第１電極物質層パターンを形成する工程と、 前記感光膜パターンを取り除き前記第３物質層パターン
の上部表面を露出させる工程と、 前記犠牲酸化膜パターンを湿式エッチングし、前記第２
電極物質層パターンの上部表面及び前記第３電極物質層
パターンの下部表面を露出させる工程と、 前記第１乃至第３電極物質層パターンの全ての露出表面
に、誘電体膜及びプレート電極を順次形成する工程とを
含むことを特徴とする半導体メモリー装置のキャパシタ
ー製造方法。 - 【請求項１４】 前記絶縁酸化膜は、前記犠牲酸化膜パ
ターンが取り除かれる際、前記第１電極物質層パターン
の下面の縁部分が露出するようアンダカットすることを
特徴とする請求項１３記載の半導体メモリー装置のキャ
パシター製造方法。 - 【請求項１５】 前記第３電極物質層が、良好な導電特
性を維持するため不純物を含むポリシリコンにより形成
され、 前記第１及び第２電極物質層が純粋なポリシリコンによ
り形成され、 前記第１及び第２電極物質層が、前記誘電体膜形成工程
の際、前記第３電極物質層から拡散されてくる不純物を
含むことを特徴とする請求項１４記載の半導体メモリー
装置のキャパシター製造方法。 - 【請求項１６】 前記犠牲酸化膜パターンは、高温酸化
方法により前記第２電極物質であるポリシリコンのグレ
イン（Ｇｒａｉｎ）に沿って形成され、前記第２電極物
質層パターンの上部表面を凸凹状にすることを特徴とす
る請求項１５記載の半導体メモリー装置のキャパシター
製造方法。 - 【請求項１７】 前記第２電極物質層及びバードビーク
状の犠牲酸化膜パターンの上部に、少なくとも一つ以上
の電極物質層及びバードビーク状の犠牲酸化膜パターン
を交互に形成する工程を追加して含むことを特徴とする
請求項１６記載の半導体メモリー装置のキャパシター製
造方法。 - 【請求項１８】 不純物拡散領域を有するトランジスタ
が形成された半導体基板を提供する工程と、 前記半導体基板の上部に平坦化した絶縁酸化膜、障壁物
質層及び第１電極物質層を形成する工程と、 コンタクトホールマスクを用いたエッチング方法によ
り、前記第１電極物質層及び前記障壁物質層と前記絶縁
酸化膜の一部分を連続的にエッチングして第１コンタク
トホールを形成する工程と、 前記第１コンタクトホールの壁面に前記絶縁酸化膜が露
出するよう電極物質スペーサーを形成する工程と、 前記第１電極物質層及び電極物質スペーサーをエッチン
グ障害物に用いたエッチング方法により、前記不純物拡
散領域を露出させる第２コンタクトホールを形成する工
程と、 前記不純物拡散領域と電気的に接続するよう、前記第１
電極物質及び前記電極物質スペーサーの上部に第２電極
物質層を形成する工程と、 前記第１コンタクトホールが位置した領域の周辺に該当
する前記第２電極物質層の上部にバードビークの形状を
有する犠牲酸化膜パターンを形成する工程と、 前記第２電極物質層及び前記犠牲酸化膜パターンの上部
に第３電極物質層を形成する工程と、 前記第３電極物質層の上部に、前記第１コンタクトホー
ルが位置した領域及び前記犠牲酸化膜パターンの一部分
と重なるよう感光膜パターンを形成する工程と、 前記感光膜パターンをエッチング障害物に用いて前記犠
牲酸化膜パターンが部分的に露出するよう、前記第３電
極物質層をエッチングして第３電極物質層パターンを形
成する工程と、 前記感光膜パターン及び前記部分的に露出した犠牲酸化
膜パターンをエッチング障害物に用いて前記障壁物質層
が露出するよう前記第２及び第１電極物質層パターンを
取り除き第２及び第１電極物質層パターンを形成する工
程と、 前記感光膜パターンを取り除き前記第３電極物質層パタ
ーンの上部表面を露出させる工程と、 前記犠牲酸化膜パターンを湿式エッチングし、前記第２
電極物質層パターンの上部表面及び前記第３電極物質層
パターンの下部表面を露出させる工程と、 前記第１乃至第３電極物質層パターンの全ての露出表面
に、誘電体膜及びプレート電極を順次形成する工程とを
含むことを特徴とする半導体メモリー装置のキャパシタ
ー製造方法。 - 【請求項１９】 前記第３電極物質層が良好な導電特性
を維持するため不純物を含むポリシリコンにより形成さ
れ、 前記電極物質スペーサーと第１及び第２電極物質層が純
粋なポリシリコンにより形成され、 前記電極物質スペーサーと第１及び第２電極物質層が、
前記誘電体膜形成工程の際、前記第３電極物質層から拡
散されてくる不純物を含むことを特徴とする請求項１８
記載の半導体メモリー装置のキャパシター製造方法。 - 【請求項２０】 前記犠牲酸化膜パターンは、高温酸化
方法により前記第２電極物質層であるポリシリコンのグ
レイン(Grain) に沿って形成され、前記第２電極物質層
パターンの上部表面を凸凹状にすることを特徴とする請
求項１９記載の半導体メモリー装置のキャパシター製造
方法。 - 【請求項２１】 前記第２電極物質層及びバードビーク
状の犠牲酸化膜パターンの上部に、少なくとも一つ以上
の電極物質層及びバードビーク状の犠牲酸化膜パターン
を交互に形成する工程を追加して含むことを特徴とする
請求項２０記載の半導体メモリー装置のキャパシター製
造方法。
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