JPS6336142B2 - - Google Patents
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- JPS6336142B2 JPS6336142B2 JP54049923A JP4992379A JPS6336142B2 JP S6336142 B2 JPS6336142 B2 JP S6336142B2 JP 54049923 A JP54049923 A JP 54049923A JP 4992379 A JP4992379 A JP 4992379A JP S6336142 B2 JPS6336142 B2 JP S6336142B2
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- Japan
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- charge storage
- polycrystalline silicon
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- silicon layer
- semiconductor substrate
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリーの製造方法に関する。
現在半導体メモリーは、高集積度化目ざして著
しい進歩を遂げている。なかでも、１トランジス
タ型のダイナミツクメモリーはMOSキヤパシタ
ーに一時的に電荷を蓄えて情報をコントロールす
ることにより高い集積度を得ている。しかしなが
ら更に高い集積度を得る為に微細パターンを用い
MOSキヤパシター、トランスフアーゲート、お
よびデジツト線等を小さくしても従来の半導体装
置の構造では自ら限度がある。即ち１つには非活
性領域の活性領域への食い込みがある。この食い
込みは微細パターンを用いれば、顕著に表れる。
二つには半導体技術は多くのパターンの重ね合せ
多層構造によつて成り立つものであり例えば１つ
の層で微細パターンを用いても、他の層との目合
せ余裕が必要であり、該目合せ余裕が占める割合
は微細パターンを用いると高くなる。
しい進歩を遂げている。なかでも、１トランジス
タ型のダイナミツクメモリーはMOSキヤパシタ
ーに一時的に電荷を蓄えて情報をコントロールす
ることにより高い集積度を得ている。しかしなが
ら更に高い集積度を得る為に微細パターンを用い
MOSキヤパシター、トランスフアーゲート、お
よびデジツト線等を小さくしても従来の半導体装
置の構造では自ら限度がある。即ち１つには非活
性領域の活性領域への食い込みがある。この食い
込みは微細パターンを用いれば、顕著に表れる。
二つには半導体技術は多くのパターンの重ね合せ
多層構造によつて成り立つものであり例えば１つ
の層で微細パターンを用いても、他の層との目合
せ余裕が必要であり、該目合せ余裕が占める割合
は微細パターンを用いると高くなる。
従つて高い集積度を有する半導体装置を得るに
は上記目合せ余裕をできるかぎり必要としない構
造にすることが望ましい。
は上記目合せ余裕をできるかぎり必要としない構
造にすることが望ましい。
本発明の目的は前に述べた非活性領域の活性領
域への食い込みを無くしかつ、目合せ余裕による
不必要な非活性領域を無くして、高い集積度を有
する半導体メモリーの製造方法を提供することに
ある。
域への食い込みを無くしかつ、目合せ余裕による
不必要な非活性領域を無くして、高い集積度を有
する半導体メモリーの製造方法を提供することに
ある。
本発明を用いれば上記優れた特徴に加えて電荷
蓄積領域が目合せ余裕によらず、常に一定の値に
することも可能となる。
蓄積領域が目合せ余裕によらず、常に一定の値に
することも可能となる。
本発明の特徴は、一導電型の半導体基板に設け
られた逆導電型の電荷検出用拡散層に結合するト
ランスフアゲートと該トランスフアゲートに結合
するMOSキヤパシタとで１つのメモリーセルを
構成し、該MOSキヤパシタは該半導体基板にお
いて区画される電荷蓄積領域と該電荷蓄積領域上
に薄い絶縁膜を介して設けられた電荷蓄積ゲート
とを有し、隣り合うメモリーセルの電荷蓄積領域
間の半導体基板に分離領域を有し、かつ、該隣り
合うメモリーセルの電荷蓄積ゲートは該分離領域
上を介して連続的に形成されている半導体メモリ
ーの製造方法において、前記電荷蓄積領域上から
前記分離領域上にかけて連続的に一様に薄い絶縁
膜を形成する工程と、前記電荷蓄積領域上におい
て電荷蓄積ゲートとなる第１の多結晶シリコン層
を、該電荷蓄積領域上から前記分離領域上にかけ
て前記薄い絶縁膜に被着して連続的に形成する工
程と、前記第１の多結晶シリコン層上に絶縁層を
介してトランスフアゲートを形成する第２の多結
晶シリコン層を生成する工程と、前記第２の多結
晶シリコン層をフオトレジスト膜をマスクとし
て、前記分離領域上の部分が除去されかつ前記電
荷検出用拡散層を形成する半導体基板の部分に平
面的に隣接する形状にパターニングする工程と、
前記フオトレジスト膜をマスクとして一導電型の
イオンを前記第１の多結晶シリコン層を通して高
エネルギーで前記分離領域にイオン注入すること
により、前記分離領域の表面電位を前記電荷蓄積
領域の表面電位と異ならしめ、これにより前記隣
接する電荷蓄積領域間を分離する工程と、前記フ
オトレジストを除去した後、前記第２の多結晶シ
リコン層をマスクとして逆導電型の不純物を高濃
度に半導体基板に拡散することによりトランスフ
アゲートとなる該第２の多結晶シリコン層に対し
て自己整合的に前記電荷検出用拡散層を形成する
工程とを有する半導体メモリーの製造方法にあ
る。
られた逆導電型の電荷検出用拡散層に結合するト
ランスフアゲートと該トランスフアゲートに結合
するMOSキヤパシタとで１つのメモリーセルを
構成し、該MOSキヤパシタは該半導体基板にお
いて区画される電荷蓄積領域と該電荷蓄積領域上
に薄い絶縁膜を介して設けられた電荷蓄積ゲート
とを有し、隣り合うメモリーセルの電荷蓄積領域
間の半導体基板に分離領域を有し、かつ、該隣り
合うメモリーセルの電荷蓄積ゲートは該分離領域
上を介して連続的に形成されている半導体メモリ
ーの製造方法において、前記電荷蓄積領域上から
前記分離領域上にかけて連続的に一様に薄い絶縁
膜を形成する工程と、前記電荷蓄積領域上におい
て電荷蓄積ゲートとなる第１の多結晶シリコン層
を、該電荷蓄積領域上から前記分離領域上にかけ
て前記薄い絶縁膜に被着して連続的に形成する工
程と、前記第１の多結晶シリコン層上に絶縁層を
介してトランスフアゲートを形成する第２の多結
晶シリコン層を生成する工程と、前記第２の多結
晶シリコン層をフオトレジスト膜をマスクとし
て、前記分離領域上の部分が除去されかつ前記電
荷検出用拡散層を形成する半導体基板の部分に平
面的に隣接する形状にパターニングする工程と、
前記フオトレジスト膜をマスクとして一導電型の
イオンを前記第１の多結晶シリコン層を通して高
エネルギーで前記分離領域にイオン注入すること
により、前記分離領域の表面電位を前記電荷蓄積
領域の表面電位と異ならしめ、これにより前記隣
接する電荷蓄積領域間を分離する工程と、前記フ
オトレジストを除去した後、前記第２の多結晶シ
リコン層をマスクとして逆導電型の不純物を高濃
度に半導体基板に拡散することによりトランスフ
アゲートとなる該第２の多結晶シリコン層に対し
て自己整合的に前記電荷検出用拡散層を形成する
工程とを有する半導体メモリーの製造方法にあ
る。
次に本発明の一実施例の製造方法に従い、図面
を用いて詳細に説明する。
を用いて詳細に説明する。
まずはじめにＰ型の基板１上に薄い絶縁膜２、
ｎ型不純物を含んだ多結晶シリコン層３および窒
化珪素膜４を連続成長した後フオトレジスト膜５
を選択的に電荷蓄積領域６を形成するために開孔
し、窒化珪素膜４を選択的にエツチング除去した
後上記フオトレジスト膜をマスクとしてイオン注
入によりｎ型不純物を半導体基板１に拡散する
（第１図ａ，ｂ）。次にフオトレジスト膜７により
上記電荷蓄積部以外で前記多結晶シリコンを残し
たい領域を開孔し、前記窒化珪素膜４をエツチン
グ除去する（第２図ａ，ｂ）。すなわちこの後の
工程において、窒化珪素膜をマスクとして熱酸化
膜を形成し、この熱酸化膜をマスクとして多結晶
シリコンをエツチング除去するから、窒化珪素膜
が除去され露出した多結晶シリコンの部分が残る
こととなる。又、電荷蓄積部以外の分離領域上に
も多結晶シリコンを残すのは、これを多数のメモ
リーセルのMOSキヤパシターの共通電極とする
ためである。すなわち分離領域上でこの多結晶シ
リコンを分離したのでは、キヤパシター電極とな
るこの多結晶シリコン層が島状に弧立し後から配
線接続しなければならない。しかし、その上には
トランスフアゲートを形成する上層の多結晶シリ
コン層が存在するから上記接続は非実用的なもの
となる。この時上記電荷蓄積部と接する領域は目
合せ等によるずれを考慮して十分なマージンをと
ることが可能である。例えば第２図ａ，ｂにおい
て８で示した領域、即ち電荷蓄積領域６は上記フ
オトレジスト膜５の開孔によるものでありフオト
レジスト膜７の開孔によらない。次にフオトレジ
スト膜７を全面除去した後酸化雰囲気中で酸化を
行い窒化珪素４の露出部を除いた領域に選択的に
熱酸化膜９を成長する。該熱酸化膜９をマスクと
して窒化珪素膜４および多結晶シリコン３を連続
的にエツチング除去する（第３図ａ，ｂ）。最後
に多結晶シリコン３のエツチング側面を酸化膜で
被つた後、多結晶シリコン１０を全面に気相成長
する。しかる後、フオトレジスト膜を用いて上記
多結晶シリコン１０を選択的にエツチング除去し
た後、相隣接した電荷蓄積領域６を分離する領域
１１に上記フオトレジスト膜をマスクとして高エ
ネルギーのイオン注入でＰ型不純物を、少くとも
上記電荷蓄積領域に注入したｎ型不純物による表
面電位の変化分を打ち消すに十分な量を注入す
る。この時次に示す電荷検出領域１２が形成され
る個所にも上記Ｐ型不純物が注入されるが、通常
検出領域１２への拡散は非常に高濃度であるため
に何ら影響を及ぼすものではない。すなわち、上
記電荷蓄積領域を分離する領域を形成した後、上
記フオトレジスト膜を全面除去する。次にｎ型不
純物を高濃度に拡散すると電荷検出領域１２が形
成されると同時に多結晶シリコン１０にも不純物
が拡散され導体となる（第４図ａ，ｂ，ｃ）。こ
のときに通常の熱拡散を用いれば、分離領域１１
上には第１層目の多結晶シリコン層３が存在する
から、この半導体基板の分離領域１１にｎ型の不
純物が導入されない。第４図ｂをみると、平面図
で横方向にならぶ二つの電荷蓄積領域６の分離領
域１３は、ｎ型不純物層を形成しないことによ
り、電荷蓄積領域との表面電位を変えて分離の働
きをなすことがわかる。一方、平面図で縦方向に
ならぶ電荷蓄積領域間においての本発明が対象と
している分離領域は、第４図ｃに示すように、分
離領域１１は電荷蓄積領域と同型の不純物が同濃
度拡散されているが、該不純物層による表面電位
の変化分を少くとも補償するよう拡散した新たな
Ｐ型不純物層１１によつて分離される。
ｎ型不純物を含んだ多結晶シリコン層３および窒
化珪素膜４を連続成長した後フオトレジスト膜５
を選択的に電荷蓄積領域６を形成するために開孔
し、窒化珪素膜４を選択的にエツチング除去した
後上記フオトレジスト膜をマスクとしてイオン注
入によりｎ型不純物を半導体基板１に拡散する
（第１図ａ，ｂ）。次にフオトレジスト膜７により
上記電荷蓄積部以外で前記多結晶シリコンを残し
たい領域を開孔し、前記窒化珪素膜４をエツチン
グ除去する（第２図ａ，ｂ）。すなわちこの後の
工程において、窒化珪素膜をマスクとして熱酸化
膜を形成し、この熱酸化膜をマスクとして多結晶
シリコンをエツチング除去するから、窒化珪素膜
が除去され露出した多結晶シリコンの部分が残る
こととなる。又、電荷蓄積部以外の分離領域上に
も多結晶シリコンを残すのは、これを多数のメモ
リーセルのMOSキヤパシターの共通電極とする
ためである。すなわち分離領域上でこの多結晶シ
リコンを分離したのでは、キヤパシター電極とな
るこの多結晶シリコン層が島状に弧立し後から配
線接続しなければならない。しかし、その上には
トランスフアゲートを形成する上層の多結晶シリ
コン層が存在するから上記接続は非実用的なもの
となる。この時上記電荷蓄積部と接する領域は目
合せ等によるずれを考慮して十分なマージンをと
ることが可能である。例えば第２図ａ，ｂにおい
て８で示した領域、即ち電荷蓄積領域６は上記フ
オトレジスト膜５の開孔によるものでありフオト
レジスト膜７の開孔によらない。次にフオトレジ
スト膜７を全面除去した後酸化雰囲気中で酸化を
行い窒化珪素４の露出部を除いた領域に選択的に
熱酸化膜９を成長する。該熱酸化膜９をマスクと
して窒化珪素膜４および多結晶シリコン３を連続
的にエツチング除去する（第３図ａ，ｂ）。最後
に多結晶シリコン３のエツチング側面を酸化膜で
被つた後、多結晶シリコン１０を全面に気相成長
する。しかる後、フオトレジスト膜を用いて上記
多結晶シリコン１０を選択的にエツチング除去し
た後、相隣接した電荷蓄積領域６を分離する領域
１１に上記フオトレジスト膜をマスクとして高エ
ネルギーのイオン注入でＰ型不純物を、少くとも
上記電荷蓄積領域に注入したｎ型不純物による表
面電位の変化分を打ち消すに十分な量を注入す
る。この時次に示す電荷検出領域１２が形成され
る個所にも上記Ｐ型不純物が注入されるが、通常
検出領域１２への拡散は非常に高濃度であるため
に何ら影響を及ぼすものではない。すなわち、上
記電荷蓄積領域を分離する領域を形成した後、上
記フオトレジスト膜を全面除去する。次にｎ型不
純物を高濃度に拡散すると電荷検出領域１２が形
成されると同時に多結晶シリコン１０にも不純物
が拡散され導体となる（第４図ａ，ｂ，ｃ）。こ
のときに通常の熱拡散を用いれば、分離領域１１
上には第１層目の多結晶シリコン層３が存在する
から、この半導体基板の分離領域１１にｎ型の不
純物が導入されない。第４図ｂをみると、平面図
で横方向にならぶ二つの電荷蓄積領域６の分離領
域１３は、ｎ型不純物層を形成しないことによ
り、電荷蓄積領域との表面電位を変えて分離の働
きをなすことがわかる。一方、平面図で縦方向に
ならぶ電荷蓄積領域間においての本発明が対象と
している分離領域は、第４図ｃに示すように、分
離領域１１は電荷蓄積領域と同型の不純物が同濃
度拡散されているが、該不純物層による表面電位
の変化分を少くとも補償するよう拡散した新たな
Ｐ型不純物層１１によつて分離される。
最後にトランスフアーゲート１０上に配線電極
用のコンタクトを開孔し配線電極１４を形成し、
本発明による半導体装置ができ上る（第５図ａ，
ｂ）。
用のコンタクトを開孔し配線電極１４を形成し、
本発明による半導体装置ができ上る（第５図ａ，
ｂ）。
以上本発明の一実施例として電荷蓄積部に半導
体基板と逆導電型の不純物層を設ける方法につい
て述べてきたが、分離領域に半導体基板と同導電
型不純物層を設け電荷蓄積部には何ら不純物層を
設けない方法を用いることも可能である。該方式
も本発明の範囲内であることは明らかである。即
ち本発明は、通常のメモリ作用を行う半導体装置
において用いられる、不活性領域に厚い絶縁膜を
設けることなく単に半導体表面に設ける不純物層
によつて各素子間を分離することにある。一つに
は、電荷検出用拡散層は単に電荷蓄積用ゲートと
トランスフアーゲートだけによつて自己整合で形
成されることにある。
体基板と逆導電型の不純物層を設ける方法につい
て述べてきたが、分離領域に半導体基板と同導電
型不純物層を設け電荷蓄積部には何ら不純物層を
設けない方法を用いることも可能である。該方式
も本発明の範囲内であることは明らかである。即
ち本発明は、通常のメモリ作用を行う半導体装置
において用いられる、不活性領域に厚い絶縁膜を
設けることなく単に半導体表面に設ける不純物層
によつて各素子間を分離することにある。一つに
は、電荷検出用拡散層は単に電荷蓄積用ゲートと
トランスフアーゲートだけによつて自己整合で形
成されることにある。
第１図ａ，ｂ、第２図ａ，ｂ、第３図ａ，ｂ、
第４図ａ，ｂ，ｃおよび第５図ａ，ｂは本発明の
一実施例をその工程順に従つて説明する図であ
る。第１図ａは平面図であり、第１図ｂは第１図
ａのＡ−A′部における断面図である。第２図ａ
は平面図であり、第２図ｂは第２図ａのＡ−
A′部における断面図である。第３図ａは平面図
であり、第３図ｂは第３図ａのＡ−A′部におけ
る断面図である。第４図ａは平面図であり、第４
図ｂおよび第４図ｃはそれぞれ第４図ａのＢ−
B′部およびＣ−C′部における断面図である。第５
図ａは平面図であり、第５図ｂは第５図ａのＡ−
A′部における断面図である。 １……半導体基板、２……絶縁膜、３……多結
晶シリコン、４……窒化珪素膜、５……フオトレ
ジスト。
第４図ａ，ｂ，ｃおよび第５図ａ，ｂは本発明の
一実施例をその工程順に従つて説明する図であ
る。第１図ａは平面図であり、第１図ｂは第１図
ａのＡ−A′部における断面図である。第２図ａ
は平面図であり、第２図ｂは第２図ａのＡ−
A′部における断面図である。第３図ａは平面図
であり、第３図ｂは第３図ａのＡ−A′部におけ
る断面図である。第４図ａは平面図であり、第４
図ｂおよび第４図ｃはそれぞれ第４図ａのＢ−
B′部およびＣ−C′部における断面図である。第５
図ａは平面図であり、第５図ｂは第５図ａのＡ−
A′部における断面図である。 １……半導体基板、２……絶縁膜、３……多結
晶シリコン、４……窒化珪素膜、５……フオトレ
ジスト。
Claims (1)
- １ 一導電型の半導体基板に設けられた逆導電型
の電荷検出用拡散層に結合するトランスフアゲー
トと該トランスフアゲートに結合するMOSキヤ
パシタとで１つのメモリーセルを構成し、該
MOSキヤパシタは該半導体基板において区画さ
れる電荷蓄積領域と該電荷蓄積領域上に薄い絶縁
膜を介して設けられた電荷蓄積ゲートとを有し、
隣り合うメモリーセルの電荷蓄積領域間の半導体
基板に分離領域を有し、かつ、該隣り合うメモリ
ーセルの電荷蓄積ゲートは該分離領域上を介して
連続的に形成されている半導体メモリーの製造方
法において、前記電荷蓄積領域上から前記分離領
域上にかけて連続的に一様に薄い絶縁膜を形成す
る工程と、前記電荷蓄積領域上において電荷蓄積
ゲートとなる第１の多結晶シリコン層を該電荷蓄
積領域上から前記分離領域上にかけて前記薄い絶
縁膜に被着して連続的に形成する工程と、前記第
１の多結晶シリコン層上に絶縁層を介してトラン
スフアゲートを形成する第２の多結晶シリコン層
を生成する工程と、前記第２の多結晶シリコン層
をフオトレジスト膜をマスクとして、前記分離領
域上の部分が除去されかつ前記電荷検出用拡散層
を形成する半導体基板の部分に平面的に隣接する
形状にパターニングする工程と、前記フオトレジ
スト膜をマスクとして一導電型のイオンを前記第
１の多結晶シリコン層を通して高エネルギーで前
記分離領域にイオン注入することにより、前記分
離領域の表面電位を前記電荷蓄積領域の表面電位
と異ならしめ、これにより前記隣接する電荷蓄積
領域間を分離する工程と、前記フオトレジストを
除去した後、前記第２の多結晶シリコン層をマス
クとして逆導電型の不純物を高濃度に半導体基板
に拡散することによりトランスフアゲートとなる
該第２の多結晶シリコン層に対して自己整合的に
前記電荷検出用拡散層を形成する工程とを有する
ことを特徴とする半導体メモリーの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4992379A JPS55141750A (en) | 1979-04-23 | 1979-04-23 | Insulated gate type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4992379A JPS55141750A (en) | 1979-04-23 | 1979-04-23 | Insulated gate type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55141750A JPS55141750A (en) | 1980-11-05 |
| JPS6336142B2 true JPS6336142B2 (ja) | 1988-07-19 |
Family
ID=12844527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4992379A Granted JPS55141750A (en) | 1979-04-23 | 1979-04-23 | Insulated gate type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55141750A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56142675A (en) * | 1980-01-07 | 1981-11-07 | Texas Instruments Inc | Semiconductor memory and method of forming same |
| DE3044132A1 (de) * | 1980-11-24 | 1982-07-15 | Siemens AG, 1000 Berlin und 8000 München | Dynamische halbleiter-speicherzelle mit wahlfreiem zugriff und verfahren zu ihrer herstellung |
| JPS57145364A (en) * | 1981-03-04 | 1982-09-08 | Nec Corp | Semiconductor memory ic device |
| JPS57188866A (en) * | 1981-05-18 | 1982-11-19 | Hitachi Ltd | Manufacture of semiconductor device |
| US4751558A (en) * | 1985-10-31 | 1988-06-14 | International Business Machines Corporation | High density memory with field shield |
-
1979
- 1979-04-23 JP JP4992379A patent/JPS55141750A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55141750A (en) | 1980-11-05 |
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