JPH0316170A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関し、特に、トランジスタ分
離を用いるスタックド型メモリセル構造の改良に関する
。

［従来の技術］ 従来例によるこの種のトランジスタ分離を用いるスタッ
クト型メモリセルでの、相互に隣接する２ビット分の概
要構或の断面を第９図に模式的に示す。

第９図に示す従来例の装置の構成において、符号１はｐ
型のシリコン半導体基板を示し、２ｃおよび３ｃはこの
半導体基板１上の選択された部分に、それぞれ隣接する
２ビット分に相当して形或された個々の各トランジスタ
分離のゲート絶縁膜，およびこれらの各ゲート絶縁膜２
ｃ上に重ねて配置形成されたゲート電極である。

また、４および５は半導体凰板１上のトランジスタ分離
によって囲まれた活性領域内にあって、同様に各ゲート
絶縁膜２Ｃ，ゲート電極３ｃのそれぞれに対応して分離
形戊され、相互に１組とされた各活性トランジスタのゲ
ート絶縁膜，およびこれらの各ゲート絶縁［４上に重ね
て配置されたゲート電極である。６および７はそれぞれ
基板主面に拡散形威されたこれらの各活性トランジスタ
のｎ一型ソース／ドレイン領域，およびこのｎ型ソース
／ドレイン領域６に重ねて拡散形成されたｎ＋型ソース
／ドレイン領域である。ゲート絶縁膜４，ゲート電極５
，ソース／ドレイン領域６および７によって隣接する２
ビット分の涸々のメモリセル部でのスイッチング素子を
構成している。

さらに、８，９および１０は各ゲート電極５ごとの一方
のｎ＋型ソース／ドレイン須域７に一部が接続され、か
つゲート電極３ｃ，５上に層間絶縁膜１１を介して延び
るキャパシタ電荷蓄積電極（ストレージノード），その
キャパシタ絶縁膜．およびキャパシタ対向電極（セルプ
レート）であり、これらによって隣接する２ビット分の
個々のメモリセル部での電曲蓄積領域を横成している。

そしてまた、１２は隣接する２ビットの個々のメモリセ
ル部を被覆する層間絶縁膜であり、１３は各ゲート電他
５に共通する他方のｎ＋型ソース／ドレイン領域７に一
部が接続され、かつ各メモリセル部上に層間絶縁膜１２
を介して延びるビット線である。

この従来例による装置構成の場合には、隣接する２ビッ
ト分の各メモリセル部てのトランジスタ分離されたそれ
ぞれの各電荷蓄積領域と、これらの各電荷蓄積領域に対
応されるそれぞれの各スイッチング素子との相互を、半
導体基板の平坦な同一主面上に並設させた構逍になって
いる。

［発明が解決しようとする課′ＸＪ］ 従来のトランジスタ分離を用いた隣接する２ビットから
なるスタックト型メモリセル構成においては、上述した
ように、トランジスタ分離された領域での積上げ形成さ
れる各電荷薔積領域と、これに対応する各スイッチング
素子とが、共に半導体基板の平坦な同一主面上に並設さ
れており、各電荷蓄積領域でのトランジスタ分離部の段
差が極めて急峻であるために、各スイッチング素子での
ゲート電極の加工或形時において、用いられた導電材料
の一部がトランジスタ分離部の段差に沿って額縁状に残
ることがあり、このために隣接するメモリセル相亙間に
ショートなどの不都合を生ずるという問題点があった。

この発明は、従来のこのような問題点を解哨するために
なされたもので、トランジスタ分離側でのスイッチング
素子側に対する段差を可及的に軽減させて、スイッチン
グ素子としての活性トランジスタでのゲート電極の形成
を容易にし得るようにした、半導体装置を提供すること
を目的とする。

［課題を解決するための手段］ 上述の目的を達成するために、この発明に係る半導体装
置は、トランジスタ分離のゲート電極のスイッチング素
子側の端部を、テーパ状傾斜而に形成させるか、あるい
は、半導体Ｍ＆のトランジスタ分離側に堀込んだ内部に
、トランジスタ分離のゲート電極の少なくとも一部を埋
込むようにして形成させたものである。

すなわち、この発明の第１の発明は、半導体基板上のト
ランジスタ分離によって囲まれた活性領域内に、スイッ
チング素子と電荷蓄積頭域とを設けて構成したトランジ
スタ分離を用いるスタック１・型メモリセルにおいて、
トランジスタ分離のゲート電極のスイッチング素子側の
端部を、基板側から次第に立上がるテーパ状傾斜面に形
戊させ、トランジスタ分離側でのスイッチング素子側に
対する段差を可及的緩やかにしたことを特徴とする半導
体装置である。

また、この発明の第２の発明は、゛ト導体基板上のトラ
ンジスタ分離によって囲まれた活性領域内に、スイッチ
ング素子一と電荷蓄積領域とを設けて構成したトランジ
スタ分離を用いるスタックト型メモリセルにおいて、半
導体基板のトランジスタ分離側を堀込むとともに、この
堀込まれた基板内に、トランジスタ分離のゲート電極の
少なくとも一部を埋込むようにさせ、トランジスタ分離
側でのスイッチング素子側に対する段差を可及的緩やか
にしたことを特徴とする半導体装置である。

［作用コ この発明の第１の発明においては、トランジスタ分離の
ゲート電極のスイッチング素子側の端部を、基板側から
次第に立上がるテーパ状傾斜面に形成させたから、スイ
ッチング素子としての活性トランジスタでのゲート電極
の形成を容易にし得るのであり、また、この発明の第２
の発明においては、半導体基板のトランジスタ分離側に
堀込んだ内部に、トランジスタ分離のゲート？Ｉｉｔｌ
Ｍの少なくとも一部を埋込むようにして形成させたから
、ここでも全く同様に、スイッチング素子としての活性
トランジスタでのゲート電極の形成を容易にし１′４る
のである。

［発明の実施例］ 以下、この発明にかかる半導体装置の実施例を図につい
て説明する。

第１図はこの発明の第１実施例を適用した隣接する２ビ
ット分のスタックト型メモリセルの概要構成を模式的に
示す断面図であり、第２図はこの発明の第２実施例を適
用した隣接する２ビット分のスタックト型メモリセルの
概要構成を模式的に示す断面図である。これらの第１図
，第２図においては、上述の第９図に付された符号と同
一符号は同一または相当する部分を表わしている。

すなわち、第１図に示す第１大施例装置の構戊において
も、１はｐ型のシリコン半導体基板を示し、２ａはこの
半導体基板１上の選択された部分に熱酸化処理などでそ
れぞれ２ビット分に相当して形成された個々のトランジ
スタ分離のゲート絶縁膜であり、３ａはこれらの各ゲー
ト絶縁膜２ａ上に重ねて配置形成され、砒素あるいはリ
ンなどの不純物のドーピングにより抵抗値を下げた多結
晶シリコン膜からなる各トランジスタ分離のゲート電極
である。これらの各ゲート電極３ａについては、その多
結晶シリコン膜の選択成形に際し、等方性ドライまたは
ウエットエッチング，ないしは等方性エッチングと穴方
性エッチングとの組合わせによるエッチング手段の採用
で、後に形成されるスイッチング素子側の端部３１を基
板側から次第に立上がるテーパ状にすることで、同端部
３１側をなだらかな傾斜面にさせ、スイッチング素子側
に対する段差を十分に軽減させるようにしている。

また、４および５は半導体褪置１上の隣接する各１・ラ
ンジスタ分離によって囲まれた活性領域内にあって、同
様に各ゲート絶縁膜２ａ，テーパ状端部３１をｈ″する
ゲート電極３ａにχ・ｌ応して、これらと同＋，’ｉの
材料，手段により分離形成され、相互に１組とされた各
ｌＩ性トランジスタのゲート絶縁膜，およびこれらの各
ゲート絶縁膜４上に重ねて配置形成された各ゲー｝ｆｆ
［を示す。また、６および７は基板主面に拡散形威され
たこれらの各活性トランジスタのｎ′″型ソース／ドレ
イン領域，およびこれらの各ｎ一型ソース／ドレイン領
域６に重ねて拡散形成されたｎ＋型ソース／ドレイン領
域であって、これらの各低？Ｈ度．および高濃度不純物
拡散領域により、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ　　
Ｄｏｐｐｅｄ　　Ｄｒａｉｎ）型の各トランジスタを得
るものである。ゲート絶縁膜４，ゲート電極５，ソース
／ドレイン頽域６および７によって、隣接する２ビット
分の個々のメモリセル部でのそれぞれのスイッチング素
子を構或する。

さらに、８，９および１０は各ゲート電極５ごとの一方
のｎ＋型ソース／ドレイン領域７に一部が接続されると
ともに、ゲート電極３．５上に層間絶縁膜１１を介して
延びる多結晶シリコン膜などのキャパシタ電荷蓄積電極
（ストレージノード）そのキャパシタ絶縁膜，および同
様に多結晶シリコン膜などのキャパシタ対向電極（セル
プレート）であり、これらによって隣接する２ビット分
の個々のメモリセル部でのそれぞれの電荷蓄積領域を溝
成する。

そしてまた、１２は隣接する２ビット分の個々の各メモ
リセル部を被覆する層間絶縁膜であり、１３は各ゲート
電極５に共通する他方のｎ十型ソース／ドレイン領域７
に一部が接続され、かつ各メモリセル部上に層間絶縁膜
１２を介して延びる多結晶シリコン膜などのビット線で
ある。このようにして、ここでは隣接する２ビット分か
らなる１トランジスタ●１キャパシタのＤＲＡＭ　（Ｄ
ｙｎａｍｉｃ　　Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍ
ｅｍｏ　ｒ　ｙ）メモリセルを得るのである。

したがって、この第１実施例構成においては、トランジ
スタ分離のゲート電極３ａのスイッチング素子側の端部
３１を、半導体基仮１側から次第に立上がるテーパ状傾
斜而に形威させたから、このゲート電極３ａのテーパ状
端部３１の存在によって、従来の場合のような分離部の
端部に該当する部分の急峻さが効果的に緩和されること
になり、トランジスタ分離側でのスイッチング素子側に
対する段差を十分に軽減でき、結果的には、スイッチン
グ素子としての各活性トランジスタでのゲート電極５を
して、隣接領域間でショートなどを生じることなしに容
易に形成し得るのである。

次に、第２図に示す第２丈施例装置の構戊においては、
第１丈施例装置での各トランジスタ分離のゲート電ｈＦ
ｉ　３　ａにおけるスイッチング素子側の端部３１のテ
ーパ状傾斜面の形成に代えて、ここでは、半導体基板１
での各トランジスタ分離側のみを、たとえば、光方性エ
ッチングなどにより予め所定深さまで堀込んでそれぞれ
に堀込部１ｂを形或させておき、これらの各堀込部１ｂ
に対して、第１の実施例と同様に、各トランジスタ分離
での熱酸化処理によるゲート絶縁Ｍ２ｂと、多結晶シリ
コン膜によるゲート電極３ｂとを、このゲート電極３ｂ
の少なくとも一部が埋込まれるようにそれぞれ形成させ
たものである。

したがって、この第２実施例構成においては、半導体基
仮１のトランジスタ分離側に堀込んだ堀込部１ｂの内部
に、トランジスタ分離のゲート電極３ｂの少なくとも一
部を埋込むようにして形成させたから、このトランジス
タ分離部の埋込に伴なう積上げ高さの低減によって、こ
こでもまた同様に、従来の場合のような分離部の端部に
該当する部分の急峻さが効果的に緩和されることになり
、トランジスタ分離側でのスイッチング素子側に対する
段差を十分に軽減できる。結果的には、スイッチング素
子としての活性トランジスタでのゲ−ト電極５をして、
隣接鎮域間でショートなどを生ずることなしに容易に形
成し得るのである。

上述の第１およひ第２の実施例では、キャパシタとして
通常のスタックトセルを用いたが、高集積化および微細
化に伴なって、より小さい面積でより大きな容量が得ら
れる横這を何するキャパシタが必要となっている。次に
、このような要求に応え得るメモリセルの構造について
説明する。

第３図はこの発明の第３の実施例のメモリセルの概要構
成を模式的に示す断面図であり、テーパ状傾斜面を有す
るトランジスタ分離のゲート電極３ａが設けられた第１
の大施例に対応している。

第４図はこの発明の第４の丈施例・のメモリセルのほ要
構成を嘆式的に示す断面図であり、トランジスタ分離の
ゲート電極が半導体基板内に埋込まれた第２の実施例に
対応している。第３図．第４図において、第１図．第２
図における符号と同一符号は第１図，第２図に示す構成
と１′ｕ１−または相当する部分を表わしている。

第３図および第４図に示す実施例では、ビット！Ｉ１３
と活性トランジスタのｎ＋型ソース／ドレイン領域７と
は、たとえばタングステンからなり、半導体証板１の主
面に女．ｆＬて垂直ノｊ向に延びるプラグ１６を介して
接続される。第３図および箪４図に示す丈施例では、第
１図，箇２図に示すビット線の傾斜部がないので、２ビ
ット分の個々のメモリセル部を相互に近づけて配置する
ことができる。したがって、この措造はＤ　Ｒ　Ａ　Ｍ
の高果積化および微細化に適している。

プラグ１６とソース／ドレイン領域７との間には、バッ
ド１５が介在する。バッド１５は、後で説明するが、廟
間絶繰膜１２にコンタクトホールを開口するときに、半
導体基板１およびゲート電Ｉ！ｉＩｉ５の側部のサイド
ウォールがエッチングされるのを肪正する。キャパシタ
電荷蓄積電極８は半導体基仮１の主面に対して垂直方向
に延びる立壁部８１を白゛シている。立壁部８１におい
て、その内壁部および外聖部双ｈ゛ともキャパシタとし
て用いられる。したがって、キャパシタが電荷蓄積電極
８のＨ効表面積は飛櫂的に増大している。活性トランジ
スタのゲート電極５およびトランジスタ分離のゲート電
極３ａ，３ｂ上にはたとえば窒化化合物からなる遮蔽Ｉ
Ｅｉｉｌ４が形成される。遮蔽膜１４は、後で説明する
が、各ゲート電極上の絶縁膜がエッチングされるのを防
止する。

次に、第５Ａ図ないし禎５０図を参照して、箇３図に示
すメモリセルの製造工程について説明する。

第５Ａ図を参照して、たとえばｐ型のシリコン半導体基
板１の主面側全体を熱酸化し、酸化膜２１を形成する。

次に、該酸化膜２１上に減圧ＣｖＤ法よりリンがドープ
された多結晶シリコン膜２２を形成する。次に、該多結
＾６シリコン膜２２上に減圧ＣＶＤ法により絶縁膜２３
を形成する。次に、フォトレジスト膜２４を形或し、所
定領域だけを露光し、現像して分離領域となる領域にの
みフォトレジスト膜２４を残存させる。

次に、第５Ｂ図を参照して、フォトレジスト膜２４をマ
スクとして異方性エッチングを行ない、絶縁膜２３を所
定の形状にバターニングする。次に、フォトレジスト膜
２４を除去する。

次に、第５Ｃ図を参煎じて、上述したように所定領域に
選択的に残された絶縁膜２３をマスクとして、多桔晶シ
リコン膜２２を征板より立上がるテーパ状になるように
異方性エッチング，等方性エッチングあるいはそれらを
組合わせたエッチングによってエッチングする。このよ
うにして第５Ｃ図に示すテーパ状の類斜部を有する構造
が得られる。

次に、半導体基板の主面側全面に減圧ＣＶＤ法を用いて
絶縁膜を形成し、次に、形成された絶縁膜に異方性エッ
チングを施す。これにより、第５Ｄ図に示すテーパ状の
傾斜部３１上にサイドゥオール４ａをＨするトランジス
タ分離のゲート電極３ａおよびゲート絶縁膜２ａが得ら
れる。

次に、第５Ｅ図を参照して、半導体基板１の主面側全面
に酸化膜２５を形成する。次に、たとえば減圧ＣＶＤ法
によりリンがドーブされた多結晶シリコン＠２６を形或
し、次に多結晶シリコン膜２６上にたとえば減圧ＣＶＤ
法によって酸化膜２７を形成する。次に、フォトリソグ
ラフィ法を用いて所定領域にフォトレジスト膜２８を形
成し、フォトレジスト膜２８をマスクとして酸化膜２５
，多結晶シリコン膜２６および酸化膜２７にエッチング
を施す。これによって、第５Ｆ図に示すように、スイッ
チング素子のゲート電極５およびゲート絶縁膜４が形成
される。また、同時に、隣接するメモリセルのワード線
１７が形成される。次に、ゲート電極５および分離領域
２０をマスクとして半導体基板１表面に不純物をイオン
注入する。これによって、比較的低濃度（１０”〜１０
１８ｃｍ−３）の不純物領域が形成される。

次に、第５Ｇ図を参照して、半導体基板１の主面側全面
にたとえばＣＶＤ法により酸化膜等の絶縁膜２つを形或
する。次に、絶縁膜２９に異方性エッチングを施す。こ
れにより、第５Ｈ図に示すように、ゲート電極５の側壁
およびワード線１７の側壁にサイドウォールが杉成され
る。

次に、不純物領域２０およびゲート電極５の側壁に形成
されたサイドウォールをマスクとしてＡＳ等の高濃度の
不純物イオン（１０１９〜１０２ｃｍ−’）を低濃度不
純物領域６に一部オーバラツプして注入する。これによ
り、第５工図に示すように、ＬＤＤ構造のソース／ドレ
イン鎮域６７が掛られる。

次に、半導体基板１の主面側全面に減圧ＣＶＤ法により
窒化膜を形成し、該窒化膜をフォトリソグラフィ法およ
びエッチング法を用いて所定の形状にバターニングする
。これにより、ゲート電極５上，ワード線１７上および
トランジスタ分離のゲート電極３ａ上には窒化膜１４が
形威される。

次に、第５１図を参ｊｉｂ　シて、半導体話阪１の主面
側全面に減圧ＣＶＤ？，＆を用いて多拮晶シリコン膜を
形或し、該多桔晶シリコン膜をフォトリソグラフィ法お
よびエッチング法を用いて所定の形状にバターニングす
る。これにより、ゲート電極５とワード線１７との間の
ソース／ドレイン領域６．７に接続されたパッド３０お
よびゲー１・電極５間のソース／ドレイン餉域６，７に
接続されたパッド１５が形成される。バッド３０および
１５はそれぞれの両端部が窒化膜１４に乗上げるような
形状になっている。

次に、第５Ｋ図を参照して、半導体Ｕ板１の主面側全面
にＣＶＤ法を用いて膜厚が厚くかつ平坦な絶縁膜３２を
形成する。絶縁膜３２の膜厚は、この後工程で形成され
るキャパシタ電荷蓄積電極の立壁部８１の高さを規定す
る。次に、フォトリソグラフィ法およびエッチング法を
用いて、バツド３０上の絶縁膜３２に開口部３３を形成
する。

次に、減圧ＣＶＤ法を用いて、多結晶シリコン膜３４を
絶縁膜３２の表面上および開口部３３の内部に形或する
。

次に、第５Ｌ図を参照して、多粘晶シリコン膜３４を異
方性エッチングにより選択的に除去し、開口部３３の内
部のみに多結晶シリコン膜３４を残す。この工程により
、キャパシタ電荷蓄積電極８あるいはバッド３０と一体
化した立壁部８１が形成される。次に、窒化膜１４をマ
スクとし、絶縁膜３２を全面的に除失する。窒化膜１４
はゲート電極５およびワード線１７上の絶縁膜がエッチ
ングされないように保護する。

次に、第５Ｍ図を参照して、立壁部８１をＨするキャ六
シタ電前蓄積電極８に斜め四転で不純物を注入する。

次に、第５Ｎ図を参点して、減圧ＣＶＤ法を用いて半導
体基板１の主面全面に窒化膜を形或し、その後、半導体
基板１を酸素雰囲気中で熱処理し、形成された窒化膜の
一部を酸化させる。これにより、窒化膜と酸化腺の複合
膜からなるキャパシタ絶縁膜９が得られる。このキャパ
シタ絶縁膜９はキャパシタ電荷蓄積電極８の表面を完全
に覆いかつ窒化膜１４上に延在するように形成される。

その後、減圧ＣＶＤ法を用いて、キャパシタ絶縁模り上
にキャパシタ対向電極（セルプレート）となる多結見シ
リコンＨ１０を形成する。次に、第５０図を参照して、
半導体基板１の主面側全面にＣＶＤ法により膜厚の厚い
かつ平坦な層間絶縁膜１２を形成する。次に、層間絶縁
膜１２上にフオ１・レジスト膜３５を形戊する。次に、
一方のソース／ドレイン領域６，７上に位置するレジス
ト膜３５の部分に開口部３６を形成し、層間絶縁膜１２
の表面の一部を露出させる。次に、レジスト膜３５をマ
スクとして、叉方性エッチングを用いて、開口部３６の
下に位置する層間絶縁膜１２を除去する。このとき、パ
ッド１５はソース／ドレイン領域６，７およびゲート電
極５のサイドウォールがエッチングされるのを防止する
。

次に、開口部３６内にソース／ドレイン領域６，７と接
続するようにたとえばタングステンからなるプラグ１６
を形威し、次に、ブラグ１６に接続するようにビット線
１３を層間絶級膜１２上に形成する。このような工捏に
より、第３図に示す構進のメモリセルが得られる。

第６Ａ図ないし第６Ｆ図は第２図および第４図に示す基
板埋込型のトランジスタ分離横造を形成する工程を説明
するための図である。次に、第６八図ないし第６Ｆ図を
参照して、基板埋込型トランジスタ分離構造の製遣方広
について説明する。

第６Ａ図を参照して、半導体基板１の主面全面に絶縁膜
４１を形成し、絶縁膜４１上にフォトレジスト膜４２を
塗布する。次に、フォトレジスト膜４２を所定の形状に
バターニングし、該フォトレジスト膜４２をマスクとし
て異方性エッチングを施し、フォトレジスト膜４２下の
絶縁膜４１以外の絶縁膜を除去する。

次に、第６Ｂ図を参照して、絶縁膜４１をマスクとして
半導体基板１に５ｚ方性エッチングを施し、半導体基板
１表面に溝部４３を形戊する。次に、半導体基板１の溝
部４３に絶縁膜４４を形成し、次に、半導体基板１の主
面全面に多結晶シリコン膜４５を形成し、さらに、多結
晶シリコン膜４５上にレジスト膜４６を表面が平坦にな
るように設ける。

次に、第６Ｄ図を参照して、レジスト膜４６と多結晶シ
リコン膜４５とを同時にそれぞれが同じエッチング速度
となるようなエッチャントを用いてエッチバックし、平
坦な表面を有する多結晶シリコン膜４５を形成する。こ
の多粘占＾シリコン膜４５はトランジスタ分離のゲート
電極となる。次に、溝部４３以外の半導体基板１表面に
形威された絶縁膜４１を除去する。

次に、第６Ｅ図を参照して、半導体基板１の主面側全面
に絶縁膜４７を形成する。このとき、多結晶シリコン膜
４５が半導体基板１の主面よりも突出していれば、絶縁
膜４７はその突出した部分を覆うように形威される。次
に、フォトリソグラフィ法およびエッチング注を用いて
、半導体基板１の主面上に形戊された絶縁膜４７は除去
される。

このようにして、第６Ｆ図に示すように、越板の埋込部
１ｂには、トランジスタ分離のゲート絶縁１１１２ｂと
トランジスタ分離のゲート電極３ｂが形成される。第４
図に示すメモリセルの製造方法であって第６Ｆ図以降の
工程は上述の第５Ｅ図ないし第５０図に示す方法とＩＬ
ｉｌ様であるので説明を省略する。

第７図は第３図に示す第３の実施例の変形例を示す図で
あり、第８図は第４図に示す第４の実施例の変形例を示
す図である。第７図および第８図に示すメモリセルでは
、第３図．第４図に示すものと異なり、窒化膜１４がキ
ャパシタ電荷蓄積電極の一部をなすバッド３０およびパ
ッド１５上に乗上げるようにして形成されている。この
構造は、パッド１５および３０を窒化膜１４よりも先に
パターニングすること、つまりｉ５１図に示す工程と第
５１図に示す工程とを逆にすることにより得られる。

なお、上述の各実施例においては、トランジスタ分離の
ゲート電極．活性トランジスタのゲー１・電極，キャパ
シタ電荷蓄積電極（ストレージノード），キャパシタχ
・１向電極（セルプレート），およびビット線それぞれ
に多結晶シリコン膜を用いているが、これに代えて、シ
リザイド膜もしくはシリサイド膜と多結晶シリコン膜と
の２層膜を用いてもよい。

また、活性トランジスタとしてＬＤＤ構造を採川したが
、その他のシングルトランジスタ，　　ＤＤＤトランジ
スタあるいはゲートオーバラップトランジスタなどのス
イッチング索ｆ一として作用し得るものであれば任意の
トランジスタを用いることがｎＩ能であり、いずれの場
合にも同様な作用効果が得られる。

さらに、上述の実施例では、半導体褪板としてｐ型のシ
リコン半導体基板を用いたが、ｎ’Ｊ！のシリコン半導
体基板でもよい。さらに基板としてはシリコン以外の半
導体あるいは化合物半導体等任意の半導体を用いること
ができる。

［発明の効果］ 以上のように、この発明によれば、半導体話仮上のトラ
ンジスタ分離によって囲まれた活性順域内に、スイッチ
ング素子と￥４４：７蓄積語域とを構或したトランジス
タ分離を用いるメモリセルにおいて、第１の発明では、
トランジスタ分離のゲート電極のスイッチング素子側の
端部を、払ｋ側から次第に立上がるテーパ状傾斜一に形
成させたから、このテーパ状端部によって、従来構成の
場合のようなスイッチング分離端部での該当部分の負峻
さが効果的に緩和され、スイッチング素子としての活性
トランジスタ部におけるゲート電−の）１二成をすこぶ
る容易にし、また、第２の允明では、半導体基板のトラ
ンジスタ分離側に堀込んだ内部に、トランジスタ分離の
ゲー１・電極の少なくとも一部を埋込むようにさせたか
ら、このトランジスタ分離部の埋込に伴なう積上げ高さ
の低減によって、ここでも全く同様に、スイッチング素
子としての活性トランジスタでのゲート電極の形成を容
易にし得る。結果的には、隣接領域間での各活性トラン
ジスタのゲート電極相互にショートなどの不都合を生じ
ることがなく、不良発生率を有効に抑制でき、併せて、
構造的にも比較的簡単で容易に丈施し得るなどの優れた
特徴を有するものである。

【図面の簡単な説明】

第１図はこの発明の第１の実施例のメモリセルのＩＩＷ
要構成を模式的に示す断一図である。第２図はこの発明
の第２の実施例のメモリセルのｌｌｌｆ構成を模式的に
示す断面図である。第３図はこの発明の第３の実施例の
メモリセルのｔｌｌ　及ｔＭ成を模式的に示す断面図で
ある。第４図はこの発明の第４の実地例のメモリセルの
ｌＩ乏要｝ト１或を模式的に示す断面図である。第５Ａ
図ないし′：ｊ４５０図は第３図に示すこの発明の第３
の実施例のメモリセルの製造方法を示す工程別断面図で
ある。第６Ａ図ないし第６Ｆ図は第２図および第４図に
示す埋込型トランジスタ分離のケート［極の製造方法を
示す工程別断面図である。第７図は第３図に示すこの発
明の第３の実施例の変形例を示す断面図である。 第８図は第４図に示すこの発明の第４の実施例の変杉例
を示す断面図である。第９図は従来のスタックト型メモ
リセルの概要構成を模式的に示す断面図である。 図において、１はｐ型のシリコン半導体基板、１ｂは基
板の堀込部、２ａはトランジスタ分離のゲート絶縁膜、
２ｂは埋込まれたトランジスタ分離のゲート絶縁膜、３
ａはトランジスタ分離のゲート電極、３ｂは埋込まれた
トランジスタ分離のゲート電極、３ｌはゲート電極のテ
ーパ状端部、４は活性トランジスタのゲート絶縁膜、５
は活性トランジスタのゲート電極、６は活性トランジス
タのｎ一型ソース／ドレイン領域、７は活性トランジス
タのｎ＋型ソース／ドレイン領域、８はキャパシタ電荷
蓄積電極（ストレージノード）、９はキャパシタ絶縁膜
、１０はキャパシタ対向電極（セルプレート）、１１．
１２は層間絶縁膜、１３はビット線を示す。 なお、各図中、同−７１号は同一または相当部分を示す
。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上のトランジスタ分離によって囲まれ
   た活性領域内に、スイッチング素子と電荷蓄積領域とを
   設けて構成したトランジスタ分離を用いるスタックト型
   メモリセルにおいて、前記トランジスタ分離のゲート電
   極のスイッチング素子側の端部を、基板側から次第に立
   上がるテーパ状傾斜面に形成させ、トランジスタ分離側
   でのスイッチング素子側に対する段差を可及的緩やかに
   したことを特徴とする、半導体装置。
2. （２）半導体基板上のトランジスタ分離によって囲まれ
   た活性領域内に、スイッチング素子と電荷蓄積領域とを
   設けて構成したトランジスタ分離を用いるスタックト型
   メモリセルにおいて、前記半導体基板のトランジスタ分
   離側を堀込むとともに、この堀込まれた基板内に、前記
   トランジスタ分離のゲート電極の少なくとも一部を埋込
   むようにさせ、トランジスタ分離側でのスイッチング素
   子側に対する段差を可及的緩やかにしたことを特徴とす
   る、半導体装置。