JP2523645B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JP2523645B2 JP2523645B2 JP62145054A JP14505487A JP2523645B2 JP 2523645 B2 JP2523645 B2 JP 2523645B2 JP 62145054 A JP62145054 A JP 62145054A JP 14505487 A JP14505487 A JP 14505487A JP 2523645 B2 JP2523645 B2 JP 2523645B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- type layer
- memory device
- drive transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスタテイツク型の半導体記憶装置およびその
製造方法に係り、特にα線に起因するソフトエラーに対
する耐性の高度化を図つた半導体記憶装置および製造方
法に関する。
製造方法に係り、特にα線に起因するソフトエラーに対
する耐性の高度化を図つた半導体記憶装置および製造方
法に関する。
従来のフリツプフロツプ形スタテイツクメモリセル
は、例えば特開昭55−72069号に記載されているよう
に、２つの高抵抗素子と４つのｎチヤネルMOSトランジ
スタとで構成されている。すなわち第４図にその等価回
路を示すように、一対の駆動MOSトランジスタT1,T2の各
一方のドレインが他方のゲートに接続され、それぞれの
ドレインには負荷抵抗R1,R2が接続され、T1,T2のソース
は所定の電位（例えば接地電位）に固定され、R1,R2の
他端には電源電圧VCCが印加され、T1,T2,R1,R2からなる
フリツプフロツプ回路に微小な電流を供給している。さ
らにこのフリツプフロツプ回路の蓄積ノードN1,N2には
転送MOSトランジスタT3,T4が接続されている。以上の４
つのトランジスタと２つの負荷抵抗により１ビツトのセ
ルが構成されている。なお、１はワード線、2a,2bはデ
ータ線である。
は、例えば特開昭55−72069号に記載されているよう
に、２つの高抵抗素子と４つのｎチヤネルMOSトランジ
スタとで構成されている。すなわち第４図にその等価回
路を示すように、一対の駆動MOSトランジスタT1,T2の各
一方のドレインが他方のゲートに接続され、それぞれの
ドレインには負荷抵抗R1,R2が接続され、T1,T2のソース
は所定の電位（例えば接地電位）に固定され、R1,R2の
他端には電源電圧VCCが印加され、T1,T2,R1,R2からなる
フリツプフロツプ回路に微小な電流を供給している。さ
らにこのフリツプフロツプ回路の蓄積ノードN1,N2には
転送MOSトランジスタT3,T4が接続されている。以上の４
つのトランジスタと２つの負荷抵抗により１ビツトのセ
ルが構成されている。なお、１はワード線、2a,2bはデ
ータ線である。
第５図は従来例第４図に対応する断面構造を示すもの
である。MOSトランジスタのゲート電極1a,1cは第１層目
の導電層であり、高抵抗素子は第２層目の導電層である
多結晶シリコンの一部に形成された高抵抗部7eにより構
成されている。高抵抗部7eの両端は低抵抗多結晶シリコ
ン7b,7cになつており、低抵抗多結晶シリコン7cは電源
電圧VCCの給電源であり、低抵抗多結晶シリコン7bは転
送MOSトランジスタのソース拡散層3dに接続されてい
る。なお3fは駆動MOSトランジスタのソース拡散層で接
地電位VSSが供給されている。なお、本発明の出願後に
公開された特開昭63−29575号に、MISFETのソース及び
ドレイン領域に沿って、反対導電型の第２半導体領域を
形成する技術が開示されているが、この技術ではゲート
電極に比べてチャネル長方向の寸法が小さな不純物導入
用マスクを用いており、ゲート電極パターニングに用い
たマスクを利用する本発明と相違する。
である。MOSトランジスタのゲート電極1a,1cは第１層目
の導電層であり、高抵抗素子は第２層目の導電層である
多結晶シリコンの一部に形成された高抵抗部7eにより構
成されている。高抵抗部7eの両端は低抵抗多結晶シリコ
ン7b,7cになつており、低抵抗多結晶シリコン7cは電源
電圧VCCの給電源であり、低抵抗多結晶シリコン7bは転
送MOSトランジスタのソース拡散層3dに接続されてい
る。なお3fは駆動MOSトランジスタのソース拡散層で接
地電位VSSが供給されている。なお、本発明の出願後に
公開された特開昭63−29575号に、MISFETのソース及び
ドレイン領域に沿って、反対導電型の第２半導体領域を
形成する技術が開示されているが、この技術ではゲート
電極に比べてチャネル長方向の寸法が小さな不純物導入
用マスクを用いており、ゲート電極パターニングに用い
たマスクを利用する本発明と相違する。
上記の従来構造のスタテイツクメモリでは、駆動MOS
トランジスタT1,T2のドレイン領域、n+拡散層とｐ形シ
リコン基板との間に形成されるＰ−Ｎ接合容量とゲート
酸化膜による絶縁膜容量により（C1,C2）α線の入射に
よりその飛程に沿つて発生した電子−正孔対が蓄積ノー
ドN1,N2に混入しても電荷消失を補うだけの電荷が蓄積
できていた。ところがメモリセルの面積が縮小される
と、上記各種容量も低減されて、α線による電荷消失を
補うには蓄積電荷が不十分になる。したがつて、従来形
のスタテイツクメモリ構造は微細化するとソフトエラー
率が増加し、メモリの信頼性が著しく低下するという問
題があつた。
トランジスタT1,T2のドレイン領域、n+拡散層とｐ形シ
リコン基板との間に形成されるＰ−Ｎ接合容量とゲート
酸化膜による絶縁膜容量により（C1,C2）α線の入射に
よりその飛程に沿つて発生した電子−正孔対が蓄積ノー
ドN1,N2に混入しても電荷消失を補うだけの電荷が蓄積
できていた。ところがメモリセルの面積が縮小される
と、上記各種容量も低減されて、α線による電荷消失を
補うには蓄積電荷が不十分になる。したがつて、従来形
のスタテイツクメモリ構造は微細化するとソフトエラー
率が増加し、メモリの信頼性が著しく低下するという問
題があつた。
本発明の目的は、従来技術での上記問題を解決し、α
線によるソフトエラーに対する耐性の高いスタティック
形MOSランダムアクセス記憶装置を提供することにあ
る。
線によるソフトエラーに対する耐性の高いスタティック
形MOSランダムアクセス記憶装置を提供することにあ
る。
上記目的は、駆動MOSトランジスタのドレインを形成
する領域直下に第１のｐ形層を形成し、駆動MOSトラン
ジスタ全領域に第１のｐ形層より深い位置に第２のｐ形
層を形成する構造をとれば、製造プロセスの大幅な増加
がなく、α線に対するソフトエラー耐性を高いものとす
ることができる。
する領域直下に第１のｐ形層を形成し、駆動MOSトラン
ジスタ全領域に第１のｐ形層より深い位置に第２のｐ形
層を形成する構造をとれば、製造プロセスの大幅な増加
がなく、α線に対するソフトエラー耐性を高いものとす
ることができる。
まず駆動MOSトランジスタのドレイン拡散層直下に形
成された第１のｐ形層により、Ｐ−Ｎ接合容量を増加さ
せることができ、α線の入射によつて発生した正孔−電
子対が蓄積ノードに混入してもこれを補う電荷を蓄える
ことができる。また駆動MOSトランジスタの全領域に第
１のｐ形層よりも深い位置に形成された第２のｐ形層に
より、パテンシヤルの障壁を形成しα線の入射によつて
形成された正孔−電子対が蓄積ノード側に混入すること
を防ぐことができる。
成された第１のｐ形層により、Ｐ−Ｎ接合容量を増加さ
せることができ、α線の入射によつて発生した正孔−電
子対が蓄積ノードに混入してもこれを補う電荷を蓄える
ことができる。また駆動MOSトランジスタの全領域に第
１のｐ形層よりも深い位置に形成された第２のｐ形層に
より、パテンシヤルの障壁を形成しα線の入射によつて
形成された正孔−電子対が蓄積ノード側に混入すること
を防ぐことができる。
以下、本発明の実施例を説明する。
実施例１ 第１図は本発明によるスタテイク形MOSメモリセルの
断面構造を示す。第１図において、多結晶シリコン膜な
どの導電膜を用いた第１層目の導電膜によりMOSトラン
ジスタのゲート電極1a,1cが形成されている。各MOSトラ
ンジスタは厚いシリコン酸化膜８によつて電気的に分離
されている。駆動MOSトランジスタのゲート電極1cはゲ
ート酸化膜９が一部開孔した領域を介して転送MOSトラ
ンジスタのソース拡散層3dに接続されている。高抵抗素
子は第２層目の導電膜である多結晶シリコンに形成され
た高抵抗部7eによつて構成される。高抵抗部7eへの給電
は低抵抗部7cを用い、電源電圧VCCから供給される微少
電流は低抵抗部7bを通して転送MOSトランジスタのソー
ス拡散層3dへ流れる。また転送MOSトランジスタのソー
ス拡散層3dおよび駆動MOSトランジスタのソース拡散層3
fの低濃度ｎ層3d′,3f′の接合深さより深い位置に分布
の中心をもつ第１のｐ形層13が形成され、それにより深
い位置に分布の中心をもつ第２のｐ形層６が駆動MOSト
ランジスタの下に形成されている。
断面構造を示す。第１図において、多結晶シリコン膜な
どの導電膜を用いた第１層目の導電膜によりMOSトラン
ジスタのゲート電極1a,1cが形成されている。各MOSトラ
ンジスタは厚いシリコン酸化膜８によつて電気的に分離
されている。駆動MOSトランジスタのゲート電極1cはゲ
ート酸化膜９が一部開孔した領域を介して転送MOSトラ
ンジスタのソース拡散層3dに接続されている。高抵抗素
子は第２層目の導電膜である多結晶シリコンに形成され
た高抵抗部7eによつて構成される。高抵抗部7eへの給電
は低抵抗部7cを用い、電源電圧VCCから供給される微少
電流は低抵抗部7bを通して転送MOSトランジスタのソー
ス拡散層3dへ流れる。また転送MOSトランジスタのソー
ス拡散層3dおよび駆動MOSトランジスタのソース拡散層3
fの低濃度ｎ層3d′,3f′の接合深さより深い位置に分布
の中心をもつ第１のｐ形層13が形成され、それにより深
い位置に分布の中心をもつ第２のｐ形層６が駆動MOSト
ランジスタの下に形成されている。
第２図は本実施例の等価回路である。蓄積ノードN1,N
2には転送MOSトランジスタT3,T4のソース拡散層および
駆動MOSトランジスタT1,T2のドレイン拡散層と第１のｐ
形層との間に形成される拡散層のＰ−Ｎ接合容量が付加
される。
2には転送MOSトランジスタT3,T4のソース拡散層および
駆動MOSトランジスタT1,T2のドレイン拡散層と第１のｐ
形層との間に形成される拡散層のＰ−Ｎ接合容量が付加
される。
第３図は本実施例の平面レイアウト図である。第３図
（Ａ）は第１層目の導電膜すなわちゲート電極の平面レ
イアウト図、第３図（Ｂ）は第２層目の電導膜とアルミ
ニウム電極の平面レイアウト図である。本実施例では第
３図（Ａ）に示すように、第１のｐ形層13は転送MOSト
ランジスタT3,T4のソース拡散層3c,3dと駆動MOSトラン
ジスタT1,T2のソース・ドレイン拡散層3d,3e,3fの領域
に形成され、第２のｐ形層６は駆動MOSトランジスタT1,
T2の領域に形成される。
（Ａ）は第１層目の導電膜すなわちゲート電極の平面レ
イアウト図、第３図（Ｂ）は第２層目の電導膜とアルミ
ニウム電極の平面レイアウト図である。本実施例では第
３図（Ａ）に示すように、第１のｐ形層13は転送MOSト
ランジスタT3,T4のソース拡散層3c,3dと駆動MOSトラン
ジスタT1,T2のソース・ドレイン拡散層3d,3e,3fの領域
に形成され、第２のｐ形層６は駆動MOSトランジスタT1,
T2の領域に形成される。
次に本実施例メモリセルの製造方法を第６図を用いて
説明する。
説明する。
まず第６図（Ａ）に示すようにｐ形シリコン領域２は
ｎ形シリコン表面に形成されたｐ形ウエル領域12上にMO
Sトランジスタの絶縁分離するための厚さ100nm〜1000nm
のシリコン酸化膜８を選択酸化法などで形成したのち、
駆動MOSトランジスタを形成する領域にフオトレジスト2
1をマスクとしてボロンをエネルギー200kev〜400keV、
ドーズ量1012〜1014cm-2で注入し第２のｐ形層６を形成
する。
ｎ形シリコン表面に形成されたｐ形ウエル領域12上にMO
Sトランジスタの絶縁分離するための厚さ100nm〜1000nm
のシリコン酸化膜８を選択酸化法などで形成したのち、
駆動MOSトランジスタを形成する領域にフオトレジスト2
1をマスクとしてボロンをエネルギー200kev〜400keV、
ドーズ量1012〜1014cm-2で注入し第２のｐ形層６を形成
する。
次に第６図（Ｂ）に示すようにMOSトランジスタの能
動領域となる部分に、厚さ10nm〜100nmのゲート酸化膜
９を形成した後、その一部に接続孔2bを形成し、多結晶
シリコンを化学気相成長（CVD）法で厚さ200nm〜500nm
堆積した後リン拡散などでドーピングし、次いでフオト
レジスト22をマスクとして加工を行ないゲート電極1a,1
cを形成する。
動領域となる部分に、厚さ10nm〜100nmのゲート酸化膜
９を形成した後、その一部に接続孔2bを形成し、多結晶
シリコンを化学気相成長（CVD）法で厚さ200nm〜500nm
堆積した後リン拡散などでドーピングし、次いでフオト
レジスト22をマスクとして加工を行ないゲート電極1a,1
cを形成する。
次に第６図（Ｃ）に示すように第１のフオトレジスト
22を残したまま第２のフオトレジスト23をパターンニン
グし、フオトレジスト22,23をマスクとして駆動MOSのソ
ース・ドレイン拡散層領域にボロンを50keV〜150keVド
ーズ量1012〜1014cm-2で注入し第１のｐ形層13を第２の
ｐ形層よりも浅い位置に形成する。
22を残したまま第２のフオトレジスト23をパターンニン
グし、フオトレジスト22,23をマスクとして駆動MOSのソ
ース・ドレイン拡散層領域にボロンを50keV〜150keVド
ーズ量1012〜1014cm-2で注入し第１のｐ形層13を第２の
ｐ形層よりも浅い位置に形成する。
次いで第６図（Ｄ）に示すようにゲート電極1a,1cを
マスクとしてリンを例えばエネルギ40〜60keV,ドーズ量
1012〜1014cm-2の条件でイオン打込みし、ソース・ドレ
インの低濃度ｎ形拡散層3b′,3d′,3f′を第１のｐ形層
13より浅く形成する。
マスクとしてリンを例えばエネルギ40〜60keV,ドーズ量
1012〜1014cm-2の条件でイオン打込みし、ソース・ドレ
インの低濃度ｎ形拡散層3b′,3d′,3f′を第１のｐ形層
13より浅く形成する。
次で第６図（Ｅ）に示すように、CVD法により全面に
酸化膜を堆積したのち異方性エツチングを用いゲート電
極1a,1cの側壁にサイドウオールスペーサ21を残存さ
せ、これをマスクとしてヒ素を例えばエネルギ50〜100k
eV,ドーズ量1015〜1016cm-2の条件でイオン打込みし、
ソース・ドレインの高濃度ｎ形拡散層3b,3d,3fを形成す
る。
酸化膜を堆積したのち異方性エツチングを用いゲート電
極1a,1cの側壁にサイドウオールスペーサ21を残存さ
せ、これをマスクとしてヒ素を例えばエネルギ50〜100k
eV,ドーズ量1015〜1016cm-2の条件でイオン打込みし、
ソース・ドレインの高濃度ｎ形拡散層3b,3d,3fを形成す
る。
次いで第６図（Ｆ）に示すように、層間絶縁膜10をCV
D法等で厚さ50〜300nm堆積した後、接続孔14bをフオト
レジストをマスクとして開孔した後、高抵抗7eを形成す
る２層目多結晶シリコンをCVD法等で厚さ50〜200nm堆積
しフオトレジストをマスクとしてパターニングしたあと
にヒ素またはリンを例えばエネルギ50〜100keV,ドーズ
量1015〜1016cm-2の条件で低抵抗部7b,7cを形成する。
D法等で厚さ50〜300nm堆積した後、接続孔14bをフオト
レジストをマスクとして開孔した後、高抵抗7eを形成す
る２層目多結晶シリコンをCVD法等で厚さ50〜200nm堆積
しフオトレジストをマスクとしてパターニングしたあと
にヒ素またはリンを例えばエネルギ50〜100keV,ドーズ
量1015〜1016cm-2の条件で低抵抗部7b,7cを形成する。
次いで第６図（Ｇ）に示すように層間絶縁膜11をCVD
法等で厚さ300nm〜1000nm堆積したのち接続孔4bを開孔
し、厚さ500nm〜1000nmのアルミニウム電極2bを形成す
る。
法等で厚さ300nm〜1000nm堆積したのち接続孔4bを開孔
し、厚さ500nm〜1000nmのアルミニウム電極2bを形成す
る。
第７図は、本実施例における駆動MOSトランジスタの
断面である。第７図（Ｂ）は第７図（Ａ）における断面
Ａ−Ａ′の不純物分布である。ここで第１のｐ形層25の
不純物濃度分布25′の中心は、低濃度ｎ形拡散層24の接
合深さ（ｐ形基板21の不純物分布21′と低濃度ｎ形拡散
層24の不純物分布24′の交点）、例えば0.1〜0.3μｍよ
りも深い位置、例えば0.3〜0.5μｍ、に形成され、第２
のｐ形層26の分布26′の中心は第１のｐ形層25の分布2
5′の中心よりも深い位置、例えば0.3〜0.5μｍ、に形
成する。
断面である。第７図（Ｂ）は第７図（Ａ）における断面
Ａ−Ａ′の不純物分布である。ここで第１のｐ形層25の
不純物濃度分布25′の中心は、低濃度ｎ形拡散層24の接
合深さ（ｐ形基板21の不純物分布21′と低濃度ｎ形拡散
層24の不純物分布24′の交点）、例えば0.1〜0.3μｍよ
りも深い位置、例えば0.3〜0.5μｍ、に形成され、第２
のｐ形層26の分布26′の中心は第１のｐ形層25の分布2
5′の中心よりも深い位置、例えば0.3〜0.5μｍ、に形
成する。
本発明によれば、蓄積ノード部の接合容量を大きくす
ることができるため、α線の入射飛程に沿つて発生する
正孔−電子小により蓄積電荷が変動することが小さくで
き、ソフトエラーの発生率を小さくする効果がある。
ることができるため、α線の入射飛程に沿つて発生する
正孔−電子小により蓄積電荷が変動することが小さくで
き、ソフトエラーの発生率を小さくする効果がある。
第１図の本発明の一実施例の断面図、第２図は本発明の
一実施例の等価回路、第３図は本発明の一実施例のレイ
アウト図、第４図は従来構造の等価回路、第５図は従来
構造の断面図、第６図は本発明の一実施例の形成工程断
面図、第７図は本発明における駆動MOSトランジスタの
構造図である。 １……ワード線、2a,2b……データ線、3a,3b,6c,3d,3e,
3f,,23……ソース・ドレインｎ形拡散層、1a,1b,1c……
ゲート電極、7e……高抵抗ポリシリコン、13……第１の
ｐ層、６……第２のｐ層、3d′,3f′,24……低濃度ｎ形
拡散層、4a,4b……コンタクト孔。
一実施例の等価回路、第３図は本発明の一実施例のレイ
アウト図、第４図は従来構造の等価回路、第５図は従来
構造の断面図、第６図は本発明の一実施例の形成工程断
面図、第７図は本発明における駆動MOSトランジスタの
構造図である。 １……ワード線、2a,2b……データ線、3a,3b,6c,3d,3e,
3f,,23……ソース・ドレインｎ形拡散層、1a,1b,1c……
ゲート電極、7e……高抵抗ポリシリコン、13……第１の
ｐ層、６……第２のｐ層、3d′,3f′,24……低濃度ｎ形
拡散層、4a,4b……コンタクト孔。
Claims (4)
- 【請求項１】半導体領域の表面上に設けられたフリップ
フロップを構成する２個の駆動トランジスタと、これら
と対を成す２個の転送トランジスタと、２個の負荷素子
とを有するスタティック形の半導体記憶装置において、 前記駆動トランジスタのソース・ドレイン拡散層直下に
前記駆動トランジスタのゲート電極形成に用いたマスク
を用いて第１のｐ形層が形成され、前記駆動トランジス
タ領域に前記第１のｐ形層より深い位置に分布の中心を
もつ第２のｐ形層が形成されていることを特徴とする半
導体記憶装置。 - 【請求項２】前記駆動トランジスタのドレイン領域層直
下にのみ前記第１のｐ形層が形成されていることを特徴
とする特許請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】半導体領域の表面上に設けられたフリップ
フロップを構成する２個の駆動トランジスタと、これら
と対をなす２個の転送トランジスタと、２個の負荷素子
とを有するスタティック形の半導体記憶装置の製造方法
において、 フィールド絶縁膜により素子分離を行なった半導体領域
の主面の駆動トランジスタ領域に、第１のｐ形層を形成
する領域よりも深い位置に分布の中心をもつ第２のｐ形
層をアクセプタイオン注入によって形成する工程と、パ
ターニングした第１のホトレジストマスクを用いて駆動
トランジスタのゲート電極を加工する工程と、第１のホ
トレジストマスクを残存させたまま、駆動トランジスタ
領域を露出させるよう第２のホトレジストをパターニン
グ形成する工程と、前記第１のホトレジストマスク及び
第２のホトレジストマスクを用いて、前記駆動トランジ
スタのソース・ドレイン拡散層を形成する領域直下に第
１のｐ形層をアクセプタイオン注入によって形成する工
程と、前記駆動トランジスタのソース・ドレイン拡散層
を形成する工程とを含むことを特徴とする半導体記憶装
置の製造方法。 - 【請求項４】前記駆動トランジスタのドレイン拡散層直
下にのみ前記第１のｐ形層が形成されていることを特徴
とする特許請求の範囲第３項記載の半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145054A JP2523645B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145054A JP2523645B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310164A JPS63310164A (ja) | 1988-12-19 |
| JP2523645B2 true JP2523645B2 (ja) | 1996-08-14 |
Family
ID=15376314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145054A Expired - Fee Related JP2523645B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523645B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691189B2 (ja) * | 1989-02-20 | 1994-11-14 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2515033B2 (ja) * | 1990-04-20 | 1996-07-10 | 株式会社東芝 | 半導体スタティックメモリ装置の製造方法 |
-
1987
- 1987-06-12 JP JP62145054A patent/JP2523645B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63310164A (ja) | 1988-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0503904B1 (en) | Stacked type CMOS semiconductor device and method of manufacturing it | |
| KR100344488B1 (ko) | 반도체집적회로장치 | |
| US4907058A (en) | Complementary semiconductor device having a double well | |
| US5025301A (en) | DRAM which uses MISFETS in the peripheral circuit | |
| EP0145606A2 (en) | Semiconductor memory device | |
| JPH0433142B2 (ja) | ||
| US5536962A (en) | Semiconductor device having a buried channel transistor | |
| JPH03102869A (ja) | 半導体装置の製造方法 | |
| JP2523645B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0440865B2 (ja) | ||
| JP2550119B2 (ja) | 半導体記憶装置 | |
| CA1228425A (en) | Dynamic ram cell with mos trench capacitor in cmos | |
| JP2908146B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6190395A (ja) | 半導体記憶装置 | |
| JP2515033B2 (ja) | 半導体スタティックメモリ装置の製造方法 | |
| JP2735285B2 (ja) | 半導体装置 | |
| JPS6058662A (ja) | 電荷一時蓄積記憶装置 | |
| JPH0316170A (ja) | 半導体装置 | |
| JP4344908B2 (ja) | 半導体記憶装置の製造方法 | |
| JPS6053470B2 (ja) | 半導体メモリの製造方法 | |
| JPH0740592B2 (ja) | 半導体メモリ | |
| JP3003170B2 (ja) | 半導体メモリ装置とその製造方法 | |
| JP2913799B2 (ja) | 半導体装置 | |
| JP2862936B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3085687B2 (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |