JP3085687B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP3085687B2 JP3085687B2 JP02103040A JP10304090A JP3085687B2 JP 3085687 B2 JP3085687 B2 JP 3085687B2 JP 02103040 A JP02103040 A JP 02103040A JP 10304090 A JP10304090 A JP 10304090A JP 3085687 B2 JP3085687 B2 JP 3085687B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置及びその製造方法に関す
る。
る。
（従来の技術） DRAMにおいては、高集積化に伴い、キャパシタ面積が
減少し、メモリ内容の誤読みだしや放射線によるデータ
破壊（いわゆるソフトエラー）等が大きな問題になって
いる。かかる問題を解決すべく、キャパシタに様々な構
造を持たせる提案がなされている。この一つが積層型キ
ャパシタセル構造である。
減少し、メモリ内容の誤読みだしや放射線によるデータ
破壊（いわゆるソフトエラー）等が大きな問題になって
いる。かかる問題を解決すべく、キャパシタに様々な構
造を持たせる提案がなされている。この一つが積層型キ
ャパシタセル構造である。
第３図は従来の積層型キャパシタセルの断面図であ
る。これは素子分離酸化膜22が形成された半導体基板21
上に、第１の不純物領域23、第２の不純物領域24及び、
絶縁膜25を介してゲート電極26からなるMOS型トランジ
スタを形成する。そして、このMOS型トランジスタ上を
絶縁膜30で覆い、これにコンタクト孔を開け、MOSトラ
ンジスタの第２の不純物領域24上に下部キャパシタ電極
27を形成し、さらにキャパシタ絶縁膜28を介し上部キャ
パシタ電極29形成しメモリセルを構成する。さらに第１
の不純物領域23上にビット線31を接続する。
る。これは素子分離酸化膜22が形成された半導体基板21
上に、第１の不純物領域23、第２の不純物領域24及び、
絶縁膜25を介してゲート電極26からなるMOS型トランジ
スタを形成する。そして、このMOS型トランジスタ上を
絶縁膜30で覆い、これにコンタクト孔を開け、MOSトラ
ンジスタの第２の不純物領域24上に下部キャパシタ電極
27を形成し、さらにキャパシタ絶縁膜28を介し上部キャ
パシタ電極29形成しメモリセルを構成する。さらに第１
の不純物領域23上にビット線31を接続する。
このように構成された従来の積層型キャパシタセルに
は、α線によるソフトエラーという大きな問題が存在す
る。これは、記憶情報の保持状態にあるメモリキャパシ
タの空乏層や半導体基板をα線が通過することにより電
子・正孔対が発生し、この電子が、メモリセルの基板側
の電極であるポテンシャルウェルに流れ込み、この流れ
込んだ電子のため記憶された情報が破壊されメモリ内容
の誤読みだし、すなわちソフトエラーを引き起こすもの
である。素子の微細化が進むにつれてα線によるソフト
エラーはますます重要な解決課題となっている。
は、α線によるソフトエラーという大きな問題が存在す
る。これは、記憶情報の保持状態にあるメモリキャパシ
タの空乏層や半導体基板をα線が通過することにより電
子・正孔対が発生し、この電子が、メモリセルの基板側
の電極であるポテンシャルウェルに流れ込み、この流れ
込んだ電子のため記憶された情報が破壊されメモリ内容
の誤読みだし、すなわちソフトエラーを引き起こすもの
である。素子の微細化が進むにつれてα線によるソフト
エラーはますます重要な解決課題となっている。
この課題を解決すべく不純物領域と半導体基板の接合
部分の基板濃度を上げて電子の不純物領域への流入を押
さえる技術が提案されている。しかし、この技術を用い
ると接合部分のリーク電流が増加し、メモリセルの記憶
保持時間が短くなってしまうという欠点がある。このた
め、α線によるソフトエラーを防止し、かつ接合部分で
のリーク電流の低減による記憶保持時間減少を有効に防
止するためには、半導体基板と不純物領域との接合部分
面積の縮小することが望まれる。
部分の基板濃度を上げて電子の不純物領域への流入を押
さえる技術が提案されている。しかし、この技術を用い
ると接合部分のリーク電流が増加し、メモリセルの記憶
保持時間が短くなってしまうという欠点がある。このた
め、α線によるソフトエラーを防止し、かつ接合部分で
のリーク電流の低減による記憶保持時間減少を有効に防
止するためには、半導体基板と不純物領域との接合部分
面積の縮小することが望まれる。
また、同様のことが半導体記憶装置（DRAMには限定さ
れない。）におけるビット線コンタクト部においても生
じる。すなわちビット線に接続された不純物領域又は半
導体基板をα線が通過することにより発生した電子がビ
ット線に流入し、誤動作を引き起こす、いわゆるビット
線モードのソフトエラーも問題になっており、このため
にも半導体基板と不純物領域との接合部分面積の縮小が
望まれる。
れない。）におけるビット線コンタクト部においても生
じる。すなわちビット線に接続された不純物領域又は半
導体基板をα線が通過することにより発生した電子がビ
ット線に流入し、誤動作を引き起こす、いわゆるビット
線モードのソフトエラーも問題になっており、このため
にも半導体基板と不純物領域との接合部分面積の縮小が
望まれる。
（発明が解決しようとする課題） このように従来技術においては、上記のような問題点
があった。本発明は、半導体記憶装置のα線によるソフ
トエラーを有効に防止できる半導体記憶装置及びその製
造方法を提供するものである。
があった。本発明は、半導体記憶装置のα線によるソフ
トエラーを有効に防止できる半導体記憶装置及びその製
造方法を提供するものである。
［発明の構成］ （課題を解決するための手段） 上記問題点を解決すべく第１の発明においては、半導
体基板上にソース又は、ドレインとして形成された第１
の不純物領域及び、第２の不純物領域を有するMOS型ト
ランジスタと、この第１の不純物領域と電気的に接続さ
れたビット線と、この第２の不純物領域と電気的に接続
されたキャパシタ電極と、前記第２の不純物領域の直下
に形成された埋込絶縁領域とを有する半導体記憶装置を
提供する。
体基板上にソース又は、ドレインとして形成された第１
の不純物領域及び、第２の不純物領域を有するMOS型ト
ランジスタと、この第１の不純物領域と電気的に接続さ
れたビット線と、この第２の不純物領域と電気的に接続
されたキャパシタ電極と、前記第２の不純物領域の直下
に形成された埋込絶縁領域とを有する半導体記憶装置を
提供する。
また、係る半導体記憶装置を製造するための方法とし
て第２の発明においては、半導体基板上にソース又は、
ドレインとして第１の不純物領域及び、第２の不純物領
域を有するMOSトランジスタを形成する工程と、このMOS
トランジスタ上に絶縁膜を堆積させる工程と、前記第２
の不純物領域上の絶縁膜をエッチングし、コンタクトホ
ールを形成する工程と、前記半導体基板の材料と反応し
て絶縁性物質となるイオン種を、前記第２の不純物領域
直下に注入する工程と、前記イオン種をアニールし、埋
込絶縁領域を形成する工程と、前記第２の不純物領域と
電気的に接続されているキャパシタ電極を形成する工程
とを有する半導体記憶装置の製造方法を提供する。
て第２の発明においては、半導体基板上にソース又は、
ドレインとして第１の不純物領域及び、第２の不純物領
域を有するMOSトランジスタを形成する工程と、このMOS
トランジスタ上に絶縁膜を堆積させる工程と、前記第２
の不純物領域上の絶縁膜をエッチングし、コンタクトホ
ールを形成する工程と、前記半導体基板の材料と反応し
て絶縁性物質となるイオン種を、前記第２の不純物領域
直下に注入する工程と、前記イオン種をアニールし、埋
込絶縁領域を形成する工程と、前記第２の不純物領域と
電気的に接続されているキャパシタ電極を形成する工程
とを有する半導体記憶装置の製造方法を提供する。
さらに第３の発明においては、半導体基板上に形成さ
れた不純物領域と、この不純物領域と電気的に接続され
たビット線と、この不純物領域の直下に形成された埋込
絶縁領域とを有する半導体記憶装置を提供する。
れた不純物領域と、この不純物領域と電気的に接続され
たビット線と、この不純物領域の直下に形成された埋込
絶縁領域とを有する半導体記憶装置を提供する。
さらに、係る半導体記憶装置を製造するための方法と
して第４の発明においては、半導体基板上に不純物領域
を形成する工程と、この不純物領域上に絶縁膜を堆積さ
せる工程と、前記不純物領域上の絶縁膜をエッチング
し、コンタクトホールを形成する工程と、前記半導体基
板の材料と反応して絶縁性物質となるイオン種を、前記
不純物領域直下に注入を行う工程と、前記イオン種をア
ニールし、埋込絶縁領域を形成する工程と、前記不純物
領域と電気的に接続されているビット線を形成する工程
とを有する半導体記憶装置の製造方法を提供する。
して第４の発明においては、半導体基板上に不純物領域
を形成する工程と、この不純物領域上に絶縁膜を堆積さ
せる工程と、前記不純物領域上の絶縁膜をエッチング
し、コンタクトホールを形成する工程と、前記半導体基
板の材料と反応して絶縁性物質となるイオン種を、前記
不純物領域直下に注入を行う工程と、前記イオン種をア
ニールし、埋込絶縁領域を形成する工程と、前記不純物
領域と電気的に接続されているビット線を形成する工程
とを有する半導体記憶装置の製造方法を提供する。
（作用） このように構成された第１の発明においては、キャパ
シタ電極と電気的に接続された第２の不純物領域の直下
に形成された埋込絶縁領域により、半導体基板と第２の
不純物領域との接合部分面積を縮小することが可能とな
る。
シタ電極と電気的に接続された第２の不純物領域の直下
に形成された埋込絶縁領域により、半導体基板と第２の
不純物領域との接合部分面積を縮小することが可能とな
る。
また、第２の発明においては、MOSトランジスタを形
成する工程後に、第２の不純物領域直下に、半導体基板
の材料と反応して絶縁性物質となるイオン種を注入しア
ニールし、埋込絶縁領域を形成することにより、半導体
基板と、キャパシタ電極に電気的に接続された第２の不
純物領域との接合部分面積の縮小が可能となる。
成する工程後に、第２の不純物領域直下に、半導体基板
の材料と反応して絶縁性物質となるイオン種を注入しア
ニールし、埋込絶縁領域を形成することにより、半導体
基板と、キャパシタ電極に電気的に接続された第２の不
純物領域との接合部分面積の縮小が可能となる。
一方、第３の発明においては、ビット線と電気的に接
続された不純物領域の直下に形成された埋込絶縁領域に
より、半導体基板と不純物領域との接合部分面積を縮小
することが可能となる。
続された不純物領域の直下に形成された埋込絶縁領域に
より、半導体基板と不純物領域との接合部分面積を縮小
することが可能となる。
さらに、第４の発明においては、不純物領域直下に、
半導体基板の材料と反応して絶縁性物質となるイオン種
を注入しアニールし、埋込絶縁領域を形成することによ
り、半導体基板と、ビット線に電気的に接続された不純
物領域との接合部分面積の縮小が可能となる。
半導体基板の材料と反応して絶縁性物質となるイオン種
を注入しアニールし、埋込絶縁領域を形成することによ
り、半導体基板と、ビット線に電気的に接続された不純
物領域との接合部分面積の縮小が可能となる。
（実施例） 本発明の第１の実施例を説明する。第１図は、本実施
例における半導体記憶装置の製造方法の各工程の断面図
である。
例における半導体記憶装置の製造方法の各工程の断面図
である。
選択酸化法により素子分離用酸化膜２が形成されたＰ
型半導体基板１上にMOSトランジスタのゲート酸化膜５
を熱酸化により形成する。こののち、ｎ型ポリシリコン
を材料とするゲート電極６をパターニングし、次いで燐
などの不純物をイオン注入し、ソース、ドレインとなる
第１の不純物領域３及び第２の不純物領域４を形成する
（第１図（ａ））。
型半導体基板１上にMOSトランジスタのゲート酸化膜５
を熱酸化により形成する。こののち、ｎ型ポリシリコン
を材料とするゲート電極６をパターニングし、次いで燐
などの不純物をイオン注入し、ソース、ドレインとなる
第１の不純物領域３及び第２の不純物領域４を形成する
（第１図（ａ））。
次に、気相成長法によりシリコン酸化物からなる絶縁
膜７を堆積し、異方性エッチング法により第１の不純物
領域３及び第２の不純物領域４へのコンタクトホールを
開孔する（第１図（ｂ））。
膜７を堆積し、異方性エッチング法により第１の不純物
領域３及び第２の不純物領域４へのコンタクトホールを
開孔する（第１図（ｂ））。
そして、第２の不純物領域４の直下に半導体基板の材
料と反応して絶縁性物質となるイオン種たる酸素をイオ
ン注入し、アニールすることにより半導体基板内にSiO2
からなる埋込絶縁領域８を形成する。この際、イオン注
入のプロジェクテッドレジンが第２の不純物領域４と半
導体基板１との接合部分の深さの近傍になることが重要
である（第１図（ｃ））。
料と反応して絶縁性物質となるイオン種たる酸素をイオ
ン注入し、アニールすることにより半導体基板内にSiO2
からなる埋込絶縁領域８を形成する。この際、イオン注
入のプロジェクテッドレジンが第２の不純物領域４と半
導体基板１との接合部分の深さの近傍になることが重要
である（第１図（ｃ））。
最後に、第１の不純物領域３上にビット線９を形成
し、第２の不純物領域４上にメモリキャパシタ10を形成
する（第１図（ｄ））。
し、第２の不純物領域４上にメモリキャパシタ10を形成
する（第１図（ｄ））。
第１図（ｄ）に示すように、本実施例において製造さ
れる半導体記憶装置は、半導体基板１上に形成された第
１の不純物領域３、第２の不純物領域４及びゲート絶縁
膜５を介したゲート電極６から構成されるMOS型トラン
ジスタと、前記第１の不純物領域３上に形成されたビッ
ト線９と、前記第２の不純物領域４と電気的に接続され
たキャパシタ10と、第２の不純物領域４の直下に形成さ
れた埋込絶縁領域８とから構成されている。
れる半導体記憶装置は、半導体基板１上に形成された第
１の不純物領域３、第２の不純物領域４及びゲート絶縁
膜５を介したゲート電極６から構成されるMOS型トラン
ジスタと、前記第１の不純物領域３上に形成されたビッ
ト線９と、前記第２の不純物領域４と電気的に接続され
たキャパシタ10と、第２の不純物領域４の直下に形成さ
れた埋込絶縁領域８とから構成されている。
このように、メモリキャパシタ10下に存在する第２の
不純物領域４の直下に埋込絶縁領域８が形成されている
ことから半導体基板と第２の不純物領域との接合部分面
積を縮小することができるため、α線によるソフトエラ
ーを有効に防止せしめ、記憶保持時間を延長することが
可能となる。
不純物領域４の直下に埋込絶縁領域８が形成されている
ことから半導体基板と第２の不純物領域との接合部分面
積を縮小することができるため、α線によるソフトエラ
ーを有効に防止せしめ、記憶保持時間を延長することが
可能となる。
なお、本実施例において半導体基板の材料と反応して
絶縁性物質となるイオン種として、酸素を挙げたが、こ
の他にも窒素を用いても同様の効果を奏することができ
る。
絶縁性物質となるイオン種として、酸素を挙げたが、こ
の他にも窒素を用いても同様の効果を奏することができ
る。
本発明の第２の実施例を説明する。第２図は、本実施
例における半導体記憶装置の製造方法の各工程の断面図
である。
例における半導体記憶装置の製造方法の各工程の断面図
である。
選択酸化法により素子分離用酸化膜12が形成されたＰ
型半導体基板11上にMOSトランジスタのゲート酸化膜15
を熱酸化により形成する。こののち、ｎ型ポリシリコン
を材料とするゲート電極16をパターニングし、次いで燐
などの不純物をイオン注入し、ソース、ドレインとなる
第１の不純物領域13及び第２の不純物領域14を形成する
（第２図（ａ））。
型半導体基板11上にMOSトランジスタのゲート酸化膜15
を熱酸化により形成する。こののち、ｎ型ポリシリコン
を材料とするゲート電極16をパターニングし、次いで燐
などの不純物をイオン注入し、ソース、ドレインとなる
第１の不純物領域13及び第２の不純物領域14を形成する
（第２図（ａ））。
次に、気相成長法によりシリコン酸化物からなる絶縁
膜17を堆積し、異方性エッチング法により第２の不純物
領域14へのコンタクトホールを開孔する（第２図
（ｂ））。
膜17を堆積し、異方性エッチング法により第２の不純物
領域14へのコンタクトホールを開孔する（第２図
（ｂ））。
その後、第２の不純物領域14上にメモリキャパシタ20
を形成する。その後絶縁膜17を形成し、第１の不純物領
域13へのコンタクトホールを開孔する。そして、第１の
不純物領域13の直下に半導体基板の材料と反応して絶縁
性物質となるイオン種たる酸素を注入し、アニールする
ことにより半導体基板内にSiO2からなる埋込絶縁領域18
を形成する。この際、イオン注入のプロジェクテッドレ
ンジが第１の不純物領域13と半導体基板１との接合部分
の深さの近傍になることが重要である（第２図
（ｃ））。
を形成する。その後絶縁膜17を形成し、第１の不純物領
域13へのコンタクトホールを開孔する。そして、第１の
不純物領域13の直下に半導体基板の材料と反応して絶縁
性物質となるイオン種たる酸素を注入し、アニールする
ことにより半導体基板内にSiO2からなる埋込絶縁領域18
を形成する。この際、イオン注入のプロジェクテッドレ
ンジが第１の不純物領域13と半導体基板１との接合部分
の深さの近傍になることが重要である（第２図
（ｃ））。
最後に、第１の不純物領域13上にビット線19を形成す
る（第２図（ｄ））。
る（第２図（ｄ））。
第２図（ｄ）に示すように、本実施例において製造さ
れる半導体記憶装置は、半導体基板11上に形成された第
１の不純物領域13、第２の不純物領域14及びゲート絶縁
膜15を介したゲート電極16から構成されるMOS型トラン
ジスタと、前記第１の不純物領域13上に形成されたビッ
ト線19と、前記第２の不純物領域14と電気的に接続され
たキャパシタ20と、第１の不純物領域13の直下に形成さ
れた埋込絶縁領域18とから構成されている。
れる半導体記憶装置は、半導体基板11上に形成された第
１の不純物領域13、第２の不純物領域14及びゲート絶縁
膜15を介したゲート電極16から構成されるMOS型トラン
ジスタと、前記第１の不純物領域13上に形成されたビッ
ト線19と、前記第２の不純物領域14と電気的に接続され
たキャパシタ20と、第１の不純物領域13の直下に形成さ
れた埋込絶縁領域18とから構成されている。
このように。ビット線19下に存在する第１の不純物領
域13の直下に埋込絶縁領域18が形成されていることから
半導体基板と第２の不純物領域との接合部分面積を縮小
することができるため、α線によるビット線モードのソ
フトエラーを有効に防止することができる。
域13の直下に埋込絶縁領域18が形成されていることから
半導体基板と第２の不純物領域との接合部分面積を縮小
することができるため、α線によるビット線モードのソ
フトエラーを有効に防止することができる。
なお、本実施例において半導体基板の材料と反応して
絶縁性物質となるイオン種として、酸素を挙げたが、こ
の他にも窒素を用いても同様の効果を奏することができ
る。
絶縁性物質となるイオン種として、酸素を挙げたが、こ
の他にも窒素を用いても同様の効果を奏することができ
る。
また、本実施例はDRAMについて説明したが、これに限
定されるものではなく、ビット線と電気的に接続された
不純物領域を有する半導体記憶装置においては上記効果
を奏することができる。
定されるものではなく、ビット線と電気的に接続された
不純物領域を有する半導体記憶装置においては上記効果
を奏することができる。
［発明の効果］ このように本発明により半導体記憶装置のα線による
ソフトエラーを有効に防止することができる。
ソフトエラーを有効に防止することができる。
第１図は第１の実施例における半導体記憶装置の製造方
法の各工程の断面図、第２図は第２の実施例における半
導体記憶装置の製造方法における各工程の断面図、第３
図は従来の積層型キャパシタセルの断面図である。 １、11……Ｐ型半導体基板、 ２、12……素子分離用酸化膜、 ３、13……第１の不純物領域、 ４、14……第２の不純物領域、 ５、15……ゲート酸化膜、 ６、16……ゲート電極、 ７、17……絶縁膜、 ７′,17′……絶縁膜、 ８、18……埋込絶縁領域、 ９、19……ビット線、 10、20……キャパシタ電極。
法の各工程の断面図、第２図は第２の実施例における半
導体記憶装置の製造方法における各工程の断面図、第３
図は従来の積層型キャパシタセルの断面図である。 １、11……Ｐ型半導体基板、 ２、12……素子分離用酸化膜、 ３、13……第１の不純物領域、 ４、14……第２の不純物領域、 ５、15……ゲート酸化膜、 ６、16……ゲート電極、 ７、17……絶縁膜、 ７′,17′……絶縁膜、 ８、18……埋込絶縁領域、 ９、19……ビット線、 10、20……キャパシタ電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (10)
- 【請求項１】半導体基板にゲート電極に対して自己整合
的に形成された第１の不純物領域及び第２の不純物領域
を有するトランジスタと、 前記第１の不純物領域と電気的に接続されたビット線
と、 前記第２の不純物領域の直下に前記ゲート電極に対して
自己整合的に形成された埋込絶縁領域と、 前記第２の不純物領域と電気的に接続され前記半導体基
板に形成されたスタック型のキャパシタと、 を有することを特徴とする半導体記憶装置。 - 【請求項２】半導体基板上にゲート絶縁膜を介して形成
されたゲート電極と、その半導体基板に形成された第１
の不純物領域及び第２の不純物領域とを有するトランジ
スタと、 前記第１の不純物領域と電気的に接続されたビット線
と、 前記第２の不純物領域の直下に形成された埋込絶縁領域
と、 前記第２の不純物領域と電気的に接続され、且つ前記ゲ
ート電極上方に延在して形成された下部キャパシタ電極
と、 前記下部キャパシタ電極の表面に形成されたキャパシタ
絶縁膜と、 前記キャパシタ絶縁膜の表面に形成された上部キャパシ
タ電極と、 を有することを特徴とする半導体記憶装置。 - 【請求項３】半導体基板にゲート電極に対して自己整合
的に形成された第１の不純物領域及び第２の不純物領域
を有するトランジスタを形成する工程と、 前記半導体基板の材料と反応して絶縁性物質となるイオ
ン種を、前記ゲート電極に対して自己整合的に前記第２
の不純物領域直下に注入し、前記イオン種をアニールし
て埋込絶縁領域を形成する工程と、 前記第２の不純物領域と電気的に接続されたスタック型
のキャパシタを形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項４】半導体基板上にゲート絶縁膜を介して形成
されたゲート電極と、その半導体基板に形成された第１
の不純物領域及び第２の不純物領域とを有するトランジ
スタを形成する工程と、 前記半導体基板の材料と反応して絶縁性物質となるイオ
ン種を、前記第２の不純物領域直下に注入する工程と、 前記イオン種をアニールして埋込絶縁領域を形成する工
程と、 前記第２の不純物領域と電気的に接続され、且つ前記ゲ
ート電極上方に延在した下部キャパシタ電極を形成する
工程と、 前記下部キャパシタ電極の表面にキャパシタ絶縁膜を形
成する工程と、 前記キャパシタ絶縁膜の表面に上部キャパシタ電極を形
成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項５】半導体基板にゲート電極に対して自己整合
的に形成された第１の不純物領域及び第２の不純物領域
を有するトランジスタと、 前記第１の不純物領域の直下にゲート電極に対して自己
整合的に形成された埋込絶縁領域と、 前記第１の不純物領域と電気的に接続されたビット線
と、 前記第２の不純物領域と電気的に接続されたスタック型
のキャパシタと、 を有することを特徴とする半導体記憶装置。 - 【請求項６】半導体基板上にゲート絶縁膜を介して形成
されたゲート電極と、その半導体基板に形成された第１
の不純物領域及び第２の不純物領域とを有するトランジ
スタと、 前記第１の不純物領域の直下に形成された埋込絶縁領域
と、 前記第１の不純物領域と電気的に接続されたビット線
と、 前記第２の不純物領域と電気的に接続され、且つ前記ゲ
ート電極上方に延在して形成された下部キャパシタ電極
と、 前記下部キャパシタ電極の表面に形成されたキャパシタ
絶縁膜と、 前記キャパシタ絶縁膜の表面に形成された上部キャパシ
タ電極と、 を有することを特徴とする半導体記憶装置。 - 【請求項７】半導体基板にゲート電極に対して自己整合
的に形成された第１の不純物領域及び第２の不純物領域
を有するトランジスタを形成する工程と、 前記半導体基板の材料と反応して絶縁性物質となるイオ
ン種を前記ゲート電極に対して自己整合的に前記第１の
不純物領域直下に注入し、前記イオン種をアニールして
埋込絶縁領域を形成する工程と、 前記第１の不純物領域と電気的に接続されたビット線を
形成する工程と、 前記第２の不純物領域と電気的に接続されたスタック型
のキャパシタを形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項８】半導体基板上にゲート絶縁膜を介して形成
されたゲート電極と、その半導体基板に形成された第１
の不純物領域及び第２の不純物領域とを有するトランジ
スタを形成する工程と、 前記半導体基板の材料と反応して絶縁性物質となるイオ
ン種を、前記第１の不純物領域直下に注入する工程と、 前記イオン種をアニールし、埋込絶縁領域を形成する工
程と、 前記第１の不純物領域と電気的に接続されているビット
線を形成する工程と、 前記第２の不純物領域と電気的に接続され、且つ前記ゲ
ート電極上方に延在した下部キャパシタ電極を形成する
工程と、 前記下部キャパシタ電極の表面にキャパシタ絶縁膜を形
成する工程と、 前記キャパシタ絶縁膜の表面に上部キャパシタ電極を形
成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項９】半導体基板にゲート電極に対して自己整合
的に形成された第１の不純物領域及び第２の不純物領域
を有するトランジスタと、 前記第１の不純物領域及び第２の不純物領域直下にゲー
ト電極に対して自己整合的に形成された埋込絶縁領域
と、 前記第１の不純物領域と電気的に接続されたビット線
と、 前記第２の不純物領域と電気的に接続されたスタック型
のキャパシタと、 を有することを特徴とする半導体記憶装置。 - 【請求項１０】半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、その半導体基板に形成された第
１の不純物領域及び第２の不純物領域とを有するトラン
ジスタと、 前記第１の不純物領域及び第２の不純物領域の直下に形
成された埋込絶縁領域と、 前記不純物領域と電気的に接続され、且つ前記ゲート電
極上方に延在して形成された下部キャパシタ電極と、 前記下部キャパシタ電極の表面に形成されたキャパシタ
絶縁膜と、 前記キャパシタ絶縁膜の表面に形成された上部キャパシ
タ電極と、 前記第１の不純物領域と電気的に接続されたビット線
と、 を有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02103040A JP3085687B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02103040A JP3085687B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043464A JPH043464A (ja) | 1992-01-08 |
| JP3085687B2 true JP3085687B2 (ja) | 2000-09-11 |
Family
ID=14343557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02103040A Expired - Lifetime JP3085687B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085687B2 (ja) |
-
1990
- 1990-04-20 JP JP02103040A patent/JP3085687B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH043464A (ja) | 1992-01-08 |
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