JPH043464A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、半導体記憶装置及びその製造方法に関する。

（従来の技術） ＤＲＡＭにおいては、高集積化に伴い、キヤノくシタ面
積が減少し、メモリ内容の誤読みだしゃ放射線によるデ
ータ破壊（いわゆるソフトエラー）等が大きな問題にな
っている。かかる問題を解決すべく、キャパシタに様々
な構造を持たせる提案がなされている。この一つが積層
型キャパシタセル構造である。

第３図は従来の積層型キャパシタセルの断面図である。

これは素子分離酸化膜２２か形成された半導体基板２１
上に、第１の不純物領域２３、第２の不純物領域２４及
び、絶縁膜２５を介してゲート電極２６からなるＭＯ３
型トランジスタを形成する。そして、このＭＯ３型トラ
ンジスタ上を絶縁膜３０で覆い、これにコンタクト孔を
開け、ＭＯＳトランジスタの第２の不純物領域２４上に
下部キャパシタ電極２７を形成し、さらにキャパシタ絶
縁膜２８を介し上部キャパシタ電極２９形成しメモリセ
ルを構成する。さらに第１の不純物領域２３上にビット
線３１を接続する。

このように構成された従来の積層型キャパシタセルには
、α線によるソフトエラーという大きな問題が存在する
。これは、記憶情報の保持状態にあるメモリキャパシタ
の空乏層や半導体基板をα線が通過することにより電子
・正孔対が発生し、この電子が、メモリセルの基板側の
電極であるポテンシャルウェルに流れ込み、この流れ込
んだ電子のため記憶された情報か破壊されメモリ内容の
誤読みたし、すなわちソフトエラーを引き起こすもので
ある。素子の微細化が進むにつれてα線によるソフトエ
ラーはますます重要な解決課題となっている。

この課題を解決すべく不純物領域と半導体基板の接合部
分の基板濃度を上げて電子の不純物領域への流入を押さ
える技術が提案されている。しかし、この技術を用いる
と接合部分のリーク電流が増加し、メモリセルの記憶保
持時間が短くなってしまうという欠点がある。このため
、α線によるソフトエラーを防止し、かつ接合部分での
リーク電流の低減による記憶保持時間減少を有効に防止
するためには、半導体基板と不純物領域との接合部分面
積の縮小することが望まれる。

また、同様のことが半導体記憶装置（ＤＲＡＭには限定
されない。）におけるビット線コンタクト部においても
生じる。すなわちビット線に接続された不純物領域又は
半導体基板をα線が通過することにより発生した電子が
ビット線に流入し、誤動作を引き起こす、いわゆるビッ
ト線モードのソフトエラーも問題になっており、このた
めにも半導体基板と不純物領域との接合部分面積の縮小
か望まれる。

（発明が解決しようとする課題） このように従来技術においては、上記のような問題点が
あった。本発明は、半導体記憶装置のα線によるソフト
エラーを有効に防止できる半導体記憶装置及びその製造
方法を提供するものである。

［発明の構成コ （課題を解決するための手段） 上記問題点を解決すべく第１の発明においては、半導体
基板上にソース又は、ドレインとして形成された第１の
不純物領域及び、第２の不純物領域を有するＭＯ３型ト
ランジスタと、この第１の不純物領域と電気的に接続さ
れたビット線と、この第２の不純物領域と電気的に接続
されたキャパシタ電極と、前記第２の不純物領域の直下
に形成された埋込絶縁領域とを有する半導体記憶装置を
提供する。

また、係る半導体記憶装置を製造するための方法として
第２の発明においては、半導体基板上にソース又は、ド
レインとして第１の不純物領域及び、第２の不純物領域
を有するＭＯＳ）ランジスタを形成する工程と、このＭ
ＯＳトランジスタ上に絶縁膜を堆積させる工程と、前記
第２の不純物領域上の絶縁膜をエツチングし、コンタク
トホールを形成する工程と、前記半導体基板の材料と反
応して絶縁性物質となるイオン種を、前記第２の不純物
領域直下に注入する工程と、前記イオン種をアニールし
、埋込絶縁領域を形成する工程と、前記第２の不純物領
域と電気的に接続されているキャパシタ電極を形成する
工程とを有する半導体記憶装置の製造方法を提供する。

さらに第３の発明においては、半導体基板上に形成され
た不純物領域と、この不純物領域と電気的に接続された
ビット線と、この不純物領域の直下に形成された埋込絶
縁領域とを有する半導体記憶装置を提供する。

さらに、係る半導体記憶装置を製造するための方法とし
て第４の発明においては、半導体基板上に不純物領域を
形成する工程と、この不純物領域上に絶縁膜を堆積させ
る工程と、前記不純物領域上の絶縁膜をエツチングし、
コンタクトホールを形成する工程と、前記半導体基板の
材料と反応して絶縁性物質となるイオン種を、前記不純
物領域直下に注入を行う工程と、前記イオン種をアニル
し、埋込絶縁領域を形成する工程と、前記不純物領域と
電気的に接続されているビット線を形成する工程とを有
する半導体記憶装置の製造方法を提供する。

（作用） このように構成された第１の発明においては、キャパシ
タ電極と電気的に接続された第２の不純物領域の直下に
形成された埋込絶縁領域により、半導体基板と第２の不
純物領域との接合部分面積を縮小することが可能となる
。

また、第２の発明においては、ＭＯ８Ｉ−ランジスタを
形成する工程後に、第２の不純物領域直下に、半導体基
板の材料と反応して絶縁性物質となるイオン種を注入し
アニールし、埋込絶縁領域を形成することにより、半導
体基板と、キャパシタ電極に電気的に接続された第２の
不純物領域との接合部分面積の縮小が可能となる。

一方、第３の発明においては、ビット線と電気的に接続
された不純物領域の直下に形成された埋込絶縁領域によ
り、半導体基板と不純物領域との接合部分面積を縮小す
ることが可能となる。

さらに、第４の発明においては、不純物領域直下に、半
導体基板の材料と反応して絶縁性物質となるイオン種を
注入しアニールし、埋込絶縁領域を形成することにより
、半導体基板と、ビット線に電気的に接続された不純物
領域との接合部分面積の縮小が可能となる。

（実施例） 本発明の第１の実施例を説明する。第１図は、本実施例
における半導体記憶装置の製造方法の各工程の断面図で
ある。

選択酸化法により素子分離用酸化膜２が形成されたＰ型
半導体基板１上にＭＯＳ）ランジスタのゲート酸化膜５
を熱酸化により形成する。こののち、ｎ型ポリシリコン
を材料とするゲート電極６をバターニングし、次いて燐
などの不純物をイオン注入し、ソース、ドレインとなる
第１の不純物領域３及び第２の不純物領域４を形成する
（第１図（ａ））。

次に、気相成長法によりシリコン酸化物からなる絶縁膜
７を堆積し、異方性エツチング法により第１の不純物領
域３及び第２の不純物領域４へのコンタクトホールを開
孔する（第１図（ｂ））。

そして、第２の不純物領域４の直下に半導体基板の材料
と反応して絶縁性物質となるイオン種たる酸素をイオン
注入し、アニールすることにより半導体基板内にＳｉＯ
２からなる埋込絶縁領域８を形成する。この際、イオン
注入のプロジエクテッドレンジが第２の不純物領域４と
半導体基板１との接合部分の深さの近傍になることが重
要である（第１図（Ｃ））。

最後に、第１の不純物領域３上にビット線９を形成し、
第２の不純物領域４上にメモリキャバシ夕１０を形成す
る（第１図（ｄ））。

第１図（ｄ）に示すように、本実施例において製造され
る半導体記憶装置は、半導体基板１上に形成された第１
の不純物領域３、第２の不純物領域４及びゲート絶縁膜
５を介したゲート電極６から構成されるＭＯＳ型トラン
ジスタと、前記第１の不純物領域３上に形成されたビッ
ト線９と、前記第２の不純物領域４と電気的に接続され
たキャパシタ１０と、第２の不純物領域４の直下に形成
された埋込絶縁領域８とから構成されている。

このように、メモリキャパシタ１０下に存在する第２の
不純物領域４の直下に埋込絶縁領域８が形成されている
ことから半導体基板と第２の不純物領域との接合部分面
積を縮小することができるため、α線によるソフトエラ
ーを有効に防止せしめ、記憶保持時間を延長することが
可能となる。

なお、本実施例において半導体基板の材料と反応して絶
縁性物質となるイオン種として、酸素を挙げたが、この
他にも窒素を用いても同様の効果を奏することができる
。

本発明の第２の実施例を説明する。第２図は、本実施例
における半導体記憶装置の製造方法の各工程の断面図で
ある。

選択酸化法により素子分離用酸化膜１２か形成されたＰ
型半導体基板１１上にＭＯＳトランジスタのゲート酸化
膜１５を熱酸化により形成する。

こののち、ｎ型ポリシリコンを材料とするゲート電極１
６をパターニングし、次いて燐などの不純物をイオン注
入し、ソース、ドレインとなる第１の不純物領域１３及
び第２の不純物領域１４を形成する（第２図（ａ））。

次に、気相成長法によりシリコン酸化物からなる絶縁膜
１７を堆積し、異方性エツチング法により第２の不純物
領域１４へのコンタクトホールを開孔する（第２図（ｂ
））。

その後、第２の不純物領域１４上にメモリキャパシタ２
０を形成する。その後絶縁膜１７を形成し、第１の不純
物領域１３へのコンタクトホールを開孔する。そして、
第１の不純物領域１３の直下に半導体基板の材料と反応
して絶縁性物質となるイオン種たる酸素を注入し、アニ
ールすることにより半導体基板内に５ｉ０２からなる埋
込絶縁領域１８を形成する。この際、イオン注入のプロ
ジエクテッドレンジが第１の不純物領域１３と半導体基
板１との接合部分の深さの近傍になることか重要である
（第２図（Ｃ））。

最後に、第１の不純物領域１３上にビット線１９を形成
する（第２図（ｄ））。

第２図（ｄ）に示すように、本実施例において製造され
る半導体記憶装置は、半導体基板１１上に形成された第
１の不純物領域１３、第２の不純物領域１４及びゲート
絶縁膜１５を介したゲート電極１６から構成されるＭＯ
Ｓ型トランジスタと、前記第１の不純物領域１３上に形
成されたビット線１９と、前記第２の不純物領域１４と
電気的に接続されたキャパシタ２０と、第１の不純物領
域１３の直下に形成された埋込絶縁領域１８とから構成
されている。

このように。ビット線１９下に存在する第１の不純物領
域１３の直下に埋込絶縁領域１８が形成されていること
から半導体基板と第２の不純物領域との接合部分面積を
縮小することができるため、α線によるビット線モード
のソフトエラーを有効に防止することができる。

なお、本実施例において半導体基板の材料と反応して絶
縁性物質となるイオン種として、酸素を挙げたが、この
他にも窒素を用いても同様の効果を奏することができる
。

また、本実施例はＤＲＡＭについて説明したが、これに
限定されるものではなく、ビット線と電気的に接続され
た不純物領域を有する半導体記憶装置においては上記効
果を奏することができる。

［発明の効果］ このように本発明により半導体記憶装置のα線によるソ
フトエラーを有効に防止することができる。

【図面の簡単な説明】

第１図は第１の実施例における半導体記憶装置の製造方
法の各工程の断面図、第２図は第２の実施例における半
導体記憶装置の製造方法における各工程の断面図、第３
図は従来の積層型キャパシタセルの断面図である。 １　　１１　　・・・・・・Ｐ型半導体基板、２　１２
　・・・・・・素子分離用酸化膜、３　１３　・・・・
・・第１の不純物領域、４　１４　・・・・・第２の不
純物領域、５　１５　・・・・・・ゲート酸化膜、６　
１６　・・・・・・ゲート電極、 ７　１７　・・・・・・絶縁膜、 ７−．１７−・・・・・・絶縁膜、 ８　１８　・・・・・・埋込絶縁領域、９　　１９　・
・・・・・ビット線、 １０．２０　・・・・・・キャパシタ電極。

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上にソース又は、ドレインとして形成
   された第１の不純物領域及び、第２の不純物領域を有す
   るＭＯＳ型トランジスタと、 前記第１の不純物領域と電気的に接続されたビット線と
   、 前記第２の不純物領域と電気的に接続されたキャパシタ
   電極と、 前記第２の不純物領域の直下に形成された埋込絶縁領域
   とを有することを特徴とする半導体記憶装置。
2. （２）半導体基板上にソース又は、ドレインとして第１
   の不純物領域及び、第２の不純物領域を有するＭＯＳト
   ランジスタを形成する工程と、このＭＯＳトランジスタ
   上に絶縁膜を堆積させる工程と、 前記第２の不純物領域上の絶縁膜をエッチングし、コン
   タクトホールを形成する工程と、 前記半導体基板の材料と反応して絶縁性物質となるイオ
   ン種を、前記第２の不純物領域直下に注入する工程と、 前記イオン種をアニールし、埋込絶縁領域を形成する工
   程と、 前記第２の不純物領域と電気的に接続されているキャパ
   シタ電極を形成する工程とを有することを特徴とする半
   導体記憶装置の製造方法。
3. （３）半導体基板上に形成された不純物領域と、この不
   純物領域と電気的に接続されたビット線と、 前記不純物領域の直下に形成された埋込絶縁領域とを有
   することを特徴とする半導体記憶装置。
4. （４）半導体基板上に不純物領域を形成する工程と、 この不純物領域上に絶縁膜を堆積させる工程と、前記不
   純物領域上の絶縁膜をエッチングし、コンタクトホール
   を形成する工程と、 前記半導体基板の材料と反応して絶縁性物質となるイオ
   ン種を、前記不純物領域直下に注入を行う工程と、 前記イオン種をアニールし、埋込絶縁領域を形成する工
   程と、 前記不純物領域と電気的に接続されているビット線を形
   成する工程とを有することを特徴とする半導体記憶装置
   の製造方法。