JPH04278579A - スタック形キャパシタを用いるダイナミック形メモリーセルの製造方法 - Google Patents

スタック形キャパシタを用いるダイナミック形メモリーセルの製造方法

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JPH04278579A
JPH04278579A JP3248446A JP24844691A JPH04278579A JP H04278579 A JPH04278579 A JP H04278579A JP 3248446 A JP3248446 A JP 3248446A JP 24844691 A JP24844691 A JP 24844691A JP H04278579 A JPH04278579 A JP H04278579A
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キュ−ピル　リー
Yun-Seung Shin
ユン−セウン　シン
Yong-Jik Park
ヨン−ジク　パーク
Joon Kang
ジューン　カン
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置にお
けるスタック形キャパシタを具備するダイナミックラン
ダムアクセスメモリー　（Ｄｙｎａｍｉｃ　Ｒａｎｄｏ
ｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ；ＤＲＡＭ）　に関す
るもので、その構造の中でも特にストレージ電極と接触
する拡散層の構造に関するものである。
【０００２】
【従来の技術】一般に、ＤＲＡＭのメモリーセルは、一
つのトランジスタと一つのキャパシタとで形成される。 そして、このキャパシタに蓄積される電荷により論理状
態‘１’または‘０’の情報が記憶され、この情報の書
き込み及び読出し動作は、トランジスタを通して実行さ
れる。したがって、キャパシタに蓄積される電荷が大き
い程、メモリーセルに記憶された情報を確実に感知する
ことができる。
【０００３】キャパシタの容量は、キャパシタの面積が
広い程、また、誘電膜が薄い程増加する。しかし、誘電
膜の薄膜化には限界があり、さらに、半導体装置の高集
積化の趨勢によりメモリー装置の占有面積も減少し、そ
のためキャパシタが占有できる面積も減少している。そ
の結果、平面形キャパシタでは充分な容量を確保するこ
とが難しくなった。そこで、半導体装置が高集積化され
てもメモリー動作に必要な充分な容量を確保するために
、基板に溝を掘ってキャパシタを形成するトレンチ（ｔ
ｒｅｎｃｈ）形と、基板の上面に層を積み重ねてキャパ
シタを形成するスタック（ｓｔａｃｋ）　形が提案され
ている。
【０００４】図４はスタック形キャパシタを具備する半
導体メモリー装置のレイアウト図であって、横方向に伸
張されたアクティブ領域２と、アクティブ領域２に直交
して縦方向に伸張されたワード線４と、アクティブ領域
２の所定領域の上面に形成された第１及び第２接触領域
６、８と、第２接触領域８に接触して横方向に伸張され
たビット線１０と、第１接触領域６に接触してアクティ
ブ領域２の上部に形成されたストレージ電極１２と、ス
トレージ電極１２の上部に、ストレージ電極１２を覆う
ように形成されたキャパシタプレート１４とを示してい
る。
【０００５】図５は図４のＡ−Ａ′線に沿った断面図で
あって、図４と同じ名称に該当するものは同じ番号を使
用している。同図には、素子領域間の分離のための素子
分離絶縁膜としてフィールド酸化膜２１、２２が形成さ
れた第１導電形の半導体基板２０上に、チャネル領域に
よって相互に所定距離離隔された第１及び第２拡散領域
、すなわちソース及びドレイン領域１６、１８と、チャ
ネル領域の上面に形成された第１絶縁膜、すなわちゲー
ト絶縁膜２４を中間層としてワード線に利用されるゲー
ト４と、第１及び第２接触領域６、８を除いた基板２０
の上面に形成された層間絶縁膜２６と、第２接触領域８
と接触して金属層で形成されたビット線１０と、第１接
触領域６に接触して第１多結晶シリコン層で形成された
第１導電層であるストレージ電極１２と、ストレージ電
極１２を覆う第２絶縁膜である誘電膜２８と、誘電膜２
８の上面に形成された第２多結晶シリコン層で形成され
た第２導電層であるキャパシタプレート１４とを具備し
たメモリーセルを示しており、ソース及びドレイン領域
１６、１８及びゲート４によってＭＯＳトランジスタが
構成され、トランジスタのソース領域１６と接触するス
トレージ電極１２及びその上面に積層された誘電膜２８
及びキャパシタプレート１４によってキャパシタが構成
されている。
【０００６】メモリーセルの集積度があまり高くなく、
工程マージン（ｐｒｏｃｅｓｓ　ｍａｒｇｉｎ）が充分
に大きい場合には、図５に示したように、第１接触領域
６はソース領域１６内に形成され、多少第１接触領域６
がずれたとしても、工程マージンにより、ソース領域１
６からはみ出ることはない。しかし、メモリーセルの集
積度が高くなると、セル面積の減少によって各領域間の
寸法は工程の最小限界値にまで減少される。そのため、
第１接触領域６の側面とこれに隣接するフィールド酸化
膜２１との間の距離Ｄもミクロン（ｍｉｃｒｏｎ）以下
に短縮され、製造工程中のマスク工程では、高精度のア
ラインメント（Ａｌｉｇｎｍｅｎｔ）　が要求されてい
る。
【０００７】しかし、実際の高集積度のメモリーセルの
製造工程においては、工程マージンの減少によるアライ
メントミスが発生して、第１接触領域６がソース領域１
６をはみ出して形成されてしまう場合が多い。
【０００８】図６は従来構造のメモリーセルにおいてア
ライメントミスが発生した場合の断面図を示したもので
、図４及び図５と同じ名称に該当するものは同じ番号を
使用している。同図から分かるように、アライメントミ
スが発生して、第１接触領域６ａのパターンを形成する
ためのマスクが、フィールド酸化膜２１の方に偏位して
しまった場合、第１接触領域６ａがソース領域１６をは
み出してフィールド酸化膜２１の領域を侵犯して形成さ
れる。そのため、ソース領域１６をはみ出して形成され
た第１接触領域６ａの一部は、低不純物濃度の第１導電
形の半導体基板２０と直接接触してしまう。その結果、
第１接触領域６ａの内、低不純物濃度の基板２０と接触
している領域は、高不純物濃度のソース領域１６と接触
している領域に比べて弱い接合領域を形成する。この弱
い接合領域を通じて漏洩電流が発生し、ストレージ電極
１２に蓄積された電荷が減少して、メモリーセルのリフ
レッシュ特性が低下してしまう問題点が発生している。
【０００９】一方、メモリーチップを封止するために使
用される封止材料の中に含まれるウラニウムやトリウム
から放射されるα線が、基板内に入射することにより、
基板内の格子と衝突して正孔と電子を発生させ、この内
の電子がストレージ領域に浸透して、記憶されているデ
ータの反転を発生させるソフトエラー（ｓｏｆｔ　ｅｒ
ｒｏｒ）が、半導体装置の微細化により増加して、メモ
リーセル動作の信頼性が激減している問題点もある。
【００１０】
【発明が解決しようとする課題】したがって本発明の目
的は、スタック形キャパシタを用いた半導体メモリー装
置において、上記のようなマスクのアライメントミス等
が発生してもリフレッシュ特性が低下しない半導体メモ
リー装置や、また、ソフトエラーを抑制し得る半導体メ
モリー装置を提供することにある。
【００１１】
【課題を解決するための手段及び作用】上記のような目
的を達成するために本発明では、ストレージ電極と第１
又は第２拡散領域（ソース又はドレイン領域）との接触
領域を形成した後に、第１又は第２拡散領域と同じ導電
形の不純物をイオン注入する工程を実施して、接触領域
の下面を完全に覆う第３拡散領域をさらに形成したこと
を特徴とする。このようにすることで、マスクのアライ
メントミスに等によって発生した、第１又は第２拡散領
域からはみ出した接触領域も、完全に第３拡散領域で覆
うことができ、漏洩電流を防止できる。また、上記のよ
うにして形成された、第３拡散領域の底面下部を覆うよ
うに、第３拡散領域と反対の導電形の第４拡散領域をさ
らに形成し、あるいは、アライメントミス等による接触
領域のはみ出し部分がないときは、ストレージ電極と接
触する拡散領域の下部に、反対の導電形の拡散領域をさ
らに形成することで、α線によって発生した電子がスト
レージ領域に達するのを防止してソフトエラーを抑制で
きるようになる。
【００１２】
【実施例】以下、本発明を添附の図面を参照して詳細に
説明する。図１は本発明によるメモリーセルの第１実施
例を示す断面図であって、図４に図示されたレイアウト
を有するＤＲＡＭメモリーセルの製造工程中に上述のよ
うなアライメントミスが発生した場合に対する実施例で
ある。
【００１３】図１に示すように、第１導電形の基板３０
の上に、フィールド酸化膜３１、３２と、第２導電形の
第１ソース及びドレイン領域３４、３６と、ゲート絶縁
膜３８と、ゲート４０と、層間絶縁膜４６とを形成した
後に、層間絶縁膜４６に第１及び第２接触領域４２、４
４のパターンを形成して、基板３０の表面が露出するま
で層間絶縁膜４６を食刻して第１及び第２接触領域４２
、４４を形成する。
【００１４】このときのパターン形成のためのマスクア
ライメント時に、アライメントミスによって第１接触領
域４２の一部が第１ソース領域３４からはみ出して形成
されてしまっている。
【００１５】その後に、第１接触領域４２の上部から第
２導電形の不純物をイオン注入して第２ソース領域４８
を形成する。このとき、第２ソース領域４８の不純物濃
度及びイオン注入による拡散領域の深さは、第１ソース
領域３４の不純物濃度及び深さと略同じに調節する。こ
のようにすれば、アライメントミスが発生しても第１接
触領域４２の下面は同じ導電形の第１及び第２ソース領
域によって完全に覆われるようになる。
【００１６】この第１実施例においては、基板３０と第
１及び第２ソース領域３４、４８の不純物濃度を各々１
０１４〜１０１６ｉｏｎｓ／ｃｍ３　、１０１８〜１０
２１ｉｏｎｓ／ｃｍ３　の範囲で実施している。
【００１７】その後に、通常の工程通りに第１多結晶シ
リコン層（ストレージ電極）５０、誘電膜５２、第２多
結晶シリコン層（キャパシタプレート）５４で構成され
るスタック形キャパシタと、ビット線である金属層５６
とを形成して半導体メモリー装置を完成する。
【００１８】図２は本発明の第２実施例を示した断面図
であって、第１実施例と同様のアライメントミスが発生
した場合の別の実施例である。図１と同じ名称に該当す
るものは同じ番号を使用している。
【００１９】同図に示すように、図１の場合と同様に、
第１ソース領域３４と所定領域が重なる第２ソース領域
４８を形成する。その後、第２ソース領域４８形成のた
めのイオン注入工程に連続して、第１接触領域４２の上
部から第１導電形の不純物をイオン注入する。これによ
り、第２導電形の第２ソース領域４８の底面を覆う第１
導電形の拡散領域５８を形成する。
【００２０】ここで、この第１導電形の拡散領域５８の
不純物濃度は、基板３０の不純物濃度と第１及び第２ソ
ース領域３４、４８の不純物濃度の間になるようにする
。第２実施例においては、１０１６〜１０１９ｉｏｎｓ
／ｃｍ３　の範囲で実施している。
【００２１】このようにすることで、第１導電形の拡散
領域５８が障壁となって、基板３０に入射したα粒子に
よって発生する正孔と電子の内の電子が、ストレージ領
域である第２ソース領域４８に侵入するのを防止する。 したがって、α粒子によるソフトエラーを抑制すること
ができる。
【００２２】図３は本発明の第３実施例を示した断面図
であって、図４のレイアウトを有するＤＲＡＭメモリー
セルの製造工程中にアライメントミスが発生しなかった
場合、または集積度があまり高くない場合に対する実施
例である。尚、図１と同じ名称に該当するものは同じ番
号を用いている。
【００２３】この場合には、ストレージ電極５０の接触
領域４２がソース領域３４ａからはみ出していないので
、図１及び図２のような第２ソース領域を形成しなくて
もよい。
【００２４】したがって、ソース領域３４ａを形成する
ためのイオン注入工程に連続して、ソース領域３４ａと
反対の導電形を有する不純物をイオン注入することによ
って、第１導電形の拡散領域５８ａを形成する。このと
き、不純物の濃度は、ソース領域３４ａの不純物濃度よ
り低濃度であり、基板３０の不純物濃度より高濃度であ
るように調節する。この第３実施例においては、基板３
０の不純物濃度は１０１４〜１０１６ｉｏｎｓ／ｃｍ３
　、ソース領域３４ａの不純物濃度は１０１８〜１０２
１ｉｏｎｓ／ｃｍ３　、拡散領域５８ａの不純物濃度は
１０１６〜１０１９ｉｏｎｓ／ｃｍ３　で実施している
。
【００２５】
【発明の効果】上述のように本発明は、スタック形キャ
パシタを用いた半導体メモリー装置において、ストレー
ジ電極と拡散領域との接触領域形成のためのマスクアラ
イメント時にアライメントミスが発生し、接触領域が拡
散領域からはみ出して形成されてしまった場合でも、接
触領域を形成した後に、拡散領域と同じ導電形の不純物
をイオン注入する工程を実施して、接触領域の下面を完
全に覆う拡散領域をさらに形成することで、拡散領域か
らはみ出した接触領域部分も完全に拡散領域で覆うこと
ができ、漏洩電流を防止できる。したがって、メモリー
セルのリフレッシュ特性を改善する効果がある。
【００２６】また、上記のような接触領域形成後のイオ
ン注入後に、連続的に、拡散領域と反対の導電形の不純
物をイオン注入して、接触領域下部の拡散領域底面を覆
うように反対の導電形の拡散領域を形成したり、あるい
は、アライメントミスが発生しなかった場合、即ち接触
領域が拡散領域からはみ出ていない場合には、拡散領域
と反対の導電形の不純物を、接触領域形成後にイオン注
入して、接触領域下部の拡散領域の底面を覆うように反
対の導電形の拡散領域を形成する。
【００２７】その結果、追加形成された反対の導電形の
拡散領域が障壁となって、α粒子によって発生した電子
が、ストレージ領域である拡散領域に侵入することを防
止することができる。これにより、ソフトエラー率を大
幅に減少できる効果がある。
【００２８】上記のようにリフレッシュ特性及びソフト
エラー率が改善されることにより、高性能で信頼性の高
い半導体メモリー装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体メモリー装置
のメモリーセル部分の断面図である。
【図２】本発明の第２実施例による半導体メモリー装置
のメモリーセル部分の断面図である。
【図３】本発明の第３実施例による半導体メモリー装置
のメモリーセル部分の断面図である。
【図４】半導体メモリー装置のメモリーセルの一般的な
レイアウト図である。
【図５】従来の半導体メモリー装置のメモリー部分の断
面図である。
【図６】従来の半導体メモリー装置のメモリー部分のア
ライメントミスが発生した場合の断面図である。
【符号の説明】
３０……半導体基板 ３１……第１フィールド酸化膜（素子分離絶縁膜）３４
……第１ソース領域（第１拡散領域）４２……第１接触
領域 ４６……層間絶縁膜 ４８……第２ソース領域（第３拡散領域）５０……スト
レージ電極（第１導電層）５２……誘電膜（第２絶縁膜
）

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　第１導電形の半導体基板と、チャネル
    領域によって所定距離離隔されて基板に形成された第２
    導電形の第１及び第２拡散領域と、チャネル領域の上部
    の第１絶縁膜を中間層とするゲートと、素子分離絶縁膜
    と、基板上面の第１及び第２接触領域を除いて基板上に
    形成された層間絶縁膜と、第１接触領域で基板に接触す
    る第１導電層及び第１導電層の表面に形成された第２絶
    縁膜及び第２絶縁膜を中間層とする第２導電層で構成さ
    れるキャパシタとを具備するスタック形キャパシタを用
    いた半導体メモリー装置において、第１接触領域の下部
    に第２導電形の第３拡散領域をもつことを特徴とするス
    タック形キャパシタを用いた半導体メモリー装置。
  2. 【請求項２】　　第３拡散領域の底面全体を覆う第１導
    電形の第４拡散領域を具備した請求項１記載のスタック
    形キャパシタを用いた半導体メモリー装置。
  3. 【請求項３】　　第４拡散領域の不純物濃度が、基板の
    不純物濃度より高い請求項２記載のスタック形キャパシ
    タを用いた半導体メモリー装置。
  4. 【請求項４】　　第１導電形の半導体基板と、チャネル
    領域によって所定距離離隔されて基板に形成された第２
    導電形の第１及び第２拡散領域と、チャネル領域の上面
    の第１絶縁膜を中間層とするゲートと、素子分離絶縁膜
    と、基板上面の第１及び第２接触領域を除いて基板上に
    形成された層間絶縁膜と、第１接触領域で基板に接触す
    る導電層とを具備するスタック形キャパシタを用いた半
    導体メモリー装置において、第１接触領域の下部に形成
    された第２導電形の第３拡散領域と、基板の不純物濃度
    より高い不純物濃度で、第３拡散領域の底面全体を覆う
    第１導電形の第４拡散領域とを具備したことを特徴とす
    るスタック形キャパシタを用いた半導体メモリー装置。
  5. 【請求項５】　　第１導電形の半導体基板と、チャネル
    領域によって相互に所定距離離隔されて基板に形成され
    た第２導電形の第１及び第２拡散領域と、チャネル領域
    の上面の第１絶縁膜を中間層とするゲートと、第１拡散
    領域と接触する第１導電層及び第１導電層の表面に形成
    された第２絶縁膜及び第２絶縁膜を中間層とする第２導
    電層で構成されたキャパシタとを具備するスタック形キ
    ャパシタを用いた半導体メモリー装置において、第１拡
    散領域と第１導電層の接触部の下部に、第１導電形の第
    ３拡散領域をもつことを特徴とするスタック形キャパシ
    タを用いた半導体装置。
  6. 【請求項６】　　第３拡散領域の不純物濃度が、基板の
    不純物濃度より高い請求項５記載のスタック形キャパシ
    タを用いた半導体装置。
JP3248446A 1991-02-25 1991-09-03 スタック形キャパシタを用いるダイナミック形メモリ―セルの製造方法 Expired - Lifetime JP2532182B2 (ja)

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