KR900002474B1 - 반도체 메모리 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리

제 1 도는 본 발명의 실시예 1에 의한 반도체 메모리 단면도.

제 2 도는 본 발명의 실시예 2에 의한 반도체 메모리 단면도.

제 3 도는 종래의 반도체 메모리의 단면도.

제 4 도는 제 1 도의 제조공정도.

제 5 도는 제 2 도의 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 6 : 전하 축적 영역

7 : 비트선 14 : 에피택셜층

14a : 제 1의 에피택셜층 15a,16a : 제 2의 에피택셜층

도면중 동일부호는 동일 또는 상당한 부분을 표시한다.

본 발명은 전하의 유무를 기억정보로 하는 반도체 메모리에 관한 것이다.

제 3 도는 예를 들면 특개소 57-210665호 공보에 계시된 종래의 반도체 메모리를 표시한 단면도이다.

도면에 있어(1)은 p-형의 도전성을 가진 반도체기판, (2) 및 (3)은 제 1 층 및 제 2 층의 게이트전극, (4)는 게이트 절연막, (5)는 층간 절연막, (6)은 전하축적영역으로서의 N⁺영역, (7)은 비트선으로서 N⁺영역, (8)은 소자간 분리를 위한 분리절연막, (9)는 같은 소자간 분리를 위한 P⁺영역이고, 제 1 층의 게이트 전극(2)은 전원에 접속되며, 제 2 층의 게이트 전극(3)은 위드선에 접속되어 있어 각 N⁺영역(6),(7)과 기판(1)과의 사이에는 각각 공핍층(10)(11)이 형성된다.

더욱이 전기 전하 축적 영역으로서의 N⁺영역(6) 및 비트선으로서의 N⁺영역(7)을 공통으로 포위하도록 하여 기판(1)보다도 고농도의 P⁺영역(13)을 주입, 확산형성하여서 된 것이다. 전기 P^-형의 반도체 기판(1)에 P⁺불순물을 선택적으로 주입확산하여 반전, 기생방지를 위한 P⁺영역(9)을 또한 동시에 소자간 분리절연막(8)을 각각 형성한 후 동작영역으로서의 P⁺영역(13)을 절연막(8)을 마스크로한 P⁺불순물의 주입, 확산에 의하여 형성시키고 그후는 통상의 형상의 형성순서로 N⁺영역(6), 게이트전극(2), N⁺영역(7), 게이트전극(3)등을 형성시키지만 이것에 의하여 양 N⁺영역(6),(7)은 P⁺영역(13)에 의하여 포위되게 된다.

또한 이러한 종래의 실시예에서의 버스 트랜지스터는 기판보다도 고농도의 P⁺영역(13)내에 형성된다. 그리고 통상 버스 트랜지스터의 드레시홀드전압은 메모리의 안전동작을 고려하여 주변 트랜지스터의 드레시홀드전압보다도 높게 설정하고 있지만 영역(13)농도로 할수 있는 드레시홀드 전압으로는 너무 높은 경우에는 N⁺영역(6)(7)형성후에 N⁺의 채널도오스에 의하여 버스 트랜지스터의 드레시홀드전압을 제어할 수 있는 것이다.

더욱이 여기에서는 배선부분 및 보호막을 생략하였고 또한 설명을 간략화시키기 위하여 영역(6)을 N⁺확산영역으로 하였지만 통상의 구성의 경우에는 게이트절연막(4)을 통하여 제 1 층 게이트 전극(2)에 정전위를 부여하므로서 반도체표면의 영역(6)상당부분에 N⁺의 반전층을 유기시켜서 전하를 축적하도록 하고 있다.

그리고 전기한 종래의 구성에 있어서는 메모리셀의 전하축적영역으로서의 N⁺영역(6)에 전자가 축적되어 있는 상태를 "0", 축적되어 있지 않은 상태를 "1"로 한다. 그리고 비트선으로서의 N⁺영역(7)의 전위는 도시가 생략된 센스 증폭기의 작동에 의하여 소정의 전위에 예비 충전되어 있다.

여기에서 워드선의 전위가 상승하고 이 워드선에 접속되어있는 트랜스퍼 게이트로서의 제 2 층의 게이트전극(3)의 전위가 드레시홀드전압보다도 높게되면 이 게이트전극(3)의 바로밑에 N⁺반전층의 채널이 형성되어서 양 N⁺영역(6),(7)간이 도통한다.

이제 메모리셀의 기억정보가 "0" 즉 N⁺영역(6)에 전자가 축적되어있는 상태의 경우에는 이 N⁺영역(6)과 비트선으로서의 N⁺영역(7)이 도통하므로서 그때까지 예비충전전위로 유지되고 있던 이 N⁺영역(7)의 전위가 떨어지고 또한 반대로 메모리셀의 기억정보가 "1" 즉 N⁺영역(6)에 전자가 축적되어 있지 않은 상태의 경우에는 이 도통에 의하여 중간전위에 있던 N⁺영역(7)의 전위가 상승하게 된다. 그리고 이 비트선의 전위의 변화를 도시하지 않은 센스증폭기에 의하여 감지증폭하여 인출함과 동시에 같은 기억정보를 리프레쉬(refresh)하여 동일 사이클내에 재차 메모리셀에 기입하도록 되어있는 것이다.

한편 α선등의 방사선이 메모리 칩내에 입사하여 생성되는 전자 정공대중전자가 이들의 전하축적영역이나 비트선에 수집되어서 본래의 기억정보를 반전시키는 오동작(이하 소프트오류라고 부른다)이 16 KDRAM이래 현저하게 되었다. 소프트 오류는 칩내에 α선등의 방사선이 입사한 때에 생성되는 전자 정공대중 전자가 전하축적영역이나 비트선으로서의 N⁺영역(6),(7)에 수집되어서 야기된다. 즉 칩내에 입사한 α선은 에너지를 상실하여 정지할 때까지에 그 비정에 따른 다수의 전자 정공대를 생성하고 공핍층(10),(11)내에서 생성된 전자 정공대는 공핍층 내부의 전장에 의하여 직시 분리되어 전자는 N⁺영역(6),(7)에 수집되며 정공은 기판(1)을 통하여 흘러 떨어진다. 또한 N⁺영역(6),(7)의 내부에서 생성된 전자 정공대는 재결합하기 위하여 전자의 증감에는 전혀 기여하지 않고 기판(1)내부에서 생성된 전자 정공대는 확산에 의하여 공핍층(10),(11)에 도달한 전자만이 N⁺영역(6),(7)에 수집되어서 소프트오류를 야기하고 타의 것은 기판(1)내에서 재결합되게 된다.

따라서 이 실시예에 있어서는 N⁺영역(6),(7)의 각각을 P^-형 기판(1)보다도 고농도의 P⁺영역(13)으로 포위하므로서 제 1의 각 N⁺영역(6),(7)과 P⁺영역(13)의 계면에 형성되는 공핍층(10),(11)의 폭이 작아져서 각 N⁺영역(6),(7)의 용량이 커지고 제 2에 각 N⁺영역(6),(7)이 P⁺영역(13)내에 형성되기 때문에 P^-기판(1)에서 확산된 전자는 P⁺영역(13)내에서 재결합되어서 각 영역(6),(7)에 도달하지 않고, 제 3에 P^-형 기판(1)과 P⁺영역(13)의 계면에 전자에 대한 전위장벽(potential barrier)가 형성되기 때문에 P^-기판(1)에서 확산되어오는 전자중의 에너지의 작은 것의 통과를 허용하지 아니한다. 그리고 제 1의 점에 의하여 각 영역(6),(7)에 축적되는 "0","1"에 대응하는 전자수의 차가 커져서 α선등의 입사에 의하여 생성되는 전자에 대하여 여유를 갖게할 수 있고 또한 제 2 및 제 3의 점에 의하여 각 N⁺영역(6),(7)에 확산되어오는 전자를 방지할 수가 있어서 소프트 오류의 발생을 제거할 수 있는 것이다.

종래의 반도체 메모리는 상기한 바와같이 구성되어 있으므로 기판(1)보다 고농도의 P⁺영역(13)을 형성하는데 제조프로세스에 장시간을 필요로 하고 또한 농도의 제어가 어렵고 버스 트랜지스터의 드레시홀드전압이나 접합내압이 변동하기 쉬운 등의 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해소하기 위하여 발명한 것으로 제조프로세스에 소요되는 시간을 단축할 수 있음과 동시에 반도체 기판과 동일한 도전형으로 그보다 고농도의 층의 농도제어가 용이하고 버스 트랜지스터의 드레시홀드전압이나 접합내압을 용이하게 콘트롤할 수 있는 반도체 메모리를 얻을 수 있음을 목적으로 한 것이다.

본 발명에 의한 반도체 메모리는 제 1의 도전형 반도체 기판상에 이 기판보다 고농도의 제 1 도전형 에피택셜층을 성장시킨 웨이퍼를 채용하고 이 웨이퍼상에 형성하는 버스 트랜지스터의 채널영역을 마스크하여 에피택셜층에 같은 도전형의 불순물을 주입하고 다시 고농도의 P⁺영역을 형성시키거나 상기 버스 트랜지스터 채널의 영역에 상당한 영역에 SiO₂등의 에티택셜층이 형성되지 않는 영역을 마스크로하여 형성한 다음 그 SiO₂를 마스크로하여 에피택셜층을 기판표면까지 에칭하고 재차 이번에는 전술의 에피택셜층보다 고농도의 제 2의 에피택셜층을 마스크되어 있는 제 1의 에피택셜층과 같은 두께만큼 성장시키므로서 이 웨이퍼 표면에 버스 트랜지스터와 MIS 용량에 메모리셀을 형성한 것이다.

본 발명에서 에피택셜층은 제조프로세스를 간단하게 하고 그 자체의 농도제어가 용이하며 버스트랜지스터의 드레시홀드전압이나 접합내압의 제어를 용이하게 한다. 그리고 에피텍셜층에 같은 도전형의 불순물을 주입하고 다시 고농도의 P⁺영역을 설치하는 것은 비트선 및 메모리셀을 형성하는 불순물층과의 사이의 공핍층폭을 작게하고 P^-기판 내에서의 전자주입에 대한 전위장벽을 형성함과 동시에 주입된 전자에 대한 풍부한 재결합중심을 제공하고자한 것이며 또한 제 1의 에피택셜층은 버스 트랜지스터의 드레시홀드 전압이나 접합 내압의 제어를 용이하게 한다. 그리고 제 2의 에피택셜층은 비트선 및 메모리셀을 형성하는 불순물층과의 상이에 공핍층 폭을 작게하고 P^-기판내에서의 전자주입에 대한 전위장벽을 형성함과 동시에 주입된 전자에대한 풍부한 재결합 중심을 제공한다.

다음에서 본 발명의 실시예 1과 실시예 2를 도면에 따라 설명한다. 먼저 실시예 1을 설명하면 제 1 도에 있어서 제 3 도의 종래 실시예와 같은 번호는 동일 또는 상당한 부분을 표시한다. 14는 P^-기판(1)상에 에피택셜 성장시킨 P층이다. 이 에피택셜 웨이퍼에서 제 4 도에 표시한 제조프로세스에서 제조된다. 제 4 도(a)에 있어서 필드 영역형성까지는 종래 실시예와 동일하다. 이어서 마스크재(19)(레지스트등)를 사용하여 에피택셜층과 같은 도전형의 불순물을 주입하고 다시 고농도의 P⁺영역(15)(16)을 작성한다. 이어서(b)도에 표시한 바와같이 제 2 층의 게이트전극(17)을 설치하고 이것을 마스크로하여 셀프라인공정으로 N⁺를 주입하고 (6)(7)을 형성한다. 다시 (c)도에 표시한 바와같이 제 1 층의 게이트전극(18)을 형성한다. 이후의 공정은 종래의 실시예와 같은 제조 프로세스에서 제조된다.

에피택셜 P층(14)의 농도는 임의로 제어가 용이하므로 워드선에 의하여 콘트롤되는 버스 트랜지스터의 드레시홀드 전압을 최적정치로 설정하기 쉽다.

또한 메모리셀이나 비트선을 형성하는 N⁺층(6)(7)과 에티택셜 P⁺(14)에 같은 도전형이 불순물을 주입하고 더욱 고농도의 P⁺영역(15)(16)간의 공핍층(10)(11)의 두께를 좁게 콘트롤 할 수 있고 이 층내에 α선에 의하여 유기되는 전자 정공대를 실용상 문제가 없는 소프트오류의 레벨까지 적게 할 수 있는 것이다. 또한 라이프타임컬러(life time killer)로서의 에피택셜층(14)의 작용이나 P⁺층(15)(16)-P층(14)-P^-층(1)간의 전위장벽의 효과도 종래의 실시예와 같다. 에피택셜 P층을 채용하였기 때문에 고농도의 P⁺영역(15)(16)을 형성하는데 소요하는 불순물의 주입/확산공정이 제 3 도의 P⁺영역을 형성하는 것과 비교하여 용이하게 된다.

실험에 의하면 P^-층(1)의 불순물농도 약 10¹⁵cm^-3에피택셜 P층(14)의 불순물 농도 약 10¹⁵∼10¹⁶cm^-3, P⁺층(15)(16)의 불순물농도 약 10¹⁶∼10¹⁸cm^-3, N⁺층(6)(7)의 농도 약 10¹⁸∼10²⁰cm^-3이 소프트 오류에 대하여 충분한 개선효과를 갖음과 동시에 접합내압에 대하여 충분한 여유를 갖고 있다는 것을 알게 되었다.

워드선에 의하여 콘트롤되는 버스 트랜지스터의 드레시홀드 전압도 최적정치로 콘트롤이 가능한 것이다.

또한 웨이퍼 전면에 에피택셜 P⁺층(14)도 형성하지 않고 메모리셀의 어레이부만에 선택적으로 성장시켜도 된다.

또한 전기 실시예는 다이나믹형에 적용한 경우이지만 스태틱(static)형에 대하여서도 동일하게 적용가능한 외에 N 채널이 P 채널의 경우에도 적용시킬수 있는 것이다.

다음으로 본 발명이 실시예 2를 도면에 따라 설명한다.

제 2 도에 있어서, 제 3 도의 종래에와 같은 번호는 동일 또는 상당한 부분을 표시한 것이다. 14a는 P^-기판상에 에피택셜 성장시킨 P층이고, 15a는 14a의 제 1의 에피택셜층의 비트선 및 메모리 커패시터영역에 대응하는 부분을 제거한 위치에 제 1의 에피택셜층보다 고농도의 제 2의 에피택셜층을 성장시킨 P⁺층이다. 이들의 제 1, 제 2의 에피택셜층은 제 5 도에 표시한 제조프로세스에서 제조된다. 제 5 도의 (a)에 있어서 제 1의 P층(14a)이 에피택셜 성장시킨 웨이퍼를 스타팅 머터어리얼로 하여 필드영역형성까지는 종래의 실시예와 같다. 이어서 마스크재(18a)(SiO₂등의 Si 에피택셜층을 성장시키지 않는 물질)를 형성한다. 제 5 도(b)에 있어서는 마스크재(18a)를 사용하여 제 1의 에피택셜층을 에칭한다. 이어서 (c)에 표시한 바와같이 하여 제 1의 에피택셜층보다 고농도의 에피택셜층인 제 2의 에피택셜층(15a),(16a)P⁺를 제 1의 에피택셜층과 같은 두께만큼 성장시킨다.

계속하여 마스크재(18a)를 제거한후(D)에 표시한 바와같이 제 2 층의 게이트전극(17a)을 설치하고 이것을 마스크로하여 셀프라인 공정으로 N⁺를 주입하고 (6)(7)을 형성한다. 다시 제 1층의 게이트전극(18a)을 형성한다.이후의 공정은 종래예와 같은 제조프로세스에 의하여 제조된다.

에피택셜 P층(14a)의 농도는 임의로 제어가 용이하므로 워드선에 의하여 콘트롤되는 버스트랜지스터의 드레시홀드 전압을 최적장치로 설정하기가 용이하다.

에피택셜 P⁺층(15a)(16a)의 농도로 임의로 제어가 용이하므로 메모리셀이나 비트선을 형성하는 N⁺층(6)(7)과의 사이의 공핍층(10)(11)의 두께를 광범위하게 제어할 수 있고 이 층내에 1선에 의하여 유기되는 전자정공대를 실용상 문제없는 소프트오류의 레벨까지 적게 하는 것이 가능하다. 또한 P^-층(1)과의 사이의 전위장벽의 형성이나 라이프 타임 킬러로서의 에피택셜 P⁺층(15a)(16a)의 작용도 종래예와 동일하다.

제 1 및 제 2의 에피택셜층을 이용하였기 때문에 제 2 도의 P⁺층을 형성하는데 소요된 불순물의 주입/확산 공정이 불필요하게됨과 동시에 고농도의 P⁺층의 형성이 용이하게 되고 α선에 의한 소프트오류의 억제가 용이하게 됨과함께 소자간 분리절연막(8)하측의 반전기생방지를 위한 P⁺영역(9)에 대한 농도의 요청도 완화된다.

실험에 의하면 P^-층(1)의 불순물농도 약 10¹⁵cm^-3제 1의 에피택셜 P층(14a)의 불순물농도 약 10¹⁵∼10¹⁶cm^-3제 2의 에피택셜 P⁺층(15a)(16a)의 불순물농도 약 10¹⁶∼10¹⁸cm^-3, N⁺층(6)(7)의 농도 약 10¹⁸∼10²⁰cm^-3이 소프트오류에 대하여 충분한 개선효과를 가지는 동시에 접합내압에 대하여 충분한 여유를 갖게 되는 것을 알게되었다.

또한 웨이퍼전면에 에피택셜 P⁺층(15a)(16a)을 형성하지 않고 메모리셀의 어레이부만에 선택적으로 성장시켜도 된다.

또한 전기 실시예는 다이나믹형에 적용한 경우이지만 스태틱형에 대하여서도 동일하게 적용이 가능할뿐더러 N 채널 P 채널의 경우에도 적용할 수 있는 것이다.

상기한 바와같이 본 발명에 의하면 제 1 도전형의 반도체 기판상에 이 기판보다 고농도의 제 1 도전형의 층을 에피텍셜 성장시켜서 된 웨이퍼상에 메모리소자를 형성하고 워드선의 버스 트랜지스터의 채널영역이외의 영역에 에피택셜층보다 더높은 고농도의 영역을 설정하고 그 고농도 영역의 표면에 메모리셀의 비트선 및 커패시터 영역이 되는 제 2 도전형의 층을 형성하였으므로 α선에 의한 소프트오류율개선이 현저하게 기대할 수 있고 P⁺농도의 제조공정을 간략화할 수 있으며 버스 트랜지스터의 드레시홀드의 콘트롤도 최적합치에 설정하기가 용이하다.

Claims (12)

1. 제 1 도의 도전형의 반도체 기판상에 전기 기판보다도 고농도의 제 1의 도전형의 층을 에피택셜 성장시키고 그 상층에 상기 에피택셜층보다 더욱 고농도이며 동일한 제 1의 도전형의 영역을 형성하고 그 상측에 전하축적영역 및 비트선으로서의 각각 제 2의 도전형의 각 영역과 제 1 및 제 2의 게이트 전극을 형성한 것을 특징으로 하는 반도체 메모리.
2. 제 1 항에 있어서, 워드선으로 된 제 2의 게이트전극의 채널영역이 전기 제 1의 도전형의 에피택셜층으로 되어있음을 특정으로한 반도체 메모리.
3. 제 1 항 또는 제 2 항에 있어서 에피택셜층의 불순물농도가 10¹⁵∼10¹⁶cm^-3전술의 에피택셜층보다 더욱 고농도의 제 1의 도전형의 영역의 불순물농도가 10¹⁶∼10¹⁸cm^-3제 2의 도전형의 영역의 불순물의 농도가 10¹⁸∼10²⁰cm^-3을 특징으로 하는 반도체 메모리.
4. 제 1 항 또는 제 2 항에 있어서 에피택셜층보다 더욱 고농도의 제 1의 도전형의 영역을 이온주입으로 형성되는 것을 특징으로 하는 반도체 메모리.
5. 제 3 항에 있어서, 에피택셜층보다 더욱 고농도의 제 1의 도전형의 영역을 이온주입으로 형성되는 것을 특징으로 하는 반도체 메모리.
6. 제 1의 도전형의 반도체 기판상에 전기기판보다도 고농도의 제 1의 도전형의 층을 에피택셜 성장시키고 전기 제 1의 에페택셜층의 일부를 전기 제 1의 에피택셜층보다 고농도의 제 2의 에피택셜층으로 치환하여서 전기 제 2의 에피택셜층상에 전하 축적영역 및 비트선으로서의 각각의 제 2의 도전형 각 영역과 제 1 및 제 2의 게이트전극을 형성한 것을 특징으로한 반도체 메모리.
7. 제 6 항에 있어서, 전기 제 2의 에피택셜층은 전기전하축적 영역 및 비트선으로서의 제 2의 도전형의 영역의 하면과 전기 반도체 기판의 사이에 존재하도록 작성한 것을 특징으로 하는 반도체 메모리.
8. 제 6 항 또는 제 7 항에 있어서, 전기워드선으로서의 제 2의 게이트 전극의 채널영역의 전기 제 1의 에피택셜층내에 형성되는 것을 특징으로 한 반도체 메모리.
9. 제 6 항에 있어서, 전기 제 1의 에피택셜층의 불순물농도가 10¹⁵∼10¹⁶cm^-3, 전기 제 2의 에피택셜층의 불순물농도가 10¹⁶∼10¹⁸cm^-3, 제 2의 도전형영역의 불순물 농도가 10¹⁸∼10²⁰cm^-3인 것을 특징으로 하는 반도체 메모리.
10. 제 6 항 또는 제 9 항에 있어서 전기 제 1의 에피택셜층의 일부를 전기 제 2의 에피택셜층에 치환하는 경우에 전기 제 1의 에패택셜층을 제외한 후에 전기 제 2의 에피택셜층을 성장시킨 것을 특징으로한 반도체 메모리.
11. 제 6 항 또는 제 9 항에 있어서, 전기 제 2의 에피택셜 성장의 경우에 전기 제 1의 에피택셜 성장층의 표면을 Si에피택셜 성장이 생기지 않는 물질로 피복한 것을 특징으로 하는 반도체 메모리.
12. 제 10 항에 있어서, 전기 제 2의 에피택셜 성장의 경우에 전기 제 1의 에피택셜 성장층의 표면을 Si 에피택셜 성장이 생기지 않는 물질로 피복한 것을 특징으로 하는 반도체 메모리.

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