JPS62123765A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS62123765A JPS62123765A JP60262770A JP26277085A JPS62123765A JP S62123765 A JPS62123765 A JP S62123765A JP 60262770 A JP60262770 A JP 60262770A JP 26277085 A JP26277085 A JP 26277085A JP S62123765 A JPS62123765 A JP S62123765A
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- epitaxial layer
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- epitaxial
- semiconductor memory
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電荷の有無を記憶情報とする半導体メモリ
に関するものである。
に関するものである。
第２図は例えば特開昭５７−２１０６６５号公報に示さ
れた従来の半導体メモリを示す断面図である。
れた従来の半導体メモリを示す断面図である。
図において（１）はＰ−型の導電性をもつ半導体基板、
（２）および（３）は第１層および第２層のゲート電極
、（４）はゲート絶縁膜、（５）は層間絶縁膜、（６）
は電荷蓄積領域としての炉頭域、（７）はビット線とし
てのＮ＋領領域（８）は素子間分離のための分離絶縁膜
、（９）は同様に素子間分離のための？領域であり、第
１層のゲート電極（２）は電源に接続され、第２層のゲ
ート電極（３）はワード線に接続されていて、各炉頭域
（６）、（７）と基板（１）との間には、それぞれに空
乏層ＱＯ。
（２）および（３）は第１層および第２層のゲート電極
、（４）はゲート絶縁膜、（５）は層間絶縁膜、（６）
は電荷蓄積領域としての炉頭域、（７）はビット線とし
てのＮ＋領領域（８）は素子間分離のための分離絶縁膜
、（９）は同様に素子間分離のための？領域であり、第
１層のゲート電極（２）は電源に接続され、第２層のゲ
ート電極（３）はワード線に接続されていて、各炉頭域
（６）、（７）と基板（１）との間には、それぞれに空
乏層ＱＯ。
θυが形成される。
さらに、前記電荷蓄積領域としてのＮ＋領領域６）。
およびビット線としてのＮ＋領領域７）を共通に取り囲
むようにして、基板（１）よりも高濃度のＰ＋領域側を
注入、拡散形成したものである。前記Ｐ−型の半導体基
板（１）に？不純物を選択的に注入拡散して、反転、寄
生防止のためのＰ領域（９）を、また同時に素子間分離
絶縁膜（８）をそれぞれ形成したのち、動作領域として
のＰ＋領域側を絶縁Ｍ（８）を７７りとしたＰ＋不純物
の注入、拡散により形成させ、その後は通常の形成手順
でＮ＋領領域６）、ゲート電！（２）、Ｎ＋領領域７）
、ゲート電極（３）などを形成させるが、これによって
両耐領域（６） 、 （７）はＰ領域（転）によって取
り囲まれることになる。
むようにして、基板（１）よりも高濃度のＰ＋領域側を
注入、拡散形成したものである。前記Ｐ−型の半導体基
板（１）に？不純物を選択的に注入拡散して、反転、寄
生防止のためのＰ領域（９）を、また同時に素子間分離
絶縁膜（８）をそれぞれ形成したのち、動作領域として
のＰ＋領域側を絶縁Ｍ（８）を７７りとしたＰ＋不純物
の注入、拡散により形成させ、その後は通常の形成手順
でＮ＋領領域６）、ゲート電！（２）、Ｎ＋領領域７）
、ゲート電極（３）などを形成させるが、これによって
両耐領域（６） 、 （７）はＰ領域（転）によって取
り囲まれることになる。
またここでこの従来例でのパストランジスタは、基板よ
りも高濃度のＰ＋領域（２）内に形成される。そして通
常、パストランジスタのしきい値電圧はメモリの安定動
作を考慮して、周辺トランジスタのしき値１ＪＬｌｆよ
りも高く設定しているが、領域（至）濃度できるしきい
値電圧で高すぎるときには、炉頭域（６） 、 （７）
の形成後に、Ｎ＋のチャンネルドーズによってパストラ
ンジスタのしきい値電圧を制御することが可能である。
りも高濃度のＰ＋領域（２）内に形成される。そして通
常、パストランジスタのしきい値電圧はメモリの安定動
作を考慮して、周辺トランジスタのしき値１ＪＬｌｆよ
りも高く設定しているが、領域（至）濃度できるしきい
値電圧で高すぎるときには、炉頭域（６） 、 （７）
の形成後に、Ｎ＋のチャンネルドーズによってパストラ
ンジスタのしきい値電圧を制御することが可能である。
なおここでは配線部分および保護膜を省略した。
また説明を簡略化させるために、領域（６）をＮ＋拡散
領域としたが、通常の構成の場合には、ゲート絶縁膜（
４）を介して第１層ゲート電極（２）に正電位を与える
ことにより、半導体表面の領域（６）相当部分に虻の反
転層を誘起させて電荷を蓄積するようにしている。
領域としたが、通常の構成の場合には、ゲート絶縁膜（
４）を介して第１層ゲート電極（２）に正電位を与える
ことにより、半導体表面の領域（６）相当部分に虻の反
転層を誘起させて電荷を蓄積するようにしている。
しかして前記従来構成にあって、メモリ七ｐのに荷蓄積
領域としてのＮ＋領領域６）に、電子が蓄積さ口ている
状態を“０＃、蓄積されていない状態を“１ｍする。そ
してビット線としてのＮ＋領領域７）の電位は、図示省
略したセンスアンプの働きによって、所定の電位に予備
充電されている。
領域としてのＮ＋領領域６）に、電子が蓄積さ口ている
状態を“０＃、蓄積されていない状態を“１ｍする。そ
してビット線としてのＮ＋領領域７）の電位は、図示省
略したセンスアンプの働きによって、所定の電位に予備
充電されている。
ここでワード線の電位があがり、このワード線に接続さ
れているトランスファゲートとしての第２層のゲート電
極（３）の電位がしきい値電圧よりも高くなると、この
ゲート電極（３）の直下にＮ＋反転層のチャンネルが形
成されて、両Ｎ＋領域（６）％（７）間が導通する。
れているトランスファゲートとしての第２層のゲート電
極（３）の電位がしきい値電圧よりも高くなると、この
ゲート電極（３）の直下にＮ＋反転層のチャンネルが形
成されて、両Ｎ＋領域（６）％（７）間が導通する。
そこで、今、メモリ七ρの記憶情報が“θ″、すなわち
炉頭域（６）に電子が蓄積されている状態の場合には、
このＮ＋領領域６）とビット線としてのＮ＋領領域７）
とが導通することによって、それまで予備充電電位に保
持されていたこのＮ＋領領域７）の電位が下がり、また
反対にメモリセルの記憶情報が“１“、すなわち炉頭域
（６）に電子が蓄積されていない状態の場合には、この
導通によって中間電位にあったＮ＋領領域７）の電位が
上がることになる。そしてこのビット線の電位の変化を
図示しないセンスアンプにより感知、増巾して取り出す
と共に、同じ記憶情報をリフレッシュして同一サイクル
内に再度メモリセルに書き込むようにしているのである
。
炉頭域（６）に電子が蓄積されている状態の場合には、
このＮ＋領領域６）とビット線としてのＮ＋領領域７）
とが導通することによって、それまで予備充電電位に保
持されていたこのＮ＋領領域７）の電位が下がり、また
反対にメモリセルの記憶情報が“１“、すなわち炉頭域
（６）に電子が蓄積されていない状態の場合には、この
導通によって中間電位にあったＮ＋領領域７）の電位が
上がることになる。そしてこのビット線の電位の変化を
図示しないセンスアンプにより感知、増巾して取り出す
と共に、同じ記憶情報をリフレッシュして同一サイクル
内に再度メモリセルに書き込むようにしているのである
。
一方、α線などの放射線がメモリチップ内に入射して生
成される電子・正孔対の内、電子がこれらの電荷蓄積領
域やビット線に収集されて、本来の記憶情報を反転させ
る誤動作（以下ソフトエラーと呼ぶ）が１６ｋＤ几ＡＭ
以来顕著になってきた。
成される電子・正孔対の内、電子がこれらの電荷蓄積領
域やビット線に収集されて、本来の記憶情報を反転させ
る誤動作（以下ソフトエラーと呼ぶ）が１６ｋＤ几ＡＭ
以来顕著になってきた。
ソフトエラーはチップ内にα線などの放射線が入射した
ときに生成される電子・正孔対の内、電子が電荷蓄積領
域やビット線としてのＮ＋領領域６）・（７）に収集さ
れて引き起こされる。すなわち、チップ内に入射したα
線はエネルギを失って停止するまでに、その飛程に沿っ
て多数の電子・正孔対を生成し、空乏ＶＱＯ，αυ内で
生成された電子・正孔対は、空乏層内部の電場により直
ちに分離され、電子は炉頭域（６） 、 （７）に収集
され、正孔は基板（１）を通って流れ落ちる。またＮ＋
領領域６） 、 （７）の内部で生成された電子・正孔
対は再結合するために電子の増減には全く寄与せず、基
板（１）の内部で生成された電子・正孔対は、拡散によ
って空乏ＭＱ（ｊ、Ｑｌ）に達した電子のみがＮ＋領領
域６） ｌ （７）に収集されてソフトエラーを引き起
し、他のものは基板（１）内で再結合さｎることになる
。
ときに生成される電子・正孔対の内、電子が電荷蓄積領
域やビット線としてのＮ＋領領域６）・（７）に収集さ
れて引き起こされる。すなわち、チップ内に入射したα
線はエネルギを失って停止するまでに、その飛程に沿っ
て多数の電子・正孔対を生成し、空乏ＶＱＯ，αυ内で
生成された電子・正孔対は、空乏層内部の電場により直
ちに分離され、電子は炉頭域（６） 、 （７）に収集
され、正孔は基板（１）を通って流れ落ちる。またＮ＋
領領域６） 、 （７）の内部で生成された電子・正孔
対は再結合するために電子の増減には全く寄与せず、基
板（１）の内部で生成された電子・正孔対は、拡散によ
って空乏ＭＱ（ｊ、Ｑｌ）に達した電子のみがＮ＋領領
域６） ｌ （７）に収集されてソフトエラーを引き起
し、他のものは基板（１）内で再結合さｎることになる
。
従ってこの例においては、Ｎ＋領領域ａ） ｌ （７）
のそれぞれをＰ−型基板（１）よりも高濃度のＰ＋領域
口で取り囲むことによって、第１に各Ｎ＋領領域６）
、 （７）と？領域ａ３の界面に形成される空乏層θＯ
１Ｑυの幅が小さくなって各Ｎ＋領領域６） ＃ （７
）の容量が大きくなり、第２に各Ｎ＋領領域６） ＋
（７）が上領域（２）内に形成されるために、Ｐ−型基
板（１）から拡散してきた電子はＰ＋領領域内内再結合
されて各領域（ａ） 、 （７）に達せず、第８にＰ−
型基板（１）と上領域（至）の界面に電子に対するポテ
ンシャルバリアが形成されるために、Ｐ−基板（１）か
ら拡散されてくる電子のうちのエネルギの小さなものの
通過を許さない。そして第１の点により各領域＋６）
ｌ （７）に蓄積される“０“、“１”に対応する電子
数の差が大きくなり、α線などの入射によって生成され
る電子に対して余裕をもたせることができ、また第２お
よび第８の点により各炉頭域（６）ｔ（７）に拡散して
くる電子を防ぐことができて、ソフトエラーの発生を除
去し得るのである。
のそれぞれをＰ−型基板（１）よりも高濃度のＰ＋領域
口で取り囲むことによって、第１に各Ｎ＋領領域６）
、 （７）と？領域ａ３の界面に形成される空乏層θＯ
１Ｑυの幅が小さくなって各Ｎ＋領領域６） ＃ （７
）の容量が大きくなり、第２に各Ｎ＋領領域６） ＋
（７）が上領域（２）内に形成されるために、Ｐ−型基
板（１）から拡散してきた電子はＰ＋領領域内内再結合
されて各領域（ａ） 、 （７）に達せず、第８にＰ−
型基板（１）と上領域（至）の界面に電子に対するポテ
ンシャルバリアが形成されるために、Ｐ−基板（１）か
ら拡散されてくる電子のうちのエネルギの小さなものの
通過を許さない。そして第１の点により各領域＋６）
ｌ （７）に蓄積される“０“、“１”に対応する電子
数の差が大きくなり、α線などの入射によって生成され
る電子に対して余裕をもたせることができ、また第２お
よび第８の点により各炉頭域（６）ｔ（７）に拡散して
くる電子を防ぐことができて、ソフトエラーの発生を除
去し得るのである。
従来の半導体メモリは以上のように構成さｎているので
、基板（１）より高濃度のＰ＋領域０を形成するのに、
製造プロセスに長時間を要し、また濃度の制御が難しく
、パストランジスタのしきい値電圧や接合耐圧が変動し
やすいなどの問題点があった。
、基板（１）より高濃度のＰ＋領域０を形成するのに、
製造プロセスに長時間を要し、また濃度の制御が難しく
、パストランジスタのしきい値電圧や接合耐圧が変動し
やすいなどの問題点があった。
この発明は上記の様な問題点を解消するためになされた
もので、製造プロセスにおいて半導体基板と同一導電型
でそれより高濃度の層の濃度制御が容易であり、パスト
ランジスタのしきい値電圧や接合耐圧を容易にコントロ
ールしうる半導体メモリを得る事を目的としている。
もので、製造プロセスにおいて半導体基板と同一導電型
でそれより高濃度の層の濃度制御が容易であり、パスト
ランジスタのしきい値電圧や接合耐圧を容易にコントロ
ールしうる半導体メモリを得る事を目的としている。
この発明における半導体メモリは、第１の導電型の半導
体基板上にこの基板より高濃度の第１の導電型のエピタ
キシャル層を成長させ、次いでこのウェハ上に形成する
パストランジスタのチャネル領域に相当する領域に８ｉ
０．等のエピタキシャル層が形成されない領域をマスク
として形成する。
体基板上にこの基板より高濃度の第１の導電型のエピタ
キシャル層を成長させ、次いでこのウェハ上に形成する
パストランジスタのチャネル領域に相当する領域に８ｉ
０．等のエピタキシャル層が形成されない領域をマスク
として形成する。
その後その５ｉＯｔ’ｆ−マスクとしてエピタキシャル
層を基板表面までエツチングし、再び今度は前述のエピ
タキシャル層より高濃度の第２のエピタキシャル層をマ
スクされている第１のエピタキシャル層と同じ厚みだけ
成長させる事によりこのウェハ表面にパストランジスタ
とＭＩＳ容量によるメモリセルを形成したものである。
層を基板表面までエツチングし、再び今度は前述のエピ
タキシャル層より高濃度の第２のエピタキシャル層をマ
スクされている第１のエピタキシャル層と同じ厚みだけ
成長させる事によりこのウェハ表面にパストランジスタ
とＭＩＳ容量によるメモリセルを形成したものである。
この発明における第１のエピタキシャル層は、パストラ
ンジスタのしきい値？［８Ｅや接合耐圧の制御を容易に
する。また第２のエピタキシャル層はビット線およびメ
モリセμを形成する不純物層との間の空乏層中を小さく
シ、Ｐ−基板内からの電子注入に対するポテンシャルバ
リアを形成すると共に、注入された電子に対する豊富な
再結合中心を提供する。
ンジスタのしきい値？［８Ｅや接合耐圧の制御を容易に
する。また第２のエピタキシャル層はビット線およびメ
モリセμを形成する不純物層との間の空乏層中を小さく
シ、Ｐ−基板内からの電子注入に対するポテンシャルバ
リアを形成すると共に、注入された電子に対する豊富な
再結合中心を提供する。
以下、この発明の一実施例を図について説明する。
第１図において、第２図の従来例と同一の番号は同一ま
たは相当する部分を示す。α４はＰ−基板上にエピタキ
シャル成長させたＰ層であり、（至）はα◆の第１のエ
ピタキシャル層のビット線及びメモリキャパシタ領域に
対応する部分を取り除いた所に第１のエピタキシャル層
より高濃度の第２のエピタキシャル層を成長させたＰ層
である。これらの第１．第２のエピタキシャル層は第・
８図に示す製造プロセスで製造される。第８図の（ａ）
において、第１のＰ層Ｑ４のエピタキシャル成長させた
ウェハをスターティングマテリアルとしてフィールド領
域形成までは、従来例と゛同様である。次いでマスり材
（ト）（Ｓｉｎ２等の８ｉ工ピタキシヤル層を成長させ
ない物質）を形成する。第８図（ｂ）においては、マス
ク材（ト）を用いて第１のエピタキシャル層をエツチン
グする。次いで（Ｃ）に示す様にして、第１のエピタキ
シャル層より高濃度のエピタキシャル層である第２のエ
ビタキシャ／Ｉ／層（ハ）、αＱを第１のエピタキシャ
ル層と同じ厚みだけ成長させる。
たは相当する部分を示す。α４はＰ−基板上にエピタキ
シャル成長させたＰ層であり、（至）はα◆の第１のエ
ピタキシャル層のビット線及びメモリキャパシタ領域に
対応する部分を取り除いた所に第１のエピタキシャル層
より高濃度の第２のエピタキシャル層を成長させたＰ層
である。これらの第１．第２のエピタキシャル層は第・
８図に示す製造プロセスで製造される。第８図の（ａ）
において、第１のＰ層Ｑ４のエピタキシャル成長させた
ウェハをスターティングマテリアルとしてフィールド領
域形成までは、従来例と゛同様である。次いでマスり材
（ト）（Ｓｉｎ２等の８ｉ工ピタキシヤル層を成長させ
ない物質）を形成する。第８図（ｂ）においては、マス
ク材（ト）を用いて第１のエピタキシャル層をエツチン
グする。次いで（Ｃ）に示す様にして、第１のエピタキ
シャル層より高濃度のエピタキシャル層である第２のエ
ビタキシャ／Ｉ／層（ハ）、αＱを第１のエピタキシャ
ル層と同じ厚みだけ成長させる。
ひき続きマスク材（至）をとり除いた後、（ｄ）に示す
様に第２層のゲート電極αηを設け、これをマヌクとし
てセルファライン工程により炉を注入し、（６）（７）
を形成する。更に第１層のゲート電極（至）を形成する
。以後の工程は従来例と同様の製造プロセスで製造され
る。
様に第２層のゲート電極αηを設け、これをマヌクとし
てセルファライン工程により炉を注入し、（６）（７）
を形成する。更に第１層のゲート電極（至）を形成する
。以後の工程は従来例と同様の製造プロセスで製造され
る。
エビタキシャ、ＩＩ／Ｐ層Ｑ４の濃度は任意に制御が容
易なので、ワード線によりコントロールされるパストラ
ンジスタのしきい値電圧を最適値に設定しやすい。
易なので、ワード線によりコントロールされるパストラ
ンジスタのしきい値電圧を最適値に設定しやすい。
エビタキシャ、１／Ｐ＋層ａｅ ａｎの濃度も任意に制
御が容易なので、メモリセμやビット線を形成するＮ＋
層（６） 、 （７）との間の空乏層αＯ９（ロ）の厚
みを広範囲に制御でき、この層内にα線により誘起され
る電子・正孔対を実用上問題ないソフトエラーのレベル
まで少なくすることが可能である。またＰ一層（１）と
の間のｆテンシャル・バリアの形成や、ライフタイムキ
ラーとしてのエビタキシャ／’ Ｐ”Ｎ Ｏ６Ｍの作用
も従来例と同様である。
御が容易なので、メモリセμやビット線を形成するＮ＋
層（６） 、 （７）との間の空乏層αＯ９（ロ）の厚
みを広範囲に制御でき、この層内にα線により誘起され
る電子・正孔対を実用上問題ないソフトエラーのレベル
まで少なくすることが可能である。またＰ一層（１）と
の間のｆテンシャル・バリアの形成や、ライフタイムキ
ラーとしてのエビタキシャ／’ Ｐ”Ｎ Ｏ６Ｍの作用
も従来例と同様である。
第１及び第２のエピタキシャル層を利用したため、第２
図のｔ層（Ｂ）を形成するに要した不純物の注入／拡散
工程が不要となると同時に高濃度のＰ＋層の形成が容易
となり、α線によるソフトエラーの抑制が容易になると
共に、素子間分離絶縁膜（８）下の反転・寄生防止のた
めのＰ＋領域（９）に対する濃度の要請も緩和される。
図のｔ層（Ｂ）を形成するに要した不純物の注入／拡散
工程が不要となると同時に高濃度のＰ＋層の形成が容易
となり、α線によるソフトエラーの抑制が容易になると
共に、素子間分離絶縁膜（８）下の反転・寄生防止のた
めのＰ＋領域（９）に対する濃度の要請も緩和される。
実験によると、Ｐ一層（１）の不純物濃度約ＩＱ”ｆ’
第１のエピタキシャルＰ層α荀の不純物濃度約１０１５
〜ｘｏ”ｔｙｒｒ”第２のエビタキシャ／Ｉ／Ｐ“層（
至）αＱの不純物損＄ 約１０１６〜１０”ｃｍ ”
ｓ Ｎ” Ｍ （６） ｓ （７） （Ｄ 濃度約１０
”〜ｌｏ”ｄ３がソフトエラーに対し、十分な改善効果
を持つと同時に接合耐圧に対し、十分な余裕を持つ事が
わかった。
第１のエピタキシャルＰ層α荀の不純物濃度約１０１５
〜ｘｏ”ｔｙｒｒ”第２のエビタキシャ／Ｉ／Ｐ“層（
至）αＱの不純物損＄ 約１０１６〜１０”ｃｍ ”
ｓ Ｎ” Ｍ （６） ｓ （７） （Ｄ 濃度約１０
”〜ｌｏ”ｄ３がソフトエラーに対し、十分な改善効果
を持つと同時に接合耐圧に対し、十分な余裕を持つ事が
わかった。
また、ウェハ全面にエビクキシャ／ｌ／Ｐ＋層（ト）Ｑ
ｌを形成せずメモリセルのアレイ部のみに選択的に成長
させてもよい。
ｌを形成せずメモリセルのアレイ部のみに選択的に成長
させてもよい。
また前記実施例はダイナミック型に適用した場合である
が、スタティック型についても同様に適用可能なほか、
ＮチャンネルがＰチャンネルの場合にも、適用できるも
のである。
が、スタティック型についても同様に適用可能なほか、
ＮチャンネルがＰチャンネルの場合にも、適用できるも
のである。
以上の様に、この発明によれば、第１導電型の半導体基
板上にこの基板より高濃度の第１導電型の層をエピタキ
シャル成長させてなるウェハ上にメモリ素子を形成し、
ワード線のパストランジスタのソース、ドレイン領域及
び電荷蓄積領域に対応する領域に第１のエピタキシャル
層と同じ導電型で更に高濃度の第２のエピタキシャル領
域を設けかつ・その高濃度領域の表面にメモリセμのビ
ット線及びキャパシタ領域となる第２導電型の層を形成
したので、α線によるソフトエラー率改善が著しく期待
でき、Ｐ＋濃度の製造工程を簡略化でき、パストランジ
スタのしきい値のコントローｐも最適値に設定しやすい
。
板上にこの基板より高濃度の第１導電型の層をエピタキ
シャル成長させてなるウェハ上にメモリ素子を形成し、
ワード線のパストランジスタのソース、ドレイン領域及
び電荷蓄積領域に対応する領域に第１のエピタキシャル
層と同じ導電型で更に高濃度の第２のエピタキシャル領
域を設けかつ・その高濃度領域の表面にメモリセμのビ
ット線及びキャパシタ領域となる第２導電型の層を形成
したので、α線によるソフトエラー率改善が著しく期待
でき、Ｐ＋濃度の製造工程を簡略化でき、パストランジ
スタのしきい値のコントローｐも最適値に設定しやすい
。
第１図はこの発明の一実施例による半導体メモリを示す
断面図、第２図は従来の半導体メモリを示す断面図であ
る。第３図は第１図の製造工程図である。 （旧・・半導体基板 α４・・・第１のエピタキシャル
７す（６）・・・電荷蓄積領域 （７）・・・ビット線
（至）αＱ・・・第２のエビタキシャ）ｖ層 図中同一符号は同一または相当部分を示す。
断面図、第２図は従来の半導体メモリを示す断面図であ
る。第３図は第１図の製造工程図である。 （旧・・半導体基板 α４・・・第１のエピタキシャル
７す（６）・・・電荷蓄積領域 （７）・・・ビット線
（至）αＱ・・・第２のエビタキシャ）ｖ層 図中同一符号は同一または相当部分を示す。
Claims (6)
- （１）第１の導電型の半導体基板上に、前記基板よりも
高濃度の第１の導電型の層をエピタキシャル成長させ、
前記第１のエピタキシャル層の一部を前記第１のエピタ
キシャル層より高濃度の第２のエピタキシャル層に置き
換えて、前記第２のエピタキシャル層の上に、電荷蓄積
領域およびビット線としてのそれぞれの第２の導電型の
各領域と、第１および第２のゲート電極を形成したこと
を特徴とする半導体メモリ。 - （２）前記第２のエピタキシャル層は、前記電荷蓄積領
域及びビット線としての第２の導電型の領域の下面と前
記半導体基板の間に存在する様に作成した事を特徴とす
る特許請求の範囲第１項記載の半導体メモリ。 - （３）前記ワード線としての第２のゲート電極のチャネ
ル領域が前記第１のエピタキシャル層内に形成される 事を特徴とする特許請求の範囲第１項、第２項記載の半
導体メモリ。 - （４）前記第１のエピタキシャル層の不純物濃度が１０
＾１＾５〜１０＾１＾６ｃｍ＾−＾３、前記第２のエピ
タキシャル層の不純物濃度が１０＾１＾６〜１０＾１＾
８ｃｍ＾−＾３、第２の導電型の領域の不純物濃度が１
０＾１＾８〜１０＾２＾０ｃｍ＾−＾３である事を特徴
とする特許請求の範囲第１項記載の半導体メモリ。 - （５）前記第１のエピタキシャル層の一部を前記第２の
エピタキシャル層に置き換えるに際し、前記第１のエピ
タキシャル層を取り除いた後に前記第２のエピタキシャ
ル層を成長させた事を特徴とする特許請求の範囲第１項
、第４項記載の半導体メモリ。 - （６）前記第２のエピタキシャル成長の際に前記第１の
エピタキシャル成長層の表面をＳｉエピタキシャル成長
が生じない物質でおおつた事を特徴とする特許請求の範
囲第１項、第４項、第５項記載の半導体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262770A JPS62123765A (ja) | 1985-11-22 | 1985-11-22 | 半導体メモリ |
| KR1019860005363A KR900002474B1 (ko) | 1985-11-22 | 1986-07-02 | 반도체 메모리 |
| US06/932,222 US4788580A (en) | 1985-11-22 | 1986-11-18 | Semiconductor memory and method of manufacturing the same |
| EP86309088A EP0225757B1 (en) | 1985-11-22 | 1986-11-20 | Semiconductor memory and method of manufacturing the same |
| DE8686309088T DE3675347D1 (de) | 1985-11-22 | 1986-11-20 | Halbleiterspeicher und herstellungsverfahren. |
| US07/237,000 US4910161A (en) | 1985-11-22 | 1988-08-26 | Method of making a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262770A JPS62123765A (ja) | 1985-11-22 | 1985-11-22 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62123765A true JPS62123765A (ja) | 1987-06-05 |
Family
ID=17380345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60262770A Pending JPS62123765A (ja) | 1985-11-22 | 1985-11-22 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62123765A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156358A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Semiconductor memory device |
| JPS57210665A (en) * | 1981-06-19 | 1982-12-24 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS58107667A (ja) * | 1981-12-21 | 1983-06-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体集積回路デバイス |
-
1985
- 1985-11-22 JP JP60262770A patent/JPS62123765A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156358A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Semiconductor memory device |
| JPS57210665A (en) * | 1981-06-19 | 1982-12-24 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS58107667A (ja) * | 1981-12-21 | 1983-06-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体集積回路デバイス |
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