JPH02116162A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02116162A JPH02116162A JP63269678A JP26967888A JPH02116162A JP H02116162 A JPH02116162 A JP H02116162A JP 63269678 A JP63269678 A JP 63269678A JP 26967888 A JP26967888 A JP 26967888A JP H02116162 A JPH02116162 A JP H02116162A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にスタティック形Ｍ
ＯＳランダムアクセスメモリに関するものである。
ＯＳランダムアクセスメモリに関するものである。
従来のフリップフロップ形のスタティック形メモリセル
は例えば第１１図、第１２図に示すように高抵抗多結晶
シリコン膜１０を含んでなる負荷抵抗Ｒ，，Ｒ２を有し
、蓄積ノードＮ Ｉ ＋ Ｎ ２には高抵抗Ｒ１，Ｒ２
と駆動用ＭＯ３トランジスタＴ、、Ｔ２が接続されてお
り、フリップフロップ形のメモリセルを構成している。
は例えば第１１図、第１２図に示すように高抵抗多結晶
シリコン膜１０を含んでなる負荷抵抗Ｒ，，Ｒ２を有し
、蓄積ノードＮ Ｉ ＋ Ｎ ２には高抵抗Ｒ１，Ｒ２
と駆動用ＭＯ３トランジスタＴ、、Ｔ２が接続されてお
り、フリップフロップ形のメモリセルを構成している。
しかし、この公知例のメモリセルではメモリの大容量化
、高集積化に伴なうメモリセル面積の縮小に対して以下
の欠点を有する。すなわち、メモリ素子の封正に用いる
セラミック材料やレジン材料および配線材料の中に微量
に含まれているウラニウムＵやトリウムＴｈが崩壊する
ときに生じるα線がメモリセルに入射するとα線の飛程
に沿い電子−正孔対が発生し蓄積ノードに蓄えられた電
荷に混入するため、メモリの情報が保持できなくなり、
情報は破壊される。このような現象はソフトエラーと呼
ばれている。従来のスタティック形メモリでは、ＭＯＳ
トランジスタのトレイン領域のＮ“拡散層とＰ形基板と
の間に形成されるＰ−Ｎ接合容量やゲート酸化膜による
絶縁膜容量によりα線による電荷消失を補うだけの電荷
を蓄積するようになっている。またメモリセル直下に高
濃度埋込層を設けて空乏層を狭くし、α線対策とする手
段も提案されている。しかしながら、メモリセルの面積
が縮小されると、いずれの対策でもα線による電荷の消
失を補うには蓄積電荷が不十分になる。したがって従来
形のスタティックメモリセル構造は微細化するとソフト
エラー率が増加し、メモリの信頼性も著しく低下させる
。
、高集積化に伴なうメモリセル面積の縮小に対して以下
の欠点を有する。すなわち、メモリ素子の封正に用いる
セラミック材料やレジン材料および配線材料の中に微量
に含まれているウラニウムＵやトリウムＴｈが崩壊する
ときに生じるα線がメモリセルに入射するとα線の飛程
に沿い電子−正孔対が発生し蓄積ノードに蓄えられた電
荷に混入するため、メモリの情報が保持できなくなり、
情報は破壊される。このような現象はソフトエラーと呼
ばれている。従来のスタティック形メモリでは、ＭＯＳ
トランジスタのトレイン領域のＮ“拡散層とＰ形基板と
の間に形成されるＰ−Ｎ接合容量やゲート酸化膜による
絶縁膜容量によりα線による電荷消失を補うだけの電荷
を蓄積するようになっている。またメモリセル直下に高
濃度埋込層を設けて空乏層を狭くし、α線対策とする手
段も提案されている。しかしながら、メモリセルの面積
が縮小されると、いずれの対策でもα線による電荷の消
失を補うには蓄積電荷が不十分になる。したがって従来
形のスタティックメモリセル構造は微細化するとソフト
エラー率が増加し、メモリの信頼性も著しく低下させる
。
本発明の目的は、上記従来の問題点を解決し、所要の面
積が小さくα線によるソフトエラー耐性の大きな、スタ
ティック形ランダムアクセスメモリを提供することにあ
る。
積が小さくα線によるソフトエラー耐性の大きな、スタ
ティック形ランダムアクセスメモリを提供することにあ
る。
本発明の半導体記憶装置は、第１導電型半導体基板に形
成されたＭ工Ｓトランジスタを駆動用素子としてなるフ
リップフロップ形のメモリセルを有する半導体記憶装置
において、前記ＭＩＳトランジスタの下方に設けられた
島状の高濃度第１導電型埋込層と、一端が前記高濃度第
１導電型埋込層とＰ−Ｎ接合を形成して接続され他端が
前記Ｍ■Ｓトランジスタのドレイン領域と接続された第
２導電型拡散領域とを含むというものである。
成されたＭ工Ｓトランジスタを駆動用素子としてなるフ
リップフロップ形のメモリセルを有する半導体記憶装置
において、前記ＭＩＳトランジスタの下方に設けられた
島状の高濃度第１導電型埋込層と、一端が前記高濃度第
１導電型埋込層とＰ−Ｎ接合を形成して接続され他端が
前記Ｍ■Ｓトランジスタのドレイン領域と接続された第
２導電型拡散領域とを含むというものである。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１の実施例を示す半導体チップの断
面図で、スタティックＭＯＳメモリセルの高抵抗部と、
ダイレクトコンタクト部の断面構造を表わすものである
。
面図で、スタティックＭＯＳメモリセルの高抵抗部と、
ダイレクトコンタクト部の断面構造を表わすものである
。
高抵抗素子は高抵抗多結晶シリコン膜１０を含んで構成
されている。電源電圧ＶＣＣを低抵抗部１１に印加する
ことにより多結晶シリコン膜の高抵抗部（１０）とダイ
レクトコンタクト部の引き出し領域である低抵抗の多結
晶シリコン膜７を通してＭＯＳトランジスタのドレイン
領域８−１にスタティックメモリに必要な微小電流が供
給される。またシリコンからなるＰ型半導体基板１とＰ
型エピタキシャル層３からなるＰ型半導体基板中に設け
られたダイレクトコンタクト部の深いＮ＋型拡散領域１
０５と、Ｐ型エビタ代シャル層３およびＰ＋型埋込層２
との間に形成されたＰ−Ｎ接合容量にンフトエラー抑制
に必要な電荷が蓄えられる。
されている。電源電圧ＶＣＣを低抵抗部１１に印加する
ことにより多結晶シリコン膜の高抵抗部（１０）とダイ
レクトコンタクト部の引き出し領域である低抵抗の多結
晶シリコン膜７を通してＭＯＳトランジスタのドレイン
領域８−１にスタティックメモリに必要な微小電流が供
給される。またシリコンからなるＰ型半導体基板１とＰ
型エピタキシャル層３からなるＰ型半導体基板中に設け
られたダイレクトコンタクト部の深いＮ＋型拡散領域１
０５と、Ｐ型エビタ代シャル層３およびＰ＋型埋込層２
との間に形成されたＰ−Ｎ接合容量にンフトエラー抑制
に必要な電荷が蓄えられる。
第２図は第１図に示した構造を有するスタティック型メ
モリセルの等価回路図である。
モリセルの等価回路図である。
同図において、メモリセルの蓄積ノードＮ。
Ｎ２にはそれぞれ駆動用ＭＯ３トランジスタＴ１Ｔ２の
ドレイン、転送用ＭＯ３トランジスタＴ３゜Ｔ４のソー
ス、高抵抗素子Ｒ，，Ｒ２及び容量素子Ｃ，，Ｃ２が接
続されている。尚蓄積ノードＮｌ 、Ｎ２部が上述のダ
イレクトコンタクト部に相当する。高抵抗素子Ｒ１、Ｒ
２には電源電圧ＶＣＣが印加され、容量素子Ｃ，； Ｃ
２には接地電位が印加されており、蓄積ノードＮ、、Ｎ
２の蓄積容量が従来例より大きくなっている。従って既
に述べたようにα線の照射により、蓄積ノードＮ Ｌ
＋ Ｎ２の電荷が消失して電位が変動しても容量素子Ｃ
１，Ｃ２に充電されている電荷が供給されメモリの記憶
内容が失なわれる頻度は減少する。第３図は本発明によ
るスタティック形メモリセルの蓄積ノードにおける蓄積
容量とソフトエラー率の関係を従来のスタティック形メ
モリセルの場合と比較したものである。同図から明らか
なように本発明によればメモリセルの面積を縮小しても
蓄積ノードにおける静電容量は従来のスタティック形メ
モリセルに比べ約２倍大きくなるため、ソフトエラー率
は２桁以上改善できる。
ドレイン、転送用ＭＯ３トランジスタＴ３゜Ｔ４のソー
ス、高抵抗素子Ｒ，，Ｒ２及び容量素子Ｃ，，Ｃ２が接
続されている。尚蓄積ノードＮｌ 、Ｎ２部が上述のダ
イレクトコンタクト部に相当する。高抵抗素子Ｒ１、Ｒ
２には電源電圧ＶＣＣが印加され、容量素子Ｃ，； Ｃ
２には接地電位が印加されており、蓄積ノードＮ、、Ｎ
２の蓄積容量が従来例より大きくなっている。従って既
に述べたようにα線の照射により、蓄積ノードＮ Ｌ
＋ Ｎ２の電荷が消失して電位が変動しても容量素子Ｃ
１，Ｃ２に充電されている電荷が供給されメモリの記憶
内容が失なわれる頻度は減少する。第３図は本発明によ
るスタティック形メモリセルの蓄積ノードにおける蓄積
容量とソフトエラー率の関係を従来のスタティック形メ
モリセルの場合と比較したものである。同図から明らか
なように本発明によればメモリセルの面積を縮小しても
蓄積ノードにおける静電容量は従来のスタティック形メ
モリセルに比べ約２倍大きくなるため、ソフトエラー率
は２桁以上改善できる。
第４図は第１の実施例のダイレクトコンタクト部のＮ＋
型拡散領域１０５とセル直下に設けた高濃度埋込層２と
の深さ方向の不純物プロファイルを示した特性図である
。ダイレクトコンタクト部のＮ＋型拡散領域を深くする
か又は埋込層の位置を更に基板表面に近づけることによ
り、不純物濃度の高い領域で接触させればノード部の接
合容量を更に増すことができる。
型拡散領域１０５とセル直下に設けた高濃度埋込層２と
の深さ方向の不純物プロファイルを示した特性図である
。ダイレクトコンタクト部のＮ＋型拡散領域を深くする
か又は埋込層の位置を更に基板表面に近づけることによ
り、不純物濃度の高い領域で接触させればノード部の接
合容量を更に増すことができる。
第５図はダイレクトコンタクト部のＮ＋＋拡散領域の深
さと、蓄積ノードにおける蓄積容量の関係を示す特性図
である。
さと、蓄積ノードにおける蓄積容量の関係を示す特性図
である。
第６図は本発明の第２図の実施例を示す半導体チップの
断面図である。
断面図である。
蓄積ノード部の接合容量を増すためＰ＋型埋込層を浅く
しすぎるとＰ＋型埋込層の不純物上方拡散のなめ、蓄積
ノード部以外のＭＯＳトランジスタの拡散層接合容量が
増加するほか、ＭＯＳトランジスタの基板効果の悪化、
しきい電圧の変動が生じる。このため、第２の実施例で
はＰ＋型埋込層２０２をダイレクトコンタクト部でのみ
深さを浅くし、上述のＭＯＳトランジスタに生じる悪影
響を解決し、蓄積ノード部の接合容量のみを増加させる
構造にしたものである。
しすぎるとＰ＋型埋込層の不純物上方拡散のなめ、蓄積
ノード部以外のＭＯＳトランジスタの拡散層接合容量が
増加するほか、ＭＯＳトランジスタの基板効果の悪化、
しきい電圧の変動が生じる。このため、第２の実施例で
はＰ＋型埋込層２０２をダイレクトコンタクト部でのみ
深さを浅くし、上述のＭＯＳトランジスタに生じる悪影
響を解決し、蓄積ノード部の接合容量のみを増加させる
構造にしたものである。
第７図は本発明の第３の実施例を示す半導体チップの断
面図である。
面図である。
本構造によればダイレクトコンタクト部の基板を一部エ
ッチングした後、拡散を行なってＮ＋＋拡散領域３０５
を形成しているので、Ｐ＋型埋込層２の位置を浅くする
ことなくダイレクトコンタクト部においてより高濃度の
領域同志を容易に接触させて蓄積ノードの静電容量を大
きくすることができる。
ッチングした後、拡散を行なってＮ＋＋拡散領域３０５
を形成しているので、Ｐ＋型埋込層２の位置を浅くする
ことなくダイレクトコンタクト部においてより高濃度の
領域同志を容易に接触させて蓄積ノードの静電容量を大
きくすることができる。
第８図は本発明の第４の実施例を示す半導体チップの断
面図である。
面図である。
本構造はダイレクトコンタクト部の深いＮ＋＋拡散領域
４０５の側面部分に基板と同一導電型のＰ＋型拡散層領
域１７を設けＰ＋埋込層２、Ｎ＋＋拡散領域４０５のみ
ならずＮ＋＋拡散領域４０５の側面容量も有効に利用し
、蓄積ノードの蓄積容量を増した構造例である。
４０５の側面部分に基板と同一導電型のＰ＋型拡散層領
域１７を設けＰ＋埋込層２、Ｎ＋＋拡散領域４０５のみ
ならずＮ＋＋拡散領域４０５の側面容量も有効に利用し
、蓄積ノードの蓄積容量を増した構造例である。
第９図は本発明の第５の実施例を示す半導体チップの断
面図である。
面図である。
本構造はＰ＋型埋込層２上にダイレクトコンタクト部の
深いＮ＋＋拡散領域５０５と同一導電型でかつ広い底面
積を有するＮ＋＋埋込層１８を設け、深いＮ”型拡散領
域５０５と接続する。本構造によりＰ＋型埋込層２と接
触するＮ＋型領領域面積が大きくなり、蓄積ノードの蓄
積容量を更に増加させることができる。
深いＮ＋＋拡散領域５０５と同一導電型でかつ広い底面
積を有するＮ＋＋埋込層１８を設け、深いＮ”型拡散領
域５０５と接続する。本構造によりＰ＋型埋込層２と接
触するＮ＋型領領域面積が大きくなり、蓄積ノードの蓄
積容量を更に増加させることができる。
次に本発明の製造方法について延べる。
第１０図（ａ）〜（Ｃ）は本発明の製造方法を説明する
ための工程順に配置した半導体チップの断面図である。
ための工程順に配置した半導体チップの断面図である。
本製造方法例では前述の第３．第４．第５の実施例を組
み合わせた構成のものについて説明する。
み合わせた構成のものについて説明する。
まず、第１０図（ａ）に示すようにＰ型半導体基体１上
にイオン注入法により注入量ｌＸ１０１３〜２Ｘ１０１
４ｃｎ＋−２のボロンを選択的に導入した後１０００〜
１１００℃の熱処理を行い不純物の活性化およびＰ型半
導体基板体１内に押込拡散しＰ＋型埋込層２を形成する
０次にイオン注入法により注入量Ｉ Ｘ １０ ”〜５
Ｘ １０１３ｃｍ−２のリンをＰ＋型埋込層２の一部
に導入後１０００〜１１００℃の熱処理により不純物を
活性化し、Ｎ＋＋埋込層１８を形成する。次にＰ型エピ
タキシャル層３を１〜２μｍの厚さ前記Ｐ型半導体基板
１上に成長後、イオン注入法によりボロン（注入量１×
１０１２〜１×１０１３ｃｍ−２）をＮ＋＋埋込層１８
上に導入し、１０００〜１１００°Ｃの熱処理で押し込
み拡散し、Ｉ Ｘ １０１６〜５ Ｘ １０ ”ｃｍの
Ｐ＋ウェル領域１７を形成する。
にイオン注入法により注入量ｌＸ１０１３〜２Ｘ１０１
４ｃｎ＋−２のボロンを選択的に導入した後１０００〜
１１００℃の熱処理を行い不純物の活性化およびＰ型半
導体基板体１内に押込拡散しＰ＋型埋込層２を形成する
０次にイオン注入法により注入量Ｉ Ｘ １０ ”〜５
Ｘ １０１３ｃｍ−２のリンをＰ＋型埋込層２の一部
に導入後１０００〜１１００℃の熱処理により不純物を
活性化し、Ｎ＋＋埋込層１８を形成する。次にＰ型エピ
タキシャル層３を１〜２μｍの厚さ前記Ｐ型半導体基板
１上に成長後、イオン注入法によりボロン（注入量１×
１０１２〜１×１０１３ｃｍ−２）をＮ＋＋埋込層１８
上に導入し、１０００〜１１００°Ｃの熱処理で押し込
み拡散し、Ｉ Ｘ １０１６〜５ Ｘ １０ ”ｃｍの
Ｐ＋ウェル領域１７を形成する。
次に第１０図（ｂ）に示すように、素子分離用のフィー
ルド酸化膜４、ゲート酸化膜１９を形成後、溝２０をド
ライエツチングを用いて形成する。次に第１０図（ｃ）
に示す様に、多結晶シリコン膜を成長後リン拡散により
多結晶シリコン膜中に導入し１０００〜９５０℃の熱処
理によりリンを押込拡散させダイレクトコンタクト領域
のＮ＋＋拡散領域６０５を形成する。次に多結晶シリコ
ン膜をパターニングし、ゲート電極（６）とダイレクト
コンタクト部引き出し電極（７）を形成する。以下通常
の製造工程に従いソース・ドレイン拡散層形成、眉間膜
、コンタクト、電極形成を行う。
ルド酸化膜４、ゲート酸化膜１９を形成後、溝２０をド
ライエツチングを用いて形成する。次に第１０図（ｃ）
に示す様に、多結晶シリコン膜を成長後リン拡散により
多結晶シリコン膜中に導入し１０００〜９５０℃の熱処
理によりリンを押込拡散させダイレクトコンタクト領域
のＮ＋＋拡散領域６０５を形成する。次に多結晶シリコ
ン膜をパターニングし、ゲート電極（６）とダイレクト
コンタクト部引き出し電極（７）を形成する。以下通常
の製造工程に従いソース・ドレイン拡散層形成、眉間膜
、コンタクト、電極形成を行う。
以上、説明したように本発明は、フリップフロップ型メ
モリセルの駆動用ＭＩＳトランジスタのドレイン領域と
接続して、このドレイン領域と導電型の異なる高濃度埋
込層とＰ−Ｎ接合を形成する拡散領域を設けることによ
り、メモリセルの蓄積ノードの蓄積容量を大きくするこ
とができるので、半導体記憶装置のソフトエラー耐性が
改善される効果がある。
モリセルの駆動用ＭＩＳトランジスタのドレイン領域と
接続して、このドレイン領域と導電型の異なる高濃度埋
込層とＰ−Ｎ接合を形成する拡散領域を設けることによ
り、メモリセルの蓄積ノードの蓄積容量を大きくするこ
とができるので、半導体記憶装置のソフトエラー耐性が
改善される効果がある。
第１図は本発明の第１の実施例を示す半導体チップの断
面図、第２図は本発明の等価回路を示す回路図、第３図
は本発明の効果を示す蓄積容量とソフトエラー率の関係
を示す特性図、第４図は本発明の不純物プロファイルを
示す特性図、第５図は本発明の蓄積容量を示す特性図、
第６図ないし第９図は本発明の第２の実施例ないし第５
の実施例を示す半導体チップの断面図、第１０図（ａ）
、（ｂ）、（ｃ）は本発明の製造方法を説明するために
工程順に示した半導体チップの断面図、第１１図は従来
例を示す半導体チップの断面図、第１２図は従来のメモ
リセルの等価回路を示す回路図である。 １・・・Ｐ型半導体基板、２・・・Ｐ＋型埋込層、３・
・・Ｐ型エピタキシャル層、４・・・フィールド酸化膜
、５・・・ダイレクトコンタクト部のＮ＋型拡散領域、
６・・・ゲート多結晶シリコン膜、７・・・ダイレクト
コンタクト部の多結晶シリコン膜、８−１・・・ＭＯＳ
トランジスタのトレイン領域、８−２・・・ＭＯＳトラ
ンジスタのソース領域、９・・・層間絶縁膜、１゜・・
高抵抗多結晶シリコン膜、１１・・・低抵抗部、１２・
・・アルミニウム電極、１３・・・ワード線、１４１．
１４−２・・・デイジット線、１５・・・Ｐ＋型埋込層
の不純物プロファイル、１６−１．１６−２．１６−３
・・・ダイレクトコンタクト部のＮ＋型拡散領域の不純
物プロファイル、１７・・・Ｐ＋ウェル領域、１７′・
・・Ｐ＋型拡散層領域、１８・・・Ｎ＋型埋込層、１９
・・・ゲート酸化膜、２ｏ・・・溝。
面図、第２図は本発明の等価回路を示す回路図、第３図
は本発明の効果を示す蓄積容量とソフトエラー率の関係
を示す特性図、第４図は本発明の不純物プロファイルを
示す特性図、第５図は本発明の蓄積容量を示す特性図、
第６図ないし第９図は本発明の第２の実施例ないし第５
の実施例を示す半導体チップの断面図、第１０図（ａ）
、（ｂ）、（ｃ）は本発明の製造方法を説明するために
工程順に示した半導体チップの断面図、第１１図は従来
例を示す半導体チップの断面図、第１２図は従来のメモ
リセルの等価回路を示す回路図である。 １・・・Ｐ型半導体基板、２・・・Ｐ＋型埋込層、３・
・・Ｐ型エピタキシャル層、４・・・フィールド酸化膜
、５・・・ダイレクトコンタクト部のＮ＋型拡散領域、
６・・・ゲート多結晶シリコン膜、７・・・ダイレクト
コンタクト部の多結晶シリコン膜、８−１・・・ＭＯＳ
トランジスタのトレイン領域、８−２・・・ＭＯＳトラ
ンジスタのソース領域、９・・・層間絶縁膜、１゜・・
高抵抗多結晶シリコン膜、１１・・・低抵抗部、１２・
・・アルミニウム電極、１３・・・ワード線、１４１．
１４−２・・・デイジット線、１５・・・Ｐ＋型埋込層
の不純物プロファイル、１６−１．１６−２．１６−３
・・・ダイレクトコンタクト部のＮ＋型拡散領域の不純
物プロファイル、１７・・・Ｐ＋ウェル領域、１７′・
・・Ｐ＋型拡散層領域、１８・・・Ｎ＋型埋込層、１９
・・・ゲート酸化膜、２ｏ・・・溝。
Claims (1)
- 第１導電型半導体基板に形成されたＭＩＳトランジスタ
を駆動用素子としてなるフリップフロップ形のメモリセ
ルを有する半導体記憶装置において、前記ＭＩＳトラン
ジスタの下方に設けられた島状の高濃度第１導電型埋込
層と、一端が前記高濃度第１導電型埋込層とＰ−Ｎ接合
を形成して接続され他端が前記ＭＩＳトランジスタのド
レイン領域と接続された第２導電型拡散領域とを含むこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269678A JPH02116162A (ja) | 1988-10-25 | 1988-10-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269678A JPH02116162A (ja) | 1988-10-25 | 1988-10-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02116162A true JPH02116162A (ja) | 1990-04-27 |
Family
ID=17475670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63269678A Pending JPH02116162A (ja) | 1988-10-25 | 1988-10-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02116162A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043465A (ja) * | 1990-04-20 | 1992-01-08 | Toshiba Corp | 半導体スタティックメモリ装置の製造方法 |
| JPH08274189A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体装置およびその製造方法 |
| WO2003043088A1 (fr) * | 2001-11-12 | 2003-05-22 | Nec Corporation | Dispositif de memoire |
| JP2005012109A (ja) * | 2003-06-20 | 2005-01-13 | Renesas Technology Corp | 半導体記憶装置 |
-
1988
- 1988-10-25 JP JP63269678A patent/JPH02116162A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043465A (ja) * | 1990-04-20 | 1992-01-08 | Toshiba Corp | 半導体スタティックメモリ装置の製造方法 |
| JPH08274189A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体装置およびその製造方法 |
| US5917247A (en) * | 1995-03-31 | 1999-06-29 | Nec Corporation | Static type memory cell structure with parasitic capacitor |
| WO2003043088A1 (fr) * | 2001-11-12 | 2003-05-22 | Nec Corporation | Dispositif de memoire |
| JP2005012109A (ja) * | 2003-06-20 | 2005-01-13 | Renesas Technology Corp | 半導体記憶装置 |
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