JPH043465A - 半導体スタティックメモリ装置の製造方法 - Google Patents
半導体スタティックメモリ装置の製造方法Info
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- JPH043465A JPH043465A JP2104578A JP10457890A JPH043465A JP H043465 A JPH043465 A JP H043465A JP 2104578 A JP2104578 A JP 2104578A JP 10457890 A JP10457890 A JP 10457890A JP H043465 A JPH043465 A JP H043465A
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は特に深いコンタクト用拡散層を有する半導体
スタティックメモリ装置及びその製造方法に関する。
スタティックメモリ装置及びその製造方法に関する。
（従来の技術）
スタティックＲＡＭ （以下、ＳＲＡＭと称する）にお
ける１個のメモリセルは主として６個のトランジスタで
構成されている６トランジスタ型セルのものと４個のト
ランジスタと２個の抵抗で構成されているＥ／Ｒ型セ小
セルのがある。なかでも、６４にビット以上の大容量の
ＳＲＡＭでは、セル面積の縮小化に有利なＥ／Ｒ型セ小
セル流となっている。
ける１個のメモリセルは主として６個のトランジスタで
構成されている６トランジスタ型セルのものと４個のト
ランジスタと２個の抵抗で構成されているＥ／Ｒ型セ小
セルのがある。なかでも、６４にビット以上の大容量の
ＳＲＡＭでは、セル面積の縮小化に有利なＥ／Ｒ型セ小
セル流となっている。
第８図は従来のＥ／Ｒ型のメモリセル（Ｅ／Ｒ型セ小セ
ル構成を示す回路図である。２個のＭＯＳトランジスタ
２Ｌ、 ２２は記憶動作時フリップフロップ動作するよ
うにそれぞれのゲートか互いのドレイン（セルノード）
に接続され、ソースが共通に接地電圧ＶＳＳに接続され
ている。また、ＭＯＳトランジスタ２３．２４はそれぞ
れセルノードＡ、Ｂとビット線ＢＬ、ＢＬを結合するト
ランスファーゲートであり、各ゲートがワード線ＷＬに
接続されている。さらに前記ＭＯＳトランジスタ２１、
２２の負荷抵抗２５．２８が電源電圧Ｖｅｃとセルノー
ドＡ、Ｂそれぞれとの間に挿入されている。
ル構成を示す回路図である。２個のＭＯＳトランジスタ
２Ｌ、 ２２は記憶動作時フリップフロップ動作するよ
うにそれぞれのゲートか互いのドレイン（セルノード）
に接続され、ソースが共通に接地電圧ＶＳＳに接続され
ている。また、ＭＯＳトランジスタ２３．２４はそれぞ
れセルノードＡ、Ｂとビット線ＢＬ、ＢＬを結合するト
ランスファーゲートであり、各ゲートがワード線ＷＬに
接続されている。さらに前記ＭＯＳトランジスタ２１、
２２の負荷抵抗２５．２８が電源電圧Ｖｅｃとセルノー
ドＡ、Ｂそれぞれとの間に挿入されている。
このような構成のＥ／Ｒ型セ小セル導体チ・ツブ上に集
積する際、Ｂ ｕｒｉｅｄ Ｃｏｎｔａｃｔ （埋め込
み型コンタクト）やＳ ｈａｒｅｄ Ｃｏｎｔａｃｔ
（分割型コンタクト）が用いられることが多い。これら
のコンタクトは、上記したセルノードＡ、Ｂに接続され
る各ＭＯＳ）ラジスタのドレインコンタクト部における
ドレイン拡散層や接続されるポリシリコン層の縮小に大
きく寄与し、Ｅ／Ｒ型のメモリセルの長所であるセル面
積の縮小化をさらに向上させる。
積する際、Ｂ ｕｒｉｅｄ Ｃｏｎｔａｃｔ （埋め込
み型コンタクト）やＳ ｈａｒｅｄ Ｃｏｎｔａｃｔ
（分割型コンタクト）が用いられることが多い。これら
のコンタクトは、上記したセルノードＡ、Ｂに接続され
る各ＭＯＳ）ラジスタのドレインコンタクト部における
ドレイン拡散層や接続されるポリシリコン層の縮小に大
きく寄与し、Ｅ／Ｒ型のメモリセルの長所であるセル面
積の縮小化をさらに向上させる。
ところで、Ｅ／Ｒ型セ小セルＯＳトランジスタ２１、２
２の負荷として能動素子ではなく抵抗２５．２６が使わ
れている点で、６トランジスタ型セルのものに比べて安
定性が劣っている。近年、ＴＦＴ（薄膜トランジスタ）
等のＰチャネルＭＯ３型の負荷ＴＲで抵抗素子を置き換
え、この安定性の回復を試みられているが、能動素子と
してのオン電流が数ｎＡ程度と小さいという欠点がある
。以下、これについて説明する。
２の負荷として能動素子ではなく抵抗２５．２６が使わ
れている点で、６トランジスタ型セルのものに比べて安
定性が劣っている。近年、ＴＦＴ（薄膜トランジスタ）
等のＰチャネルＭＯ３型の負荷ＴＲで抵抗素子を置き換
え、この安定性の回復を試みられているが、能動素子と
してのオン電流が数ｎＡ程度と小さいという欠点がある
。以下、これについて説明する。
上記したような埋め込み型コンタクトや分割型コンタク
トを用いたいずれの構成のメモリセルも、微細化と共に
セルノードＡ、Ｂの容量ＣＮは減少する傾向にある。例
えば、１μｍルールのＥ／Ｒ型セ小セルける容量ＣＮは
１０ｆＦ程度と非常に小さいものである。しかし、負荷
抵抗２５．２８の値は低消費電力実現のため、数十ＧΩ
〜数ＴΩと高く、この抵抗を介して容量ＣＮを充電する
際の時定数τは、数百μＳｅｅ〜数十ｍ ｓｅｃと長い
時間必要になる。（因みにＴＰＴを使用した場合では、
オン抵抗は数ＭΩ、時定数τは、数μＳｅＣとなる。） このような構成では、α線によるソフトエラ−が起こり
易い。例えば、セルノードＡが“１”レベルにあるとき
、このノードＡ付近にα線が入射すると、電子、正孔対
が発生し、キャリヤがセルノードＡに注入されることに
より、容量ＣＮを瞬時に放電させる。このエレクトロン
の注入は、特に拡散層のジャンクションを横切るような
ファネリングプロセスでは数＋ｐ ｓｅｃと高速に行わ
れる。
トを用いたいずれの構成のメモリセルも、微細化と共に
セルノードＡ、Ｂの容量ＣＮは減少する傾向にある。例
えば、１μｍルールのＥ／Ｒ型セ小セルける容量ＣＮは
１０ｆＦ程度と非常に小さいものである。しかし、負荷
抵抗２５．２８の値は低消費電力実現のため、数十ＧΩ
〜数ＴΩと高く、この抵抗を介して容量ＣＮを充電する
際の時定数τは、数百μＳｅｅ〜数十ｍ ｓｅｃと長い
時間必要になる。（因みにＴＰＴを使用した場合では、
オン抵抗は数ＭΩ、時定数τは、数μＳｅＣとなる。） このような構成では、α線によるソフトエラ−が起こり
易い。例えば、セルノードＡが“１”レベルにあるとき
、このノードＡ付近にα線が入射すると、電子、正孔対
が発生し、キャリヤがセルノードＡに注入されることに
より、容量ＣＮを瞬時に放電させる。このエレクトロン
の注入は、特に拡散層のジャンクションを横切るような
ファネリングプロセスでは数＋ｐ ｓｅｃと高速に行わ
れる。
一方、上記エレクトロンによる容量ＣＮの放電後、高抵
抗の負荷抵抗１５を介してセルノードＡの容量ＣＮを充
電させて、このセルノードＡのレベルを元に復帰させる
ために要する時間は数百μＳｅｅ〜数十ｍ Ｓｅｅと長
い。従ってその間、α線の入射により、セルノードＡは
“１”レベルから“０ルベルに変化し、トランジスタ２
２は一旦オフすることになり、セルノードＢはセルノー
ドＡと共に“０”レベルから“１”レベルに変化する。
抗の負荷抵抗１５を介してセルノードＡの容量ＣＮを充
電させて、このセルノードＡのレベルを元に復帰させる
ために要する時間は数百μＳｅｅ〜数十ｍ Ｓｅｅと長
い。従ってその間、α線の入射により、セルノードＡは
“１”レベルから“０ルベルに変化し、トランジスタ２
２は一旦オフすることになり、セルノードＢはセルノー
ドＡと共に“０”レベルから“１”レベルに変化する。
このような時に読み出し動作があれば、誤ったデータが
読み出されることになり、またセルノードＡとＢの“１
″レベルへの復帰特性の違いによりメモリデルデータが
破壊されるために誤動作してしまう。
読み出されることになり、またセルノードＡとＢの“１
″レベルへの復帰特性の違いによりメモリデルデータが
破壊されるために誤動作してしまう。
（発明が解決しようとする課題）
このように、従来ではα線によるソフトエラーが起こり
易いという欠点がある。例えば、ＤＲＡＭ等ではメモリ
セルの容量は約３０ｆＦ必要とされる。これはα線の入
射により注入される電荷量よりセルが保持できる電荷量
を大きくするためである。これに比べて、Ｅ／Ｒ型セ小
セルける１０ｆＦ程度という容量は、明らかにα線の入
射により注入される電荷量より小さいといえる。
易いという欠点がある。例えば、ＤＲＡＭ等ではメモリ
セルの容量は約３０ｆＦ必要とされる。これはα線の入
射により注入される電荷量よりセルが保持できる電荷量
を大きくするためである。これに比べて、Ｅ／Ｒ型セ小
セルける１０ｆＦ程度という容量は、明らかにα線の入
射により注入される電荷量より小さいといえる。
そこで、Ｅ／Ｒ型セ小セルフトエラ一対策として、第１
にセルノードの容量の増大、第２にα線の入射による集
積電荷量の削減が考えられる。
にセルノードの容量の増大、第２にα線の入射による集
積電荷量の削減が考えられる。
この発明は上記第２にあげたα線の入射による集積電荷
量の削減を目的とした半導体スタティックメモリ装置及
びその製造方法を提供することにある。
量の削減を目的とした半導体スタティックメモリ装置及
びその製造方法を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の半導体スタティックメモリ装置は、駆動用の
ＭＯＳトランジスタと負荷用高抵抗を備えたメモリセル
を有するＥ／Ｒ型の半導体スタティックメモリにおいて
、第１導電型のウェル領域と、前記ウェル領域内に形成
される第２導電型のドレイン、ソース領域と、前記ドレ
イン領域に隣接するように前記ウェル領域内に形成され
、拡散深さが前記ドレイン、ソース領域よりも深い第２
導電型のコンタクト用拡散領域と、前記コンタクト用拡
散領域の直下にこのコンタクト用拡散領域と接するよう
に、もしくはそれよりも深く前記ウェル領域内に形成さ
れ、第１導電型で不純物濃度がウェル領域よりも高くさ
れた電位障壁形成用拡散領域と、一端が前記コンタクト
用拡散領域に接続され、一部が前記負荷用高抵抗として
作用する配線層とから構成される。
ＭＯＳトランジスタと負荷用高抵抗を備えたメモリセル
を有するＥ／Ｒ型の半導体スタティックメモリにおいて
、第１導電型のウェル領域と、前記ウェル領域内に形成
される第２導電型のドレイン、ソース領域と、前記ドレ
イン領域に隣接するように前記ウェル領域内に形成され
、拡散深さが前記ドレイン、ソース領域よりも深い第２
導電型のコンタクト用拡散領域と、前記コンタクト用拡
散領域の直下にこのコンタクト用拡散領域と接するよう
に、もしくはそれよりも深く前記ウェル領域内に形成さ
れ、第１導電型で不純物濃度がウェル領域よりも高くさ
れた電位障壁形成用拡散領域と、一端が前記コンタクト
用拡散領域に接続され、一部が前記負荷用高抵抗として
作用する配線層とから構成される。
この発明の半導体スタティックメモリ装置の製造方法は
、前記ウェル領域よりも高濃度の電位障壁形成用拡散領
域をコンタクト用拡散領域の直下に形成するため、この
コンタクト用拡散領域の深さと同程度の深さもしくはこ
れよりも深いところに不純物濃度のピークが得られるよ
うにイオン注入する。
、前記ウェル領域よりも高濃度の電位障壁形成用拡散領
域をコンタクト用拡散領域の直下に形成するため、この
コンタクト用拡散領域の深さと同程度の深さもしくはこ
れよりも深いところに不純物濃度のピークが得られるよ
うにイオン注入する。
（作 用）
この発明では電荷が注入集積されやすい深い拡散を有す
るコンタクト用拡散領域の直下にこのコンタクト用拡散
領域とは反対導電型の高濃度の電位障壁形成用拡散領域
を設けることにより、α線の入射によって生成される少
数キャリヤがコンタクト用拡散領域に注入されるのを防
止する。
るコンタクト用拡散領域の直下にこのコンタクト用拡散
領域とは反対導電型の高濃度の電位障壁形成用拡散領域
を設けることにより、α線の入射によって生成される少
数キャリヤがコンタクト用拡散領域に注入されるのを防
止する。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の一実施例にょるＢ ｕｒｉｅｄＣ０
ｎｔａｅｔ （埋め込みコンタクト）を用いたＥ／Ｒ型
のメモリセル（Ｅ／Ｒ型セ小セル構成を示すパターン平
面図であり、第２図は上記第１図中のＳ−８′線に沿う
断面図である。なお、第１図のパターン平面図で示され
た回路は第８図に示すものと同様であるので、第１図、
第２図において同一の箇所には第８図中と同一符号を付
して説明する。
ｎｔａｅｔ （埋め込みコンタクト）を用いたＥ／Ｒ型
のメモリセル（Ｅ／Ｒ型セ小セル構成を示すパターン平
面図であり、第２図は上記第１図中のＳ−８′線に沿う
断面図である。なお、第１図のパターン平面図で示され
た回路は第８図に示すものと同様であるので、第１図、
第２図において同一の箇所には第８図中と同一符号を付
して説明する。
Ｎ型の半導体基板１上にＰ型のウェル領域２か設けられ
ている。このウェル領域２上の絶縁分離膜３に囲まれた
ウェル領域２の一表面に、セルノードＢ側のトランスフ
ァーゲートであるＮチャネル型のＭＯＳトランジスタ２
４のソース領域４、ドレイン領域５が形成されている。
ている。このウェル領域２上の絶縁分離膜３に囲まれた
ウェル領域２の一表面に、セルノードＢ側のトランスフ
ァーゲートであるＮチャネル型のＭＯＳトランジスタ２
４のソース領域４、ドレイン領域５が形成されている。
さらに、埋め込みコンタクトのためのコンタクト用拡散
領域６−１が前記ドレイン領域５よりも深＜ （０，
４〜０．６μｍ）延在している。また、ウェル領域２上
にはゲート酸化膜１４を介しソース領域４、ドレイン領
域５を跨ぐように前記ＭＯＳトランジスタ２４のゲート
電極７が形成されている。
領域６−１が前記ドレイン領域５よりも深＜ （０，
４〜０．６μｍ）延在している。また、ウェル領域２上
にはゲート酸化膜１４を介しソース領域４、ドレイン領
域５を跨ぐように前記ＭＯＳトランジスタ２４のゲート
電極７が形成されている。
一方、コンタクト用拡散領域６−１上には第１ポリシリ
コン層８が形成され、フリップフロップを構成する片方
のＮチャネル型のＭＯＳトランジスタ２１のゲート電極
となっている。第１ポリシリコン層８上には層間絶縁膜
９を介して第２ポリシリコン層１０が形成されている。
コン層８が形成され、フリップフロップを構成する片方
のＮチャネル型のＭＯＳトランジスタ２１のゲート電極
となっている。第１ポリシリコン層８上には層間絶縁膜
９を介して第２ポリシリコン層１０が形成されている。
この第２ポリシリコン層ｌＯは層間絶縁膜９に形成され
たコンタクトホール１１を介して第１ポリシリコン層８
と接続されている。
たコンタクトホール１１を介して第１ポリシリコン層８
と接続されている。
第１図では、前記第２ポリシリコン層１０は破線で示さ
れており、負荷抵抗１５．１６はこの第２ポリシリコン
層１０の一部で構成される。この第２ポリシリコン層Ｉ
Ｏは、もう一方のコンタクトホール１２に接続されるよ
うになっている。第１ポリシリコン層８とセルノードＢ
（第８図に図示）との接続のため、ここでも埋め込みコ
ンタクトが用いられ、第２図のような深いコンタクト用
拡散領域６−２が形成されている。このコンタクトホー
ル１２により、セルノードＢ側のトランスファーゲート
であるＮチャネル型のＭＯＳトランジスタ２３及び前記
ＭＯＳトランジスタ２１のドレイン、さらにフリップフ
ロップを構成するもう片方のＮチャネル型のＭＯＳトラ
ンジスタ２２のゲート電極（第１ポリシリコン層８）が
それぞれ共通に接続されている。
れており、負荷抵抗１５．１６はこの第２ポリシリコン
層１０の一部で構成される。この第２ポリシリコン層Ｉ
Ｏは、もう一方のコンタクトホール１２に接続されるよ
うになっている。第１ポリシリコン層８とセルノードＢ
（第８図に図示）との接続のため、ここでも埋め込みコ
ンタクトが用いられ、第２図のような深いコンタクト用
拡散領域６−２が形成されている。このコンタクトホー
ル１２により、セルノードＢ側のトランスファーゲート
であるＮチャネル型のＭＯＳトランジスタ２３及び前記
ＭＯＳトランジスタ２１のドレイン、さらにフリップフ
ロップを構成するもう片方のＮチャネル型のＭＯＳトラ
ンジスタ２２のゲート電極（第１ポリシリコン層８）が
それぞれ共通に接続されている。
また、上記ＭＯＳトランジスタ２２のドレインがセルノ
ードＢに接続するために前記トランジスタ２１のゲート
である第１ポリシリコン層８が延長されている。ここで
も前記と同様に深いコンタクト用拡散領域６−３による
埋め込みコンタクトが設けられている。
ードＢに接続するために前記トランジスタ２１のゲート
である第１ポリシリコン層８が延長されている。ここで
も前記と同様に深いコンタクト用拡散領域６−３による
埋め込みコンタクトが設けられている。
このように、埋め込み型コンタクトのための深いコンタ
クト用拡散領域６が、セルノードＡ側には１つ（６−２
）、セルノードＢ側には２つ（６−１゜６−３）、第１
図中斜線部分に示すように設けられている。
クト用拡散領域６が、セルノードＡ側には１つ（６−２
）、セルノードＢ側には２つ（６−１゜６−３）、第１
図中斜線部分に示すように設けられている。
ところで、コンタクト用拡散領域６のような深い拡散領
域には、α線の入射によってウェル領域中に電子、正孔
対が発生し、キャリヤが注入されやすい。すなわち、深
い拡散のため、この領域にはキャリヤが容易に侵入し、
ソフトエラーを起こす。
域には、α線の入射によってウェル領域中に電子、正孔
対が発生し、キャリヤが注入されやすい。すなわち、深
い拡散のため、この領域にはキャリヤが容易に侵入し、
ソフトエラーを起こす。
第３図は従来のＥ／Ｒ型セ小セル験結果を示すソフトエ
ラー特性図である。線ａは、２つのコンタクト用拡散領
域６−１．６−３を有するセルノードＢ側に“１”、セ
ルノードＡ側には“０″のデータを保持した場合のソフ
トエラーレートである。
ラー特性図である。線ａは、２つのコンタクト用拡散領
域６−１．６−３を有するセルノードＢ側に“１”、セ
ルノードＡ側には“０″のデータを保持した場合のソフ
トエラーレートである。
他方、線すは、１つのコンタクト用拡散領域６−２を有
するセルノードＡ側に“１”、セルノードＢ側に“０”
のデータを保持した場合のソフトエラーレートである。
するセルノードＡ側に“１”、セルノードＢ側に“０”
のデータを保持した場合のソフトエラーレートである。
このように、セルノードＢ側がセルノードＡ側に比べて
ソフトエラー率が著しく大きいということから、深いコ
ンタクト用拡散領域６にα線の入射によってキャリヤが
注入されやすいことがわかる。
ソフトエラー率が著しく大きいということから、深いコ
ンタクト用拡散領域６にα線の入射によってキャリヤが
注入されやすいことがわかる。
そこで、この発明の実施例では、第２図に示すように、
埋め込み型コンタクトのためのコンタクト用拡散領域６
の直下に、このコンタクト用拡散領域６に接するように
、ウェル領域２よりもＰ型の不純物（例えばボロン）が
高濃度に導入されたＰ＋型の電位障壁形成用拡散領域１
３が設けられている。
埋め込み型コンタクトのためのコンタクト用拡散領域６
の直下に、このコンタクト用拡散領域６に接するように
、ウェル領域２よりもＰ型の不純物（例えばボロン）が
高濃度に導入されたＰ＋型の電位障壁形成用拡散領域１
３が設けられている。
この電位障壁形成用拡散領域１３は少数キャリア（α線
の注入によって発生した電子等）のポテンシャル障壁と
なり、セルノードＡ、Ｂへのキャリヤ注入が抑えられる
ので、α線によるソフトエラーが防止できる。
の注入によって発生した電子等）のポテンシャル障壁と
なり、セルノードＡ、Ｂへのキャリヤ注入が抑えられる
ので、α線によるソフトエラーが防止できる。
第４図（ａ）〜（ｃ）は上記実施例の半導体スタティッ
クメモリ装置を製造する際の製造工程を順次示す断面図
である。まず、Ｎ型の半導体基板１上のＰ型のウェル領
域２に絶縁分離膜３を形成した後、ゲート酸化膜１４を
形成する。続いてフォトレジスト１５で覆い、選択的に
絶縁分離膜３上のゲート酸化膜１４をエツチングしてウ
ェル領域２の表面を露出させる。この領域は、埋め込み
型コンタクトのためのコンタクト用拡散領域６の形成予
定領域である。その後、この露出したウェル領域２の表
面にイオン注入法によりボロンを１０１３ｃｍ−２程度
イオン注入する。この注入深さは後に形成するコンタク
ト用拡散領域の拡散深さと同程度の深さもしくはそれよ
りも深くに不純物濃度のピークが得られるような深さが
望ましい（第４図（ａ））。
クメモリ装置を製造する際の製造工程を順次示す断面図
である。まず、Ｎ型の半導体基板１上のＰ型のウェル領
域２に絶縁分離膜３を形成した後、ゲート酸化膜１４を
形成する。続いてフォトレジスト１５で覆い、選択的に
絶縁分離膜３上のゲート酸化膜１４をエツチングしてウ
ェル領域２の表面を露出させる。この領域は、埋め込み
型コンタクトのためのコンタクト用拡散領域６の形成予
定領域である。その後、この露出したウェル領域２の表
面にイオン注入法によりボロンを１０１３ｃｍ−２程度
イオン注入する。この注入深さは後に形成するコンタク
ト用拡散領域の拡散深さと同程度の深さもしくはそれよ
りも深くに不純物濃度のピークが得られるような深さが
望ましい（第４図（ａ））。
次に、フォトレジスト１５除去後、適当な深さに電位障
壁形成用拡散領域１３が形成されたウェル領域２上を含
む全面にゲート電極となる第１ポリシリコン層８を堆積
する。その後、この第１ポリシリコン層８にＮ型のドー
パント不純物を添加する（第４図（ｂ））。
壁形成用拡散領域１３が形成されたウェル領域２上を含
む全面にゲート電極となる第１ポリシリコン層８を堆積
する。その後、この第１ポリシリコン層８にＮ型のドー
パント不純物を添加する（第４図（ｂ））。
この際、上記Ｎ型のドーパント不純物がゲート酸化膜１
４を除去した埋め込みコンタクトの領域を通して、ウェ
ル領域２内に拡散され、０．４〜０．６μｍの深さの拡
散領域６が形成される。
４を除去した埋め込みコンタクトの領域を通して、ウェ
ル領域２内に拡散され、０．４〜０．６μｍの深さの拡
散領域６が形成される。
次に、第１ポリシリコン層８をバターニングして、各ト
ランジスタのゲート電極７を形成する。
ランジスタのゲート電極７を形成する。
その後、各トランジスタにおけるＮ＋型のソース・ドレ
イン領域４，５等を形成する。（第４図（Ｃ））。
イン領域４，５等を形成する。（第４図（Ｃ））。
その後、第２図のように層間絶縁膜９、第２ポリシリコ
ン層１０を順次堆積形成する。これにより、コンタクト
用拡散領域６直下に電位障壁形成用拡散領域１３を設け
た埋め込み型コンタクトを有するメモリセルが構成され
る。
ン層１０を順次堆積形成する。これにより、コンタクト
用拡散領域６直下に電位障壁形成用拡散領域１３を設け
た埋め込み型コンタクトを有するメモリセルが構成され
る。
第５図はこの発明の他の実施例によるＳ ｈａｒｅｄＣ
ｏｎｔａｅｔ （分割型コンタクト）を用いたＥ／Ｒ型
のメモリセル（Ｅ／Ｒ型セル）の構成を示すパターン平
面図であり、第６図は上記第５図中のＳ−８′線に沿う
断面図である。なお、第１図のパターン平面図で示され
た回路は第８図に示すものと同様であるので、第１図、
第２図において同一の箇所には第８図中と同一符号を付
して説明は省略する。
ｏｎｔａｅｔ （分割型コンタクト）を用いたＥ／Ｒ型
のメモリセル（Ｅ／Ｒ型セル）の構成を示すパターン平
面図であり、第６図は上記第５図中のＳ−８′線に沿う
断面図である。なお、第１図のパターン平面図で示され
た回路は第８図に示すものと同様であるので、第１図、
第２図において同一の箇所には第８図中と同一符号を付
して説明は省略する。
前記第１図の実施例の構成の埋め込み型コンタクトでは
コンタクト用拡散領域６と第１ポリシリコン層８が直接
接していたが、この分割型コンタクトでは、第２ポリシ
リコン層１０（第５図中では破線で図示）がコンタクト
用拡散領域６と直接接する構成となっている。よって、
フリップフロップを構成するＭＯＳトランジスタ２２の
ドレインがセルノードＢに接続するためにコンタクト用
拡散領域６−１から第２ポリシリコン層１０が延長され
ている。そして、コンタクト用拡散領域６−３を用いて
分割型コンタクトと同様な構造で接続されている。
コンタクト用拡散領域６と第１ポリシリコン層８が直接
接していたが、この分割型コンタクトでは、第２ポリシ
リコン層１０（第５図中では破線で図示）がコンタクト
用拡散領域６と直接接する構成となっている。よって、
フリップフロップを構成するＭＯＳトランジスタ２２の
ドレインがセルノードＢに接続するためにコンタクト用
拡散領域６−１から第２ポリシリコン層１０が延長され
ている。そして、コンタクト用拡散領域６−３を用いて
分割型コンタクトと同様な構造で接続されている。
この実施例によるメモリセルでも前記実施例と同様に、
分割型コンタクトのための深いＮ＋＋型のコンタクト用
拡散領域６の直下には、第６図に示すようなＰ型の不純
物が高濃度に導入されたＰ＋型の電位障壁形成用拡散領
域１３が設けられおり、少数キャリアのポテンシャル障
壁として寄与する。
分割型コンタクトのための深いＮ＋＋型のコンタクト用
拡散領域６の直下には、第６図に示すようなＰ型の不純
物が高濃度に導入されたＰ＋型の電位障壁形成用拡散領
域１３が設けられおり、少数キャリアのポテンシャル障
壁として寄与する。
第７図（ａ）及び（ｂ）は上記能の実施例の半導体スタ
ティックメモリ装置を製造する際の製造工程を順次示す
断面図である。まず、Ｎ型の半導体基板１上のＰ型のウ
ェル領域２に絶縁分離膜３、ゲート酸化膜１４、第１ポ
リシリコン層８をを順次形成し、第１ポリシリコン層８
をバターニングしゲート電極７を形成する。続いてＮ＋
型のソースドレイン領域４，５を形成した後、層間絶縁
膜９を堆積し、フォトレジスト１５形成後、ＲＩＥ等で
絶縁膜９をエツチングし、分割コンタクトの開口部を形
成する。開口部のウェル領域２の表面にボロンを１０１
３ｃ ｍ−２程度イオン注入することにより、電位障壁
形成用のコンタクト用拡散領域６を０．４〜０．６μｍ
の深さで形成する。（第７図（ａ））。
ティックメモリ装置を製造する際の製造工程を順次示す
断面図である。まず、Ｎ型の半導体基板１上のＰ型のウ
ェル領域２に絶縁分離膜３、ゲート酸化膜１４、第１ポ
リシリコン層８をを順次形成し、第１ポリシリコン層８
をバターニングしゲート電極７を形成する。続いてＮ＋
型のソースドレイン領域４，５を形成した後、層間絶縁
膜９を堆積し、フォトレジスト１５形成後、ＲＩＥ等で
絶縁膜９をエツチングし、分割コンタクトの開口部を形
成する。開口部のウェル領域２の表面にボロンを１０１
３ｃ ｍ−２程度イオン注入することにより、電位障壁
形成用のコンタクト用拡散領域６を０．４〜０．６μｍ
の深さで形成する。（第７図（ａ））。
次に、第２ポリシリコン層１０を堆積しバターニングす
る。その後、分割コンタクト部を含む配線領域の一部に
イオン注入法により、Ｎ型ドーパント（例えばＰ）を導
入する。この際、分割コンタクトを通してＰ型のウェル
領域２内にＮ型不純物か導入される。これにより、深い
Ｎ＋＋型拡散拡散層成される。このＮ＋＋型拡散拡散層
散深さｘｊは０．３〜０．５μｍであり、予め打つＰ型
の電位障壁形成用拡散領域１３は。これよりも深いとこ
ろにピークを持つように、もしくは同程度のｘｊて形成
する。
る。その後、分割コンタクト部を含む配線領域の一部に
イオン注入法により、Ｎ型ドーパント（例えばＰ）を導
入する。この際、分割コンタクトを通してＰ型のウェル
領域２内にＮ型不純物か導入される。これにより、深い
Ｎ＋＋型拡散拡散層成される。このＮ＋＋型拡散拡散層
散深さｘｊは０．３〜０．５μｍであり、予め打つＰ型
の電位障壁形成用拡散領域１３は。これよりも深いとこ
ろにピークを持つように、もしくは同程度のｘｊて形成
する。
上記両実施例の装置及び方法によれば、埋め込み型コン
タクトや分割型コンタクト等、Ｅ／Ｒ型セ小セル路接続
のために特有な深い拡散層を有する部分に、α線により
発生する少数キャリヤが注入されにくくなり、Ｅ／Ｒ型
のＳＲＡＭのソフトエラーが低減できる。しかも、両実
施例方法とも、埋め込みコンタクト（分割コンタクト）
形成と同時にイオン注入法によって電位障壁形成用拡散
領域を形成するので、フオトエ・ソチング工程を追加す
る必要がないという利点がある。
タクトや分割型コンタクト等、Ｅ／Ｒ型セ小セル路接続
のために特有な深い拡散層を有する部分に、α線により
発生する少数キャリヤが注入されにくくなり、Ｅ／Ｒ型
のＳＲＡＭのソフトエラーが低減できる。しかも、両実
施例方法とも、埋め込みコンタクト（分割コンタクト）
形成と同時にイオン注入法によって電位障壁形成用拡散
領域を形成するので、フオトエ・ソチング工程を追加す
る必要がないという利点がある。
ところで、コンタクト用拡散領域６の直下以外の場所に
もＰ＋型の領域を形成したとすると、上記各トランジス
タのソース、ドレインまたはゲート下のウェル領域にも
Ｐ゛型の領域かできる。この結果、セルを構成するＭＯ
Ｓトランジスタ等の駆動性の劣化を招くことになる。
もＰ＋型の領域を形成したとすると、上記各トランジス
タのソース、ドレインまたはゲート下のウェル領域にも
Ｐ゛型の領域かできる。この結果、セルを構成するＭＯ
Ｓトランジスタ等の駆動性の劣化を招くことになる。
電位障壁形成用拡散領域を設けたために、セルを構成す
るＭＯＳトランジスタ等の駆動性、またはジャンクショ
ンのキャパシタンスを増加させてはならない。従って、
必要最小限の部分、つまり、Ｎ〜型のコンタクト用拡散
領域６の直下のみにＰ型のウェル領域よりも高濃度のＰ
＋型の電位障壁形成用拡散領域１３を形成することが重
要である。
るＭＯＳトランジスタ等の駆動性、またはジャンクショ
ンのキャパシタンスを増加させてはならない。従って、
必要最小限の部分、つまり、Ｎ〜型のコンタクト用拡散
領域６の直下のみにＰ型のウェル領域よりも高濃度のＰ
＋型の電位障壁形成用拡散領域１３を形成することが重
要である。
［発明の効果］
以上説明したようにこの発明によれば、拡散の深いコン
タクト用拡散領域の直下のみに電位障壁形成用拡散領域
を設けることによって、α線の入射によるソフトエラー
が抑えられる半導体スタム ティックメモリ装置及び製造方法が提供できる。
タクト用拡散領域の直下のみに電位障壁形成用拡散領域
を設けることによって、α線の入射によるソフトエラー
が抑えられる半導体スタム ティックメモリ装置及び製造方法が提供できる。
第１図はこの発明の一実施例によるパターン平面図、第
２図は第１図中のｓ−ｓ’線に沿う断面図、第３図は従
来のＥ／Ｒ型セ小セルフトエラー特性図、第４図（ａ）
〜（ｃ）はそれぞれこの発明の実施例方法による製造工
程を順次示す断面図、第５図はこの発明の他の実施例に
よるパターン平面図、第６図は第５図中のｓ−ｓ’線に
沿う断面図、第７図（ａ）及び（ｂ）はそれぞれこの発
明の他の実施例方法による製造工程を順次示す断面図、
第８図は従来のＥ／Ｒ型のスタティックメモリセルの構
成を示す等価回路図である。 １・・・半導体基板、２・・・ウェル領域、３・・・絶
縁分離膜、４・・・ソース領域、５・・・ドレイン領域
、６・・・コンタクト用拡散領域、７・・・ゲート、８
・・・第１ポリシリコン層、９・・・層間絶縁膜、１０
・・・第２ポリシリコン層、１１．１２・・・コンタク
トホール、１３・・・電位障壁形成用拡散領域、１４・
・・ゲート絶縁膜、１５・・・フォトレジスト、２１．
２２．２３．２４・・・Ｎチャネル型ＭＯ８トランジス
タ、２５．２８・・・抵抗。 第１図 出願人代理人 弁理士 鈴江武彦
２図は第１図中のｓ−ｓ’線に沿う断面図、第３図は従
来のＥ／Ｒ型セ小セルフトエラー特性図、第４図（ａ）
〜（ｃ）はそれぞれこの発明の実施例方法による製造工
程を順次示す断面図、第５図はこの発明の他の実施例に
よるパターン平面図、第６図は第５図中のｓ−ｓ’線に
沿う断面図、第７図（ａ）及び（ｂ）はそれぞれこの発
明の他の実施例方法による製造工程を順次示す断面図、
第８図は従来のＥ／Ｒ型のスタティックメモリセルの構
成を示す等価回路図である。 １・・・半導体基板、２・・・ウェル領域、３・・・絶
縁分離膜、４・・・ソース領域、５・・・ドレイン領域
、６・・・コンタクト用拡散領域、７・・・ゲート、８
・・・第１ポリシリコン層、９・・・層間絶縁膜、１０
・・・第２ポリシリコン層、１１．１２・・・コンタク
トホール、１３・・・電位障壁形成用拡散領域、１４・
・・ゲート絶縁膜、１５・・・フォトレジスト、２１．
２２．２３．２４・・・Ｎチャネル型ＭＯ８トランジス
タ、２５．２８・・・抵抗。 第１図 出願人代理人 弁理士 鈴江武彦
Claims (6)
- （１）駆動用のＭＯＳトランジスタと負荷用高抵抗を備
えたメモリセルを有するＥ／Ｒ型の半導体スタティック
メモリにおいて、 第１導電型のウェル領域と、 前記ウェル領域内に形成される第２導電型のドレイン、
ソース領域と、 前記ドレイン領域に隣接するように前記ウェル領域内に
形成され、拡散深さが前記ドレイン、ソース領域よりも
深い第２導電型のコンタクト用拡散領域と、 前記コンタクト用拡散領域の直下にこのコンタクト用拡
散領域と接するように、もしくはそれよりも深く前記ウ
ェル領域内に形成され、第１導電型で不純物濃度がウェ
ル領域よりも高くされた電位障壁形成用拡散領域と、 一端が前記コンタクト用拡散領域に接続され、一部が前
記負荷用高抵抗として作用する配線層とを具備したこと
を特徴とする半導体スタティックメモリ装置。 - （２）前記配線層の一端が前記コンタクト用拡散領域の
表面に直接に接続されている請求項１記載の半導体スタ
ティックメモリ装置。 - （３）前記配線層の一端が前記コンタクト用拡散領域の
表面に間接的に接続されている請求項１記載の半導体ス
タティックメモリ装置。 - （４）第１導電型のウェル領域内に選択的に第１導電型
の不純物を導入してウェル領域よりも高濃度の第１導電
型の電位障壁形成用拡散領域を形成する工程と、 前記電位障壁形成用拡散領域の上部に接するようにもし
くはそれよりも浅く前記ウェル領域内に選択的に第２導
電型の不純物を導入して、後で形成するドレイン、ソー
ス領域よりも深いコンタクト用拡散領域を形成する工程
と、 前記ウェル領域内に選択的にソース領域及び前記コンタ
クト用拡散領域に接するドレイン領域を形成する工程と を具備したことを特徴とする半導体スタティックメモリ
装置の製造方法。 - （５）第１導電型のウェル領域内に選択的に第２導電型
の不純物を導入して、後で形成するドレイン、ソース領
域よりも深いコンタクト用拡散領域を形成する工程と、 前記ウェル領域内に選択的にソース領域及び前記コンタ
クト用拡散領域に接するドレイン領域を形成する工程と
、 前記ウェル領域内に選択的に第１導電型の不純物を導入
して前記コンタクト用拡散領域の直下に接するようにこ
のウェル領域よりも高濃度の電位障壁形成用拡散領域を
形成する工程と を具備したことを特徴とする半導体スタティックメモリ
装置の製造方法。 - （６）前記ウェル領域よりも高濃度の電位障壁形成用拡
散領域は前記コンタクト用拡散領域の深さと同程度の深
さに不純物濃度のピークが得られるようにイオン注入す
る請求項５または６いずれか記載の半導体スタティック
メモリ装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104578A JP2515033B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体スタティックメモリ装置の製造方法 |
| EP19910106223 EP0453961A3 (en) | 1990-04-20 | 1991-04-18 | Sram using e/r memory cells that help decrease the software error rate |
| KR1019910006272A KR950006475B1 (ko) | 1990-04-20 | 1991-04-19 | 반도체 스태틱 메모리장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104578A JP2515033B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体スタティックメモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043465A true JPH043465A (ja) | 1992-01-08 |
| JP2515033B2 JP2515033B2 (ja) | 1996-07-10 |
Family
ID=14384318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104578A Expired - Fee Related JP2515033B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体スタティックメモリ装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0453961A3 (ja) |
| JP (1) | JP2515033B2 (ja) |
| KR (1) | KR950006475B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023906A1 (fr) * | 1995-12-26 | 1997-07-03 | Nkk Corporation | Dispositif de stockage a semi-conducteurs et son procede de fabrication |
| US6559510B1 (en) | 1999-11-12 | 2003-05-06 | Nec Corporation | Static random access memory device |
Citations (5)
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|---|---|---|---|---|
| JPS6197961A (ja) * | 1984-10-19 | 1986-05-16 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS61139059A (ja) * | 1984-12-12 | 1986-06-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62245660A (ja) * | 1986-04-18 | 1987-10-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63310164A (ja) * | 1987-06-12 | 1988-12-19 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JPH02116162A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4209716A (en) * | 1977-05-31 | 1980-06-24 | Texas Instruments Incorporated | Semiconductor integrated circuit with implanted resistor element in second-level polycrystalline silicon layer |
| JPS63104375A (ja) * | 1986-10-20 | 1988-05-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63104467A (ja) * | 1986-10-22 | 1988-05-09 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63115370A (ja) * | 1986-11-04 | 1988-05-19 | Hitachi Ltd | 半導体装置 |
| JPS63237462A (ja) * | 1987-03-25 | 1988-10-03 | Mitsubishi Electric Corp | スタテイツク型半導体記憶装置およびその製造方法 |
| JP2574801B2 (ja) * | 1987-07-22 | 1997-01-22 | 株式会社日立製作所 | 半導体記憶装置及びその製造方法 |
-
1990
- 1990-04-20 JP JP2104578A patent/JP2515033B2/ja not_active Expired - Fee Related
-
1991
- 1991-04-18 EP EP19910106223 patent/EP0453961A3/en not_active Withdrawn
- 1991-04-19 KR KR1019910006272A patent/KR950006475B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197961A (ja) * | 1984-10-19 | 1986-05-16 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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| JPS62245660A (ja) * | 1986-04-18 | 1987-10-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63310164A (ja) * | 1987-06-12 | 1988-12-19 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JPH02116162A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023906A1 (fr) * | 1995-12-26 | 1997-07-03 | Nkk Corporation | Dispositif de stockage a semi-conducteurs et son procede de fabrication |
| US6559510B1 (en) | 1999-11-12 | 2003-05-06 | Nec Corporation | Static random access memory device |
| KR100394126B1 (ko) * | 1999-11-12 | 2003-08-09 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 디바이스 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0453961A2 (en) | 1991-10-30 |
| EP0453961A3 (en) | 1991-11-06 |
| KR910019239A (ko) | 1991-11-30 |
| JP2515033B2 (ja) | 1996-07-10 |
| KR950006475B1 (ko) | 1995-06-15 |
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