JP2002033403A - スタティック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ソフトエラーの発生を防止できるスタティッ
ク型半導体記憶装置を提供する。 【解決手段】 スタティック型半導体記憶装置は、ｐ型
ウェル領域１０７ｐを有するシリコン基板１と、記憶ノ
ード１１６と、ｐ型ウェル領域１０７ｐの表面に形成さ
れ、記憶ノード１１６に接続されたｎ型の低濃度不純物
領域１３１ｂおよび高濃度不純物領域１３２ｂと、高濃
度不純物領域１３２ｂに接触するように形成されたｐ型
の不純物領域１３５ｂとを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はスタティック型半
導体記憶装置（以下「ＳＲＡＭ」と称する）に関し、特
に、ソフトエラーの発生を防止できるＳＲＡＭに関する
ものである。

【０００２】

【従来の技術】近年、携帯機器におけるバッテリの使用
時間の延長を目的として、携帯機器に内蔵される半導体
デバイスの省エネルギ化および省電圧動作化が重要にな
ってきている。これに伴い、低消費電力で低電圧動作が
可能なＳＲＡＭの需要が伸びつつある。一般に、低電圧
動作向けのＳＲＡＭは、６個のトランジスタで構成され
ており、通常フルＣＭＯＳ型メモリセルと呼ばれるもの
が用いられている。

【０００３】図３９は従来のＳＲＡＭのメモリセルの等
価回路図である。図３９を参照して、ＳＲＡＭのメモリ
セル１００ｚは、ｎチャネル型の駆動トランジスタ１０
１および１０４と、ｐチャネル型の負荷トランジスタ１
０２および１０５と、ｎチャネル型のアクセストランジ
スタ１０３および１０６とを備える。

【０００４】メモリセル１００ｚは、ビット線１７１お
よび１７２と、ワード線１９９と、電源ノード１７５
と、接地ノード１７３および１７４とに接続される。Ｓ
ＲＡＭのメモリセル１００ｚ内では、駆動トランジスタ
１０１および１０４と負荷トランジスタ１０２および１
０５とでフリップフロップ回路が構成されている。

【０００５】負荷トランジスタ１０２のソース領域は電
源ノード１７５と接続されており、ドレイン領域は記憶
ノード１１６と接続されている。負荷トランジスタ１０
５のゲート電極１１１は記憶ノード１１５と接続されて
いる。

【０００６】負荷トランジスタ１０５のソース領域は電
源ノード１７５に接続されており、ドレイン領域は記憶
ノード１１５に接続されている。負荷トランジスタ１０
５のゲート電極１１２は記憶ノード１１６に接続されて
いる。

【０００７】駆動トランジスタ１０１のソース領域は接
地ノード１７３に接続されており、ドレイン領域は記憶
ノード１１６に接続されている。駆動トランジスタ１０
１のゲート電極１１１は、記憶ノード１１５に接続され
ている。

【０００８】駆動トランジスタ１０４のソース領域は接
地ノード１７４に接続されており、ドレイン領域は記憶
ノード１１５に接続されている。駆動トランジスタ１０
４のゲート電極１１２は記憶ノード１１６に接続されて
いる。

【０００９】アクセストランジスタ１０３のゲート電極
１１３はワード線１９９に接続されている。アクセスト
ランジスタ１０３のソース・ドレイン領域の一方はビッ
ト線１７１に接続されており、ソース・ドレイン領域の
他方は記憶ノード１１６に接続されている。

【００１０】アクセストランジスタ１０６のゲート電極
１１３はワード線１９９と接続されている。アクセスト
ランジスタ１０６のソース・ドレイン領域の一方はビッ
ト線１７２と接続され、ソース・ドレイン領域の他方は
記憶ノード１１５に接続されている。

【００１１】図３９で示すように、ＳＲＡＭのメモリセ
ル１００ｚは、ｎチャネル型トランジスタである駆動ト
ランジスタ１０１と、ｐチャネル型トランジスタである
負荷トランジスタ１０２とがインバータを構成する。ま
た、ｎチャネル型トランジスタである駆動トランジスタ
１０４とｐチャネル型である負荷トランジスタ１０５と
がインバータを構成する。これら２つのインバータが組
合されて結合している。各々のインバータの出力が他の
インバータの入力となっており、安定な状態を作ってい
る。これらの出力はさらにアクセストランジスタ１０３
および１０６を介してビット線１７１および１７２に接
続されており、アクセストランジスタ１０３および１０
６がオンすることで、ビット線１７１および１７２から
の書込またはビット線１７１および１７２への情報の読
出を行なっている。

【００１２】図３９で示すメモリセル１００ｚにおい
て、記憶ノード１１６の電位が相対的に高い場合には記
憶ノード１１５の電位が相対的に低くなる。また、記憶
ノード１１６の電位が相対的に低くなれば記憶ノード１
１５の電位が相対的に高くなる。この２つの状態によ
り、情報の有無を記憶している。

【００１３】次に、図３９で示す従来のＳＲＡＭのメモ
リセルの平面図を図４０に示す。図４０を参照して、Ｓ
ＲＡＭのメモリセル１００ｚは、１対の負荷トランジス
タ１０２および１０５と、１対の駆動トランジスタ１０
１および１０４と、１対のアクセストランジスタ１０３
および１０６とを備える。

【００１４】アクセストランジスタ１０３は、能動領域
１３０内に形成されたｎ型の１対の不純物領域と、ゲー
ト電極１１３とにより構成される。不純物領域の一方は
コンタクトホール３０３を介してビット線１７１と接続
され、不純物領域の他方はコンタクトホール３０２を介
して記憶ノード１１６に接続されている。

【００１５】アクセストランジスタ１０６は、能動領域
１５０内に形成されたｎ型の１対の不純物領域と、ゲー
ト電極１１３とにより構成される。不純物領域の一方は
コンタクトホール３０９を介してビット線１７２に接続
され、不純物領域の他方は、コンタクトホール２０６を
介して記憶ノード１１５に接続されている。

【００１６】駆動トランジスタ１０１は、能動領域１３
０内に形成されたｎ型の１対の不純物領域と、ゲート電
極１１１とにより構成される。不純物領域の一方はコン
タクトホール３０７を介して接地ノード１７３に接続さ
れ、不純物領域の他方は、コンタクトホール３０２を介
して記憶ノード１１６に接続されている。

【００１７】駆動トランジスタ１０４は、能動領域１５
０内に形成されたｎ型の１対の不純物領域と、ゲート電
極１１２とにより構成される。不純物領域の一方はコン
タクトホール３０８を介して接地ノード１７４に接続さ
れ、不純物領域の他方は、コンタクトホール２０６を介
して記憶ノード１１５に接続されている。

【００１８】負荷トランジスタ１０２は、能動領域１４
０内に形成されたｐ型の１対の不純物領域と、ゲート電
極１１１とにより構成される。不純物領域の一方はコン
タクトホール３０１を介して記憶ノード１１６に接続さ
れ、不純物領域の他方は、コンタクトホール３０５を介
して電源ノード１７５に接続されている。

【００１９】負荷トランジスタ１０５は、能動領域１６
０内に形成されたｐ型の１対の不純物領域と、ゲート電
極１１２とにより構成される。不純物領域の一方はコン
タクトホール２０５を介して記憶ノード１１５に接続さ
れ、不純物領域の他方は、コンタクトホール３０６を介
して電源ノード１７５に接続されている。

【００２０】図４１は、図４０中のＡ−Ａ線に沿って見
た断面を示す図である。図４１を参照して、シリコン基
板１上に分離酸化膜２が形成されている。シリコン基板
１の表面にｐ型ウェル領域１０７ｐと、ｎ型ウェル領域
１０８ｎが形成されている。ｐ型ウェル領域１０７ｐに
能動領域１３０が形成されている。ｐ型ウェル領域１０
７ｐの表面では、１対の低濃度不純物領域１３１ａおよ
び１３１ｂと、１対の高濃度不純物領域１３２ａおよび
１３２ｂとが互いに距離を隔てて形成されている。低濃
度不純物領域１３１ａおよび１３１ｂと、高濃度不純物
領域１３２ａおよび１３２ｂとは、いわゆるＬＤＤ（Li
ghtly Doped Drain）構造を構成している。１対の低濃
度不純物領域１３１ａおよび１３１ｂの間にｐ型の不純
物領域により構成されるチャネルドープ領域１３３ｐが
形成されている。

【００２１】シリコン基板１上にゲート絶縁膜１１３ａ
を介在させてゲート電極１１３が形成されている。ゲー
ト電極１１３の側面は側壁酸化膜１２１で覆われ、上面
は上部酸化膜１２２で覆われている。分離酸化膜２上に
ゲート電極１１１が形成されている。ゲート電極１１１
も側壁酸化膜１２１と上部酸化膜１２２とで覆われてい
る。

【００２２】ｎ型ウェル領域１０８ｎに能動領域１４０
が形成されている。能動領域１４０は、ｐ型の低濃度不
純物領域１４１ａと、ｐ型の高濃度不純物領域１４２ａ
とを有する。

【００２３】シリコン基板１の表面を覆うように層間絶
縁膜２００が形成されている。層間絶縁膜２００には、
低濃度不純物領域１３１ａに達するコンタクトホール２
０４、低濃度不純物領域１３１ｂに達するコンタクトホ
ール２０３、ゲート電極１１１に達するコンタクトホー
ル２０２および低濃度不純物領域１４１ａに達するコン
タクトホール２０１がそれぞれ形成されている。コンタ
クトホール２０１〜２０４を充填するように、それぞれ
プラグ層２２１〜２２４が形成されている。それぞれの
プラグ層２２１、２２３および２２４に接するように層
間絶縁膜２００上にパッド電極２１１、２１２および２
１３が形成されている。プラグ層２２２に接するように
層間絶縁膜２００上に記憶ノード１１５が形成されてい
る。

【００２４】層間絶縁膜２００を覆うように層間絶縁膜
３００が形成されている。層間絶縁膜３００には、パッ
ド電極２１１、２１２および２１３に達するようにコン
タクトホール３０１、３０２および３０３が形成されて
いる。それぞれのコンタクトホール３０１〜３０３を充
填するようにプラグ層３２１〜３２３が形成されてい
る。プラグ層３２１および３２２に接するように記憶ノ
ード１１６が形成されている。層間絶縁膜３００上にビ
ット線１７１および電源ノード１７５が形成されてい
る。

【００２５】

【発明が解決しようとする課題】メモリセルにおいて
は、パッケージなどに含まれる放射性元素から放射線が
照射されて記憶している内容を失う、いわゆるソフトエ
ラー現象が起きることがある。たとえば、ＤＲＡＭ（ダ
イナミック型ランダムアクセスメモリ）では、キャパシ
タに蓄積された電荷が、α線の照射により発生した電荷
で中和されて記憶内容を喪失してしまうことが知られて
いる。上述のＳＲＡＭでも、α線により発生した電荷に
より記憶内容が反転するソフトエラー現象が知られてい
る。特に、近年、半導体デバイスが微細化されるにつれ
て蓄積電荷量が少なくなるため、容易に情報が反転して
しまうという問題がある。

【００２６】図４２は、従来のＳＲＡＭで生じる問題点
を説明するための図である。図４２を参照して、ＳＲＡ
Ｍのメモリセルに外部から矢印２２０で示す方向からα
線が飛来すると、このα線はシリコン基板１内で電子１
０ｅとホール１０ｈとを発生させる。今、記憶ノード１
１６に電荷が蓄えられており、記憶ノード１１６の電位
が相対的に高いものとする。この段階で矢印２２０で示
す方向からα線が飛来すると、シリコン基板１内で電子
１０ｅとホール１０ｈとが発生する。発生した電子は、
相対的に高い電位とされる高濃度不純物領域１３２ｂに
移動し、高濃度不純物領域１３２ｂの電位が相対的に低
くなる場合がある。そのため、記憶ノード１１６の電位
も相対的に低くなり、記憶ノード１１６の電位が、いわ
ゆるＶｓｓ電位へ反転する。これにより、記憶していた
データが消失するソフトエラーが起きるという問題があ
る。

【００２７】そこで、この発明は上述のような問題点を
解決するためになされたものであり、微細化をしてもソ
フトエラーの発生を防止することができるスタティック
型半導体記憶装置を提供することを目的とするものであ
る。

【００２８】

【課題を解決するための手段】この発明の１つの局面に
従ったスタティック型半導体記憶装置は、半導体基板
と、記憶ノードと、第２導電型の不純物領域と、第１導
電型の不純物領域とを備える。半導体基板は、第１導電
型の半導体領域を有する。記憶ノードは、半導体基板上
に形成される。第２導電型の半導体領域は、半導体領域
の表面に形成され、記憶ノードに電気的に接続される。
第１導電型の不純物領域は、第２導電型の不純物領域に
接触するように半導体領域に形成される。

【００２９】このように構成されたスタティック型半導
体記憶装置では、記憶ノードに電気的に接続された第２
導電型の不純物領域と、第１導電型の不純物領域とが接
触するように構成されているため、第２導電型の不純物
領域と第１導電型の不純物領域とは容量を持った状態と
なる。したがって、第２導電型の不純物領域および記憶
ノードに蓄積された電荷が第１導電型の不純物領域内の
反対の導電型の電荷を引き付けるため、第２導電型の不
純物領域に蓄積された電荷が消失するのを防止すること
ができる。その結果、記憶情報の反転が起こりにくく、
ソフトエラーの発生を防止することができる。

【００３０】この発明の別の局面に従ったスタティック
型半導体記憶装置は、半導体基板と、記憶ノードと、電
界効果トランジスタと、１対の第１導電型の不純物領域
とを備える。半導体基板は、第１導電型の半導体領域を
有する。記憶ノードは、半導体基板上に形成される。電
界効果トランジスタは、半導体領域に形成される。電界
効果トランジスタは、ゲート電極と、１対のソースおよ
びドレイン領域とを含む。ゲート電極は、半導体領域上
にゲート絶縁膜を介在させて形成される。１対のソース
およびドレイン領域は、ゲート電極の両側でかつ半導体
領域内に形成され、第２導電型の不純物領域により構成
され、その一方が記憶ノードに電気的に接続される。１
対の第１導電型の不純物領域は、ソースおよびドレイン
領域の下に位置する。第１導電型の不純物領域内の不純
物濃度は、１対の第１導電型の不純物領域の間の領域の
不純物濃度よりも大きい。

【００３１】このように構成されたスタティック型半導
体記憶装置においては、まず、記憶ノードに電気的に接
続されるソースおよびドレイン領域の下に第１導電型の
不純物領域が形成される。そのため、第１導電型の不純
物領域と、第２導電型の不純物領域により構成されるソ
ースおよびドレイン領域とが容量を持った状態となる。
これにより、記憶ノード、ソースおよびドレイン領域に
蓄積された電荷は第１導電型の不純物領域の反対の導電
型の電荷を引き付けるので、電荷の消失を防止すること
ができる。その結果、記憶情報の反転が起こりにくくな
り、いわゆるソフトエラーの発生を防止することができ
る。

【００３２】さらに、ソースおよびドレイン領域の下に
位置する領域において、１対の第１導電型の不純物領域
の濃度は、その間に位置する領域の第１導電型の不純物
濃度よりも大きい。これにより、第１導電型の不純物領
域とソースおよびドレイン領域との結合容量が大きくな
る。さらに、１対の第１導電型の不純物領域の間、すな
わち、ゲート電極の下において、第１導電型の不純物濃
度が小さいためチャネル領域に影響を与えることがな
い。その結果、電界効果トランジスタのしきい値を変動
させることがない。

【００３３】この発明のさらに別の局面に従ったスタテ
ィック型半導体記憶装置は、半導体基板と、記憶ノード
とを備える。記憶ノードは、半導体基板上に形成され
る。記憶ノードは、所定の方向に延びる第１の記憶ノー
ド部と、第１の記憶ノード部に向かい合うように第１の
記憶ノード部上に誘電体を介在させて形成され、第１の
記憶ノード部の延びる方向に沿って延びる第２の記憶ノ
ード部とを含む。

【００３４】このように構成されたスタティック型半導
体記憶装置においては、記憶ノードが第１の記憶ノード
部と第２の記憶ノード部とを有し、これらは誘電体を介
在させて互いに向かい合うように形成される。そのた
め、第１の記憶ノード部と第２の記憶ノード部が容量を
持った状態となり、いずれか一方に蓄積された電荷が他
方の反対導電型の電荷を引き付けるため記憶ノードに蓄
積された電荷の消失を防止することができる。そのた
め、ソフトエラーの発生を防止することができる。さら
に、第２の記憶ノード部は、第１の記憶ノード部の延び
る方向に沿って延びるため、第１の記憶ノード部と第２
の記憶ノード部との対向面積が大きくなる。その結果、
さらに効果的にソフトエラーの発生を防止することがで
きる。

【００３５】好ましくは、スタティック型半導体記憶装
置は、半導体基板に形成された、電位がほぼ一定の領域
をさらに備える。第１の記憶ノード部は、電位がほぼ一
定の領域に電気的に接続される。この場合、第１の記憶
ノードの電位がほぼ一定とされるため、第１の記憶ノー
ドの電位が変動する場合に比べて第２の記憶ノードの電
位が安定する。そのため、確実に第２の記憶ノードに電
荷を蓄積することができる。

【００３６】また好ましくは、第１の記憶ノード部は、
第２の記憶ノード部のほぼすべての平面領域上に形成さ
れる。この場合、特に第１の記憶ノード部と第２の記憶
ノード部の対向面積が大きくなるため、第１の記憶ノー
ド部と第２の記憶ノード部との結合容量を大きくするこ
とができる。その結果、さらに効果的にソフトエラーの
発生を防止することができる。

【００３７】また好ましくは、スタティック型半導体記
憶装置は、負荷トランジスタおよび駆動トランジスタを
さらに備える。記憶ノードは、負荷トランジスタまたは
駆動トランジスタのゲート電極である。

【００３８】さらに好ましくは、スタティック型半導体
記憶装置は、１対の駆動トランジスタをさらに備える。
記憶ノードは一方の駆動トランジスタのゲート電極と他
方の駆動トランジスタのドレイン領域とを電気的に接続
する。

【００３９】この発明のさらに別の局面に従ったスタテ
ィック型半導体記憶装置は、半導体基板と、第１導電型
の半導体領域と、第２導電型の半導体領域と、電界効果
トランジスタとを備える。第１導電型の半導体領域は半
導体基板に形成される。第２導電型の半導体領域は第１
導電型の半導体領域に接するように半導体基板に形成さ
れる。電界効果トランジスタは、第１導電型の半導体領
域に形成された第１導電型のチャネル領域を有する。第
２導電型の半導体領域は、第１導電型の半導体領域に接
触し、チャネル領域に向かって延びる第１の延在領域を
含む。

【００４０】このように構成されたスタティック型半導
体記憶装置では、第２の半導体領域が、チャネル領域に
向かって延びる第１の延在領域を含むため、チャネル領
域近傍でα線などの飛来によりキャリアが発生しても、
このキャリアを第１の延在領域で吸収することができ
る。その結果、このキャリアが第１導電型の半導体領域
に接続された記憶ノードに影響を与えることがなくな
る。その結果ソフトエラーの発生を防止することができ
る。

【００４１】また好ましくは、第２導電型の半導体領域
には、第２導電型のキャリアを引き付けるように第１導
電型の半導体領域の電位と異なる電位が印加される。こ
の場合、第１導電型の半導体領域に第２導電型のキャリ
アが発生した場合であっても、この第２導電型のキャリ
アは、第１導電型の半導体領域から、第１の延在領域を
介して第２導電型の半導体領域に引き付けられる。その
結果、第２導電型のキャリアが第１導電型の半導体領域
に形成されたトランジスタに影響を与えることがない。
その結果、ソフトエラーの発生をさらに防止することが
できる。

【００４２】また好ましくは、第２導電型の半導体領域
は、第１導電型の半導体領域を覆う第２の延在領域をさ
らに含む。この場合、第２の延在領域は第１導電型の半
導体領域を取囲むこととなるため、さらに効果的にソフ
トエラーの発生を防止することができる。

【００４３】この発明のさらに別の局面に従ったスタテ
ィック型半導体記憶装置は、半導体基板と、ゲート電極
と、側壁誘電膜と、ソースおよびドレイン領域と、導電
層とを備える。ゲート電極は、半導体基板の上にゲート
絶縁膜を介在させて形成され、記憶ノードに電気的に接
続される。側壁誘電膜はゲート電極の側壁に接触するよ
うに形成される。ソースおよびドレイン領域は、ゲート
電極の両側でかつ半導体基板の表面に形成される。導電
層は、ソースおよびドレイン領域の一方に接続され、か
つ側壁誘電膜を介在させてゲート電極上に形成される。

【００４４】このように構成されたスタティック型半導
体記憶装置においては、導電層は、側壁絶縁膜を介在さ
せてゲート電極上に形成されるため、導電層とゲート電
極とが容量を持った状態となる。ゲート電極は記憶ノー
ドに電気的に接続されているため、記憶ノードおよびゲ
ート電極に蓄積された電荷が導電層内の反対の導電型の
電荷を引き付けることになる。その結果、記憶ノードお
よびゲート電極に蓄積された電荷の消失を防止すること
ができるので、ソフトエラーの発生を防止することがで
きる。

【００４５】さらに好ましくは、導電層の電位はほぼ一
定とされる。この場合、安定してゲート電極および記憶
ノードの電荷を蓄積することができる。

【００４６】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。

【００４７】（実施の形態１）図１は、この発明の実施
の形態１に従ったＳＲＡＭの平面図である。図１を参照
して、この発明の実施の形態１に従ったメモリセル１０
０ａは、１対の負荷トランジスタ１０２および１０５
と、１対の駆動トランジスタ１０１および１０４と、１
対のアクセストランジスタ１０３および１０６とを備え
る。

【００４８】アクセストランジスタ１０３は、能動領域
４３０内に形成されたｎ型の１対の不純物領域と、ゲー
ト電極１１３とにより構成される。不純物領域の一方は
コンタクトホール３０３を介してビット線１７１と接続
され、不純物領域の他方はコンタクトホール３０２を介
して記憶ノード１１６に接続されている。

【００４９】アクセストランジスタ１０６は、能動領域
４５０内に形成されたｎ型の１対の不純物領域と、ゲー
ト電極１１３とにより構成される。不純物領域の一方は
コンタクトホール３０９を介してビット線１７２に接続
され、不純物領域の他方は、コンタクトホール２０６を
介して記憶ノード１１５に接続されている。

【００５０】駆動トランジスタ１０１は、能動領域４３
０内に形成されたｎ型の１対の不純物領域と、ゲート電
極１１１とにより構成される。不純物領域の一方はコン
タクトホール３０７を介して接地ノード１７３に接続さ
れ、不純物領域の他方は、コンタクトホール３０２を介
して記憶ノード１１６に接続されている。

【００５１】駆動トランジスタ１０４は、能動領域４５
０内に形成されたｎ型の１対の不純物領域と、ゲート電
極１１２とにより構成される。不純物領域の一方はコン
タクトホール３０８を介して接地ノード１７４に接続さ
れ、不純物領域の他方は、コンタクトホール２０６を介
して記憶ノード１１５に接続されている。

【００５２】負荷トランジスタ１０２は、能動領域４４
０内に形成されたｐ型の１対の不純物領域と、ゲート電
極１１１とにより構成される。不純物領域の一方はコン
タクトホール３０１を介して記憶ノード１１６に接続さ
れ、不純物領域の他方は、コンタクトホール３０５を介
して電源ノード１７５に接続されている。

【００５３】負荷トランジスタ１０５は、能動領域４６
０内に形成されたｐ型の１対の不純物領域と、ゲート電
極１１２とにより構成される。不純物領域の一方はコン
タクトホール２０５を介して記憶ノード１１５に接続さ
れ、不純物領域の他方は、コンタクトホール３０６を介
して電源ノード１７５に接続されている。

【００５４】ｎ型ウェル領域１０８ｎに負荷トランジス
タ１０２および１０５が形成されている。ｐ型ウェル領
域１０７ｐに駆動トランジスタ１０１および１０４とア
クセストランジスタ１０３および１０６とが形成されて
いる。図の上側に位置する負荷トランジスタ１０２、駆
動トランジスタ１０１およびアクセストランジスタ１０
３と、図の下側に位置する負荷トランジスタ１０５、駆
動トランジスタ１０４およびアクセストランジスタ１０
６は互いに対称形状に形成されている。

【００５５】ゲート電極１１１は、負荷トランジスタ１
０２と駆動トランジスタ１０１とに共有されている。ゲ
ート電極１１２は、負荷トランジスタ１０５と駆動トラ
ンジスタ１０４とに共有されている。ゲート電極１１３
はアクセストランジスタ１０３および１０６に共有され
ている。コンタクトホール２０２はゲート電極１１１と
記憶ノード１１５とを接続する。コンタクトホール３１
０はゲート電極１１２と記憶ノード１１６とを接続す
る。

【００５６】ゲート電極１１１および１１２は、それぞ
れ「Ｔ」字状であり、互いに向かい合うように形成され
ている。ゲート電極１１１および１１２上に「Ｖ」字状
の記憶ノード１１５が形成されている。記憶ノード１１
５上に「Ｔ」字状の記憶ノード１１６が形成されてい
る。

【００５７】図２は、図１で示すＳＲＡＭの能動領域を
示す図である。図２を参照して、能動領域４３０は、ｐ
型の不純物領域１３５ａ〜１３５ｃを有する。なお、図
２では、ｐ型の不純物領域１３５ａ〜１３５ｃは、能動
領域４３０よりも大きく記載されているが、能動領域４
３０内に不純物領域１３５ａ〜１３５ｃが位置する。不
純物領域１３５ａ〜１３３ｃは能動領域４３０におい
て、ゲート電極１１１および１１３が形成される領域以
外の領域に形成される。

【００５８】能動領域４４０は、ｎ型の不純物領域１４
５ａおよび１４５ｂを有する。不純物領域１４５ａおよ
び１４５ｂは能動領域４４０より大きく記載されている
が、実際には、能動領域４４０内に形成される。不純物
領域１４５ａおよび１４５ｂは、能動領域４４０のう
ち、ゲート電極１１１が形成される領域以外の領域に形
成される。

【００５９】能動領域４５０はｐ型の不純物領域１５５
ａ〜１５５ｃを有する。不純物領域１５５ａ〜１５５ｃ
は、能動領域４５０より大きく記載されているが、実際
には、能動領域４５０内に不純物領域１５５ａ〜１５５
ｃが形成される。不純物領域１５５ａ〜１５５ｃは、能
動領域４５０内でゲート電極１１２および１１３が形成
される領域以外の領域に形成される。

【００６０】能動領域４６０はｎ型の不純物領域１６５
ａおよび１６５ｂを有する。不純物領域１６５ａおよび
１６５ｂは、能動領域４６０より大きく記載されている
が、実際には、能動領域４６０内に形成される。不純物
領域１６５ａおよび１６５ｂは、能動領域４６０内でゲ
ート電極１１２が形成される領域以外の領域に形成され
る。

【００６１】図３は、図１中のＩＩＩ−ＩＩＩ線に沿っ
て見た断面を示す図である。図３を参照して、ＳＲＡＭ
のメモリセル１００ａは、半導体基板としてのシリコン
基板１と、記憶ノード１１６と、第２導電型の不純物領
域としてのｎ型の低濃度不純物領域１３１ｂおよびｎ型
の高濃度不純物領域１３２ｂと、第１導電型の不純物領
域としてのｐ型の不純物領域１３５ｂとを備える。シリ
コン基板１は、第１導電型の半導体領域としてのｐ型ウ
ェル領域１０７ｐを有する。記憶ノード１１６は、シリ
コン基板１の上に形成される。ｎ型の低濃度不純物領域
１３１ｂおよびｎ型の高濃度不純物領域１３２ｂは、ｐ
型ウェル領域１０７ｐの表面に形成され、記憶ノード１
１６に電気的に接続される。ｐ型の不純物領域１３５ｂ
は、ｎ型の高濃度不純物領域１３２ｂに接触するように
ｐ型ウェル領域１０７ｐに形成される。

【００６２】ＳＲＡＭのメモリセル１００ａは、電界効
果トランジスタとしてのアクセストランジスタ１０３を
備える。アクセストランジスタ１０３は、ゲート電極１
１３と、ソースおよびドレイン領域としての低濃度不純
物領域１３１ａおよび１３１ｂならびに高濃度不純物領
域１３２ａおよび１３２ｂとを含む。ゲート電極１１３
はシリコン基板１上にゲート絶縁膜１１３ａを介在させ
て形成される。低濃度不純物領域１３１ａおよび１３１
ｂならびに高濃度不純物領域１３２ａおよび１３２ｂ
は、ゲート電極１１３の両側でかつｐ型ウェル領域１０
７ｐ内に形成され、１対のｎ型の不純物領域により構成
される。その一方の低濃度不純物領域１３１ｂおよび高
濃度不純物領域１３２ｂが記憶ノード１１６に電気的に
接続される。またメモリセル１００ａは低濃度不純物領
域１３１ａおよび１３１ｂならびに高濃度不純物領域１
３２ａおよび１３２ｂの下に位置する、１対の第１導電
型の不純物領域としてのｐ型の不純物領域１３５ａおよ
び１３５ｂを備える。低濃度不純物領域１３１ａおよび
１３１ｂならびに高濃度不純物領域１３２ａおよび１３
２ｂの下に位置する領域において、不純物領域１３５ａ
および１３５ｂ内の不純物濃度は、１対の不純物領域１
３５ａおよび１３５ｂの不純物領域の間の領域の不純物
濃度よりも大きい。

【００６３】図４は、図３中のＩＶ−ＩＶ線に沿ったシ
リコン基板１の深さと不純物濃度との関係を示すグラフ
である。図４を参照して、この発明に従ったＳＲＡＭで
は、シリコン基板１の表面近傍でｎ型の不純物濃度が大
きくなっており、深さが深くなるにつれてその不純物濃
度は小さくなる。ｐ型の不純物濃度は、シリコン基板１
の表面では小さいが、ｎ型の不純物濃度が小さくなった
部分より深い部分では、ｐ型不純物の濃度が増える。そ
して、深さが０．２μｍを超えた領域でｐ型の不純物濃
度が最大となる。それより深い領域では、ｐ型不純物の
濃度はほぼ一定である。なお、ｎ型の不純物が拡散した
領域とｐ型の不純物が拡散した領域との境界部分は空乏
層となっている。

【００６４】図５は、従来の装置において図３のＩＶ−
ＩＶ線と同等の領域でのシリコン基板の深さと不純物濃
度との関係を示すグラフである。図５を参照して、従来
のＳＲＡＭでは、シリコン基板の表面近傍でｎ型の不純
物濃度が大きくなっており、深さが深くなるにつれてそ
の不純物濃度は小さくなる。ｐ型の不純物は、本発明の
ように深さが０．２μｍを超えた領域でのピークが存在
せず、ほぼ一定の濃度で分布している。

【００６５】図６は、この発明に従ったＳＲＡＭの作用
を説明するための図である。図６を参照して、この発明
に従ったＳＲＡＭでは、シリコン基板において、高濃度
不純物領域１３２ｂを構成するｎ型の不純物領域と、不
純物領域１３５ｂを構成するｐ型の不純物領域とが接触
しているため、これらは、互いに対向してキャパシタを
構成する。すなわち、ｎ型の不純物が拡散した領域に
は、ホール１０ｈが蓄積され、ｐ型不純物が拡散した領
域には電子１０ｅが蓄積する。これらが互いに空乏層を
介して引き付け合う。その結果、ｎ型の不純物領域内に
蓄積されたホール１０ｈは、他の電子やホールなどの影
響を受けにくくなる。そのため、低濃度不純物領域１３
１ｂ、高濃度不純物領域１３２ｂおよび記憶ノード１１
６に蓄積されたホールの消失を防止することができ、い
わゆるソフトエラーの発生を防止することができる。

【００６６】図７は、従来のＳＲＡＭの作用を説明する
ための図である。図７を参照して、従来のＳＲＡＭで
は、ｐ型の不純物が拡散した領域において、不純物のピ
ークが存在しない。そのため、ｐ型の不純物領域とｎ型
の不純物領域とは電極間の距離が広いキャパシタを構成
する。このようなキャパシタにおいても、ｎ型の不純物
領域内にホールが蓄積され、ｐ型の不純物領域内に電子
が蓄積され、これらは容量結合するがその容量は小さ
い。その結果、ｎ型の不純物領域に蓄積されたホールは
他のホールや電子の影響を受けやすく、メモリの消失を
招くことになる。

【００６７】次に、図３で示す本発明に従ったＳＲＡＭ
の製造方法について、図面を参照して説明する。図８〜
図１６は、本発明に従ったＳＲＡＭの製造工程を説明す
るための図である。図８を参照して、シリコン基板１の
表面に分離酸化膜２を形成する。シリコン基板１の表面
に所定の部分を覆うレジストパターン５０１を形成す
る。レジストパターン５０１をマスクとして、矢印５０
２で示す方法からリンをシリコン基板１に注入エネルギ
２００ｋｅＶ〜１．５ＭｅＶ、注入量１×１０¹³ｃｍ^-2
の条件で注入する。これにより、ｎ型ウェル領域１０８
ｎを形成する。次に、レジストパターン５０１をマスク
として矢印５０２で示す方向からシリコン基板１の表面
に砒素またはリンを注入エネルギ２００ｋｅＶ以下、注
入量１×１０¹²ｃｍ^-2の条件で注入する。これにより、
チャネルドープ領域１４３ｎを形成する。

【００６８】図９を参照して、シリコン基板１の表面に
所定の領域を露出させるレジストパターン５０３を形成
する。レジストパターン５０３をマスクとしてシリコン
基板１の表面に矢印５０４で示す方向からボロンを注入
エネルギ２００ｋｅＶ〜１ＭｅＶ、注入量１×１０¹³ｃ
ｍ^-2の条件で注入する。これにより、ｐ型ウェル領域１
０７ｐを形成する。レジストパターン５０３をマスクと
してシリコン基板１の表面に矢印５０４で示す方向から
ボロンを注入エネルギ２００ｋｅＶ以下、注入量１×１
０¹²ｃｍ^-2の条件で注入する。これによりチャネルドー
プ領域１３３ｐを形成する。

【００６９】図１０を参照して、シリコン基板１の表面
に、シリコン酸化膜、ポリシリコン膜、シリコン酸化膜
を積層する。これらの上にゲート電極のパターンを有す
るレジストパターンを形成する。レジストパターンをマ
スクとしてシリコン酸化膜、ポリシリコン膜およびシリ
コン酸化膜をエッチングする。これにより、ゲート絶縁
膜１１３ａと、ゲート電極１１３と、上部酸化膜１２２
とを形成する。また、分離酸化膜２上でも、ゲート電極
１１１と、上部酸化膜１２２とを形成する。シリコン基
板１の表面にレジストパターン５０５を形成する。レジ
ストパターン５０５をマスクとしてシリコン基板１の表
面に矢印５０６で示す方向からボロンを注入エネルギ１
０ｋｅＶ以下、注入量１×１０¹³ｃｍ^-2で注入する。こ
れによりｎ型ウェル領域１０８ｎの表面に低濃度不純物
領域１４１ａを形成する。

【００７０】図１１を参照して、シリコン基板１の表面
にレジストパターン５０７を形成する。レジストパター
ン５０７およびゲート電極１１３をマスクとしてシリコ
ン基板１の表面に矢印５０８で示す方向からリンまたは
砒素を注入エネルギ３０ｋｅＶ以下、注入量１×１０¹³
ｃｍ^-2の条件で注入する。これにより、ゲート電極１１
３の両側に低濃度不純物領域１３１ａおよび１３１ｂを
形成する。

【００７１】図１２を参照して、シリコン基板１の表面
を覆うようにシリコン酸化膜を形成する。このシリコン
酸化膜を全面エッチバックすることによりゲート電極１
１３および１１１の側壁に側壁酸化膜１２１を形成す
る。シリコン基板１の表面にレジストパターン５０９を
形成する。レジストパターン５０９をマスクとしてシリ
コン基板１の表面に矢印５１０で示す方向からＢＦ₂を
注入エネルギ１０ｋｅＶ以下、注入量５×１０¹⁵ｃｍ^-2
の条件で注入する。これにより、高濃度不純物領域１４
２ａを形成する。レジストパターン５０９をマスクとし
てシリコン基板１の表面に矢印５１０で示す方向から砒
素を注入エネルギ２００ｋｅＶ以下、注入量５×１０¹⁵
ｃｍ^-2の条件で注入する。これにより、不純物領域１４
５ａを形成する。

【００７２】図１３を参照して、シリコン基板１の表面
にレジストパターン５１１を形成する。レジストパター
ン５１１とゲート電極１１３と側壁酸化膜１２１とをマ
スクとして、矢印５１２で示す方向から砒素を注入エネ
ルギ４０ｋｅＶ以下、注入量５×１０¹⁵ｃｍ^-2以下の条
件で注入する。これにより、高濃度不純物領域１３２ａ
および１３２ｂを形成する。レジストパターン５１１お
よび側壁酸化膜１２１をマスクとして矢印５１２で示す
方向からＢＦ₂を注入エネルギ２００ｋｅＶ、注入量５
×１０¹⁵ｃｍ^-2の条件で注入する。これにより、不純物
領域１３５ａおよび１３５ｂを形成する。

【００７３】図１４を参照して、シリコン基板１の全面
を覆うようにシリコン酸化膜からなる層間絶縁膜２００
を形成する。

【００７４】図１５を参照して、層間絶縁膜２００の表
面にレジストパターン５１５を形成する。レジストパタ
ーン５１５をマスクとして層間絶縁膜２００をエッチン
グすることにより、低濃度不純物領域１４１ａに達する
コンタクトホール２０１、ゲート電極１１１に達するコ
ンタクトホール２０２、低濃度不純物領域１３１ｂに達
するコンタクトホール２０３および低濃度不純物領域１
３１ａに達するコンタクトホール２０４を形成する。

【００７５】図１６を参照して、コンタクトホール２０
１〜２０４を充填するようにタングステン層を形成す
る。タングステン層を全面エッチバックすることにより
コンタクトホール２０１〜２０４を充填するプラグ層２
２１〜２２４を形成する。層間絶縁膜２００上にポリシ
リコン層を形成する。ポリシリコン層上に所定の形状の
レジストパターンを形成する。このレジストパターンを
マスクとしてポリシリコン層をエッチングすることによ
り、プラグ層２２１、２２３および２２４に接するパッ
ド電極２１１、２１２および２１３と、プラグ層２２２
に接する記憶ノード１１５とを形成する。

【００７６】図３を参照して、層間絶縁膜２００を覆う
ように層間絶縁膜３００を形成する。層間絶縁膜３００
上に所定の形状のレジストパターンを形成する。レジス
トパターンをマスクとして層間絶縁膜３００をエッチン
グすることにより、パッド電極２１１、２１２および２
１３に達するコンタクトホール３０１、３０２および３
０３を形成する。コンタクトホール３０１、３０２およ
び３０３を充填するようにタングステン層を形成する。
タングステン層を全面エッチバックすることにより、コ
ンタクトホール３０１、３０２および３０３を充填する
プラグ層３２１、３２２および３２３を形成する。層間
絶縁膜３００上にアルミニウム膜を形成する。このアル
ミニウム膜上に所定の形状のレジストパターンを形成
し、レジストパターンに従ってアルミニウム膜をエッチ
ングする。これによりビット線１７１、記憶ノード１１
６および電源ノード１７５を形成する。これにより図３
で示すＳＲＡＭのメモリセル１００ａが完成する。

【００７７】このように構成されたこの発明の実施の形
態１に従ったＳＲＡＭにおいては、まず、図３および６
で示すように、ｎ型の不純物領域に構成される低濃度不
純物領域１３１ａおよび１３２ｂならびに高濃度不純物
領域１３２ａおよび１３２ｂと、その下に位置するｐ型
の不純物領域により構成される不純物領域１３５ａおよ
び１３５ｂとが容量結合する。そのため、低濃度不純物
領域１３１ａおよび１３１ｂと高濃度不純物領域１３２
ａおよび１３２ｂとに蓄えられた電荷が確実にこの領域
に固定される。したがって、アルファ線が飛来してホー
ルおよび電子を発生させた場合にも、ホールおよび電子
の影響を低濃度不純物領域１３１ａおよび１３１ｂなら
びに高濃度不純物領域１３２ａおよび１３２ｂ内の電荷
が受けることがない。その結果、ソフトエラーの発生を
防止することができる。

【００７８】さらに、この製造方法では、高濃度不純物
領域１３２ａおよび１３２ｂを製造するためのマスクと
同一のマスクを用いて不純物領域１３５ａおよび１３５
ｂを形成することができる。そのため、マスクを増やす
ことなくソフトエラー耐性に優れたＳＲＡＭを提供する
ことができる。

【００７９】さらに、この実施の形態では、能動領域の
すべての部分について、容量結合させるための不純物領
域を形成したが、記憶ノードと接続される不純物領域に
のみ、容量結合のための不純物領域を形成してもよい。

【００８０】また、図３で示す断面において、アクセス
トランジスタ１０３のしきい値に影響を与えないため
に、不純物領域１３５ａおよび１３５ｂを、アクセスト
ランジスタ１０３のチャネル領域から離れた領域に形成
してもよい。

【００８１】さらに、不純物領域１３５ａおよび１３５
ｂの間のｐ型の不純物濃度は、不純物領域１３５ａおよ
び１３５ｂ内の不純物濃度よりも小さい。そのため、不
純物領域１３５ａおよび１３５ｂを形成しても、アクセ
ストランジスタ１０３のしきい値に影響を与えることが
少ない。

【００８２】また、ゲート電極１１１、１１２および１
１３は、ポリシリコンの１層の構造だけでなく、ポリシ
リコンとタングステンシリサイド等の２層構造として低
抵抗化を図ることが可能である。さらに、いわゆる埋込
チャネル方式のチャネル領域を形成してもよい。

【００８３】また、不純物領域を形成するためのイオン
種や注入エネルギおよび注入量はあくまで例示であっ
て、本発明の範囲はこれらに制限されるものではない。

【００８４】さらに、層間絶縁膜３００上に形成される
ビット線１７１、記憶ノード１１６および電源ノード１
７５はアルミニウムでなく銅で構成してもよい。

【００８５】さらに、砒素を注入して高濃度不純物領域
１３２ａおよび１３２ｂを形成し、ボロンを注入して不
純物領域１３５ａおよび１３５ｂを形成する場合には、
ボロンの注入エネルギは砒素の注入エネルギの半分以上
２倍以下とすることが好ましい。

【００８６】また、ＢＦ₂を注入して高濃度不純物領域
１４２ａを形成し、リンを注入して不純物領域１４５ａ
を形成する場合には、リンの注入エネルギはＢＦ₂の注
入エネルギの２倍以上１０倍以下であることが好まし
い。さらに、ボロンを注入して高濃度不純物領域１４２
ａを形成し、リンを注入して不純物領域１４５ａを形成
する場合には、リンの注入エネルギはボロンの注入エネ
ルギの１０倍から５０倍であることが好ましい。

【００８７】（実施の形態２）図１７は、この発明の実
施の形態２に従ったＳＲＡＭの平面図である。図１７を
参照して、この発明の実施の形態２に従ったＳＲＡＭの
メモリセル１００ｂは、ゲート電極１８１、１８２およ
び１８３の構造が図１に示すゲート電極と異なる。すな
わち、ゲート電極１８１は、下部電極１８１Ｌおよび上
部電極１８１Ｈにより構成され、ゲート電極１８２は、
下部電極１８２Ｌおよび上部電極１８２Ｈにより構成さ
れ、ゲート電極１８３は下部電極１８３Ｌおよび上部電
極１８３Ｈにより構成される。また、能動領域１３０、
１４０、１５０および１６０の構造が図１の能動領域と
異なる。それぞれのゲート電極１８１、１８２および１
８３は２層構造とされている。また、ゲート電極１８１
の上部電極１８１Ｈは、コンタクトホール２５９および
導電層１７７を介して接地ノード１７３に電気的に接続
されている。

【００８８】図１８は、図１７中のＸＶＩＩＩ−ＸＶＩ
ＩＩ線に沿って見た断面を示す図である。図１８を参照
して、この発明の実施の形態２に従ったＳＲＡＭのメモ
リセル１００ｂでは、ゲート電極１８１および１８３の
構造が図３で示す実施の形態１に従ったＳＲＡＭのメモ
リセル１００ａと異なる。すなわち、ＳＲＡＭのゲート
電極１８１は、下部電極１８１Ｌと、その下部電極上に
シリコン誘電体としてのシリコン酸化膜５２４を介在さ
せて形成された上部電極１８１Ｈの２層構造となってい
る。また、ゲート電極１８３も下部電極１８３Ｌと、そ
の下部電極１８３Ｌ上にシリコン酸化膜５２４を介在さ
せて形成された上部電極１８３Ｈの２層構造となってい
る。さらに、高濃度不純物領域１３２ａ、１３２ｂおよ
び１４２ａ下に、反対導電型の不純物領域が存在しな
い。

【００８９】図１８で示すＳＲＡＭのメモリセル１００
ｂは、シリコン基板１と、シリコン基板１上に形成され
た記憶ノードとしてのゲート電極１８１とを備える。ゲ
ート電極１８１は、所定の方向に延びる第１の記憶ノー
ド部としての上部電極１８１Ｈと、上部電極１８１Ｈに
向かい合うように上部電極１８１Ｈ上に誘電体としての
シリコン酸化膜５２４を介在させて形成され、上部電極
１８１Ｈの延びる方向に沿って延びる第２の記憶ノード
部としての下部電極１８１Ｌとを有する。上部電極１８
１Ｈは、ほぼ一定の電位の領域としての接地ノード１７
３に電気的に接続される。さらに、図１７で示すよう
に、上部電極１８１Ｈ、１８２Ｈおよび１８３Ｈは、下
部電極１８１Ｌ、１８１Ｈおよび１８３Ｌのほぼすべて
の平面領域上に形成される。また、上部電極１８１Ｈ
は、ほぼ一定の電位の電源ノード１７５と電気的に接続
されてもよい。また、上部電極１８２Ｈを接地ノード１
７４と電気的に接続してもよい。さらに、上部電極１８
２Ｈを電源ノード１７５ト電気的に接続してもよい。ゲ
ート電極１８１は、駆動トランジスタ１０１および負荷
トランジスタ１０２のゲート電極である。

【００９０】図１９は、図１７中のＸＩＸ−ＸＩＸ線に
沿って見た断面を示す図である。図１９を参照して、シ
リコン基板１にはｐ型ウェル領域１０７ｐが形成され、
その表面に分離酸化膜２が形成されている。分離酸化膜
２の間に能動領域１３０を構成する低濃度不純物領域１
３１ｃおよび高濃度不純物領域１３２ｃが形成される。
分離酸化膜２上にゲート電極１８１が形成されている。
ゲート電極１８１は、分離酸化膜２上の下部電極１８１
Ｌと、下部電極１８１Ｌ上にシリコン酸化膜５２４を介
在させて形成された上部電極１８１Ｈとにより構成され
る。ゲート電極１８１の側壁に側壁酸化膜１２１が形成
され、ゲート電極１８１の上部に上部酸化膜１２２が形
成されている。

【００９１】ゲート電極１８１を覆うように層間絶縁膜
２００が形成されている。層間絶縁膜２００には、低濃
度不純物領域１３１ｃに達するコンタクトホール２０７
と、コンタクトホール２５９が形成されている。コンタ
クトホール２０７およびコンタクトホール２５９を充填
するように、プラグ層２２７および２６９が形成されて
いる。プラグ層２２７および２６９に接するように層間
絶縁膜２００上に導電層１７７が形成されている。層間
絶縁膜２００を覆うように層間絶縁膜３００が形成され
ている。層間絶縁膜３００には導電層１７７に達するコ
ンタクトホール３０７が形成されている。コンタクトホ
ール３０７を充填するようにプラグ層３２７が形成さ
れ、プラグ層３２７と接触するように層間絶縁膜３００
上に接地ノード１７３が形成されている。

【００９２】次に、図１８および図１９で示すＳＲＡＭ
の製造方法について図２０〜図２２を参照して説明す
る。図２０〜図２２は、図１８および図１９で示す半導
体装置の製造方法を説明するための断面図である。図２
０を参照して、まず実施の形態１と同様に、シリコン基
板１に分離酸化膜２、ｎ型ウェル領域１０８ｎ、チャネ
ルドープ領域１４３ｎ、ｐ型ウェル領域１０７ｐ、チャ
ネルドープ領域１３３ｐを形成する。シリコン基板１の
表面にシリコン酸化膜５２２を形成する。シリコン酸化
膜５２２上にポリシリコン膜５２３を形成する。ポリシ
リコン膜５２３上に所定の形状のレジストパターン５２
１を形成する。

【００９３】図２１を参照して、レジストパターンをマ
スクとしてポリシリコン膜およびシリコン酸化膜をエッ
チングする。これにより、下部電極１８１Ｌおよび１８
３Ｌならびにゲート絶縁膜１１３ａを形成する。シリコ
ン基板１上にシリコン酸化膜５２４を形成する。シリコ
ン酸化膜５２４上にポリシリコン膜５２５を形成する。
ポリシリコン膜５２５上にシリコン酸化膜５２７を形成
する。シリコン酸化膜５２７上に所定の形状のレジスト
パターン５２６を形成する。

【００９４】図２２を参照して、レジストパターン５２
６をマスクとしてシリコン酸化膜５２７、ポリシリコン
膜５２５およびシリコン酸化膜５２４をエッチングす
る。これにより、上部電極１８１Ｈおよび１８３Ｈなら
びに下部電極１８１Ｌおよび１８３Ｌにより構成される
ゲート電極１８１および１８３を形成する。

【００９５】図１８を参照して、シリコン基板１の全面
にシリコン酸化膜を形成する。シリコン酸化膜を全面エ
ッチバックすることにより、ゲート電極１８１および１
８５の側壁に側壁酸化膜１２１を形成する。ゲート電極
１８１および１８３を覆うように層間絶縁膜２００を形
成する。層間絶縁膜２００上に所定の形状のレジストパ
ターンを形成し、このレジストパターンに従って層間絶
縁膜２００をエッチングすることにより、図１８で示す
コンタクトホール２０１、２０２、２０３および２０４
を形成すると同時に、図１９で示すコンタクトホール２
０７および２５９を形成する。コンタクトホール２０１
〜２０４、２０７および２５９を埋込むようにプラグ層
２２１、２２２、２２３、２２４、２２７および２６９
を形成する。層間絶縁膜２００上にポリシリコン膜を形
成し、このポリシリコン膜を所定のレジストパターンに
従ってパターニングする。これにより、パッド電極２１
１、２１２、２１３、記憶ノード１１５および導電層１
７７を形成する。その後、実施の形態１と同様に層間絶
縁膜３００、コンタクトホール３０１、３０２、３０３
および３０７、プラグ層３２１、３２２、３２３および
３２７、ビット線１７１、記憶ノード１１６、電源ノー
ド１７５および接地ノード１７３を形成する。

【００９６】このように構成されたＳＲＡＭでは、記憶
ノード１１５に接続される下部電極１８１Ｌが上部電極
１８１Ｈと誘電体膜を挟んで対向する。さらに、記憶ノ
ード１１６と接続される下部電極１８２Ｌも誘電体膜を
介在させて上部電極１８２Ｈと対向する。そのため、上
部電極と対向する下部電極が上部電極と容量結合をす
る。その結果、下部電極に蓄積された電荷が、α線等に
より発生したキャリアの影響を受けることが少なくな
る。その結果、下部電極１８１Ｌ、１８２Ｌおよび１８
３Ｌに蓄積された電荷の消失がなくなり、ソフトエラー
の発生を防止することができる。

【００９７】さらに、上部電極１８１Ｈはほぼ一定の電
位の接地ノード１７３と電気的に接続されている。その
ため下部電極１８１Ｌに蓄積される電荷の変動が少なく
なる。

【００９８】なお、この実施の形態２で示した高濃度不
純物領域１３２ａ、１３２ｂおよび１４２ａの下には不
純物領域が形成されていなかったが、実施の形態１と同
様に、高濃度不純物領域１３２ａ、１３２ｂおよび１４
２ａの下に、これらの導電型と反対の導電型の不純物領
域を形成してもよい。これにより、さらにソフトエラー
の発生を防止することができる。

【００９９】（実施の形態３）図２３は、この発明の実
施の形態３に従ったＳＲＡＭの平面図である。図２３を
参照して、この発明の実施の形態３に従ったＳＲＡＭの
メモリセル１００ｃでは、記憶ノード１８５が２層構造
とされている点で、実施の形態２に従ったＳＲＡＭのメ
モリセル１００ｂと異なる。さらに、記憶ノード１８５
を構成する上部電極１８５Ｈおよび下部電極１８５Ｌの
うち、上部電極１８５Ｈがコンタクトホール３０８を介
して接地ノード１７４に電気的に接続されている。な
お、上部電極１８５Ｈを電源ノード１７５と電気的に接
続してもよい。

【０１００】図２４は、図２３中のＸＸＩＶ−ＸＸＩＶ
線に沿って見た断面を示す図である。図２４を参照し
て、この発明の実施の形態３に従ったＳＲＡＭのメモリ
セル１００ｃは、シリコン基板１と、シリコン基板１上
に形成された記憶ノード１８５とを備える。記憶ノード
１８５は、所定の方向に延びる第１の記憶ノードとして
の上部電極１８５Ｈと、上部電極１８５Ｈに向かい合う
ように上部電極１８５Ｈ上に誘電体としてのシリコン酸
化膜５５１を介在させて形成され、上部電極１８５Ｈの
延びる方向に沿って延びる、第２の記憶ノードとしての
下部電極１８５Ｌとを備える。上部電極１８５Ｈは、電
位がほぼ一定の領域としての接地ノード１７４に電気的
に接続される。また、記憶ノード１８５は、一方の駆動
トランジスタである駆動トランジスタ１０１のゲート電
極１１１と、他方の駆動トランジスタである駆動トラン
ジスタ１０４のドレイン領域とを電気的に接続する。

【０１０１】図２５は、図２３中のＸＸＶ−ＸＸＶ線に
沿って見た断面を示す図である。図２５を参照して、シ
リコン基板１の表面にｐ型ウェル領域１０７ｐが形成さ
れている。ｐ型ウェル領域１０７ｐ内に分離酸化膜２が
形成されている。隣合う分離酸化膜２の間に低濃度不純
物領域１５１ａおよび高濃度不純物領域１５２ａを有す
る能動領域１５０が形成されている。シリコン基板１の
表面を覆うように層間絶縁膜２００が形成されている。
層間絶縁膜２００には、低濃度不純物領域１５１ａの表
面に達するコンタクトホール２０８が形成されている。
コンタクトホール２０８に接するように上部電極１８５
Ｈが形成されている。層間絶縁膜２００を覆うように層
間絶縁膜３００が形成されている。層間絶縁膜３００に
は、上部電極１８５Ｈに達するコンタクトホール３０８
が形成されている。コンタクトホール３０８を充填する
ようにプラグ層３２８が形成されている。プラグ層３２
８に接するように接地ノード１７４が形成されている。

【０１０２】このような下部電極１８５Ｌおよび上部電
極１８５Ｈからなる記憶ノード１８５の製造方法は、実
施の形態２で示した２層構造のゲート電極の製造方法と
同様である。すなわち、実施の形態１と同様の方法に従
ってシリコン基板１上にｎ型ウェル領域１０８ｎ、ｐ型
ウェル領域１０７ｐ、分離酸化膜２、能動領域１３０お
よび１４０、アクセストランジスタ１０３、層間絶縁膜
２００、コンタクトホール２０１〜２０４、プラグ層２
２１〜２２４を形成する。層間絶縁膜２００上にポリシ
リコン膜を形成し、このポリシリコン膜上に所定の形状
のレジストパターンを形成する。レジストパターンに従
ってポリシリコン膜をエッチングすることによりパッド
電極２１１、２１２および２１３を形成すると同時に、
下部電極１８５Ｌを形成する。下部電極１８５Ｌ上にシ
リコン酸化膜５５１を形成し、その上にポリシリコン膜
を形成する。ポリシリコン膜上に所定の形状のレジスト
パターンを形成し、レジストパターンに従ってポリシリ
コン膜をエッチングする。これにより上部電極１８５Ｈ
を形成する。層間絶縁膜２００を覆うように層間絶縁膜
３００を形成する。層間絶縁膜３００上に所定の形状の
レジストパターンを形成し、レジストパターンに従って
層間絶縁膜３００をエッチングすることによりコンタク
トホール３０１、３０２および３０３を形成する。コン
タクトホール３０１〜３０３を充填するようにプラグ層
３２１〜３２３を形成する。層間絶縁膜３００上にビッ
ト線１７１、記憶ノード１１６および電源ノード１７５
を形成して図２４で示す半導体装置が完成する。

【０１０３】このようなＳＲＡＭのメモリセル１００ｃ
でも、実施の形態２で示したメモリセル１００ｂと同様
の効果がある。

【０１０４】（実施の形態４）図２６は、この発明の実
施の形態４に従ったＳＲＡＭのメモリセルの平面図であ
る。図２６で示すメモリセル１００ｄでは、記憶ノード
１８６が下部電極１８６Ｌと、その下部電極１８６Ｌ上
にシリコン酸化膜を介在させて形成された上部電極１８
６Ｈの２層構造で形成されている点で、実施の形態３に
従ったメモリセル１００ｃと異なる。上部電極１８６Ｈ
は接地ノード１７３と同一平面において接続されてい
る。すなわち、接地ノード１７３が延長されて上部電極
１８６Ｈと接続されている。上部電極１８６Ｈはコンタ
クトホール３０７を介して能動領域１３０と接続されて
いる。コンタクトホール３０７が設けられる部分には、
下部電極１８６Ｌが存在しない。

【０１０５】図２７は、図２６中のＸＸＶＩＩ−ＸＸＶ
ＩＩ線に沿って見た断面を示す図である。図２７を参照
して、この発明の実施の形態４に従ったＳＲＡＭのメモ
リセル１００ｄでは、記憶ノード１８６が下部電極１８
６Ｌと、下部電極１８６Ｌの上に誘電体としてのシリコ
ン酸化膜５５３を介在させて形成された上部電極１８６
Ｈとにより構成される点で、実施の形態３で示すメモリ
セル１００ｃと異なる。すなわち、メモリセル１００ｄ
は、シリコン基板１と、シリコン基板１上に形成された
記憶ノード１８６とを備える。記憶ノード１８６は、所
定の方向に延びる第１の記憶ノード部としての上部電極
１８６Ｈと、上部電極１８６Ｈに向かい合うように上部
電極１８６Ｈ上に誘電体としてのシリコン酸化膜５５３
を介在させて形成され、上部電極１８６Ｈの延びる方向
に沿って延びる第２の記憶ノードとしての下部電極１８
６Ｌとを備える。上部電極１８６Ｈは、電位がほぼ一定
の領域としての接地ノード１７３と電気的に接続され
る。なお、上部電極１８６Ｈを電源ノード１７５と電気
的に接続してもよい。上部電極１８６Ｈは、下部電極１
８６Ｌのほぼすべての平面領域上に形成される。記憶ノ
ード１８６は、一方の駆動トランジスタとしての駆動ト
ランジスタ１０４のゲート電極１１２と、他方の駆動ト
ランジスタとしての駆動トランジスタ１０１のドレイン
領域とを電気的に接続する。

【０１０６】次に、図２７で示すＳＲＡＭのメモリセル
の製造方法について説明する。シリコン基板１上に分離
酸化膜２、ｎ型ウェル領域１０８ｎ、ｐ型ウェル領域１
０７ｐ、アクセストランジスタ１０３、層間絶縁膜２０
０、プラグ層２２１〜２２４、パッド電極２１１〜２１
３、記憶ノード１１５、層間絶縁膜３００、プラグ層３
２１〜３２３を形成する。層間絶縁膜３００上にアルミ
ニウム膜を形成する。アルミニウム膜上に所定の形状の
レジストパターンを形成し、このレジストパターンに従
ってアルミニウム膜をエッチングする。これにより、ビ
ット線１７１、下部電極１８６Ｌおよび電源ノード１７
５を形成する。下部電極１８６Ｌ上にシリコン酸化膜５
５３を形成する。シリコン酸化膜５５３上にアルミニウ
ム膜を形成する。アルミニウム膜上にレジストパターン
を形成し、レジストパターンに従ってアルミニウム膜を
所定の形状にパターニングすることにより上部電極１８
６Ｈを形成する。これにより図２７で示すＳＲＡＭのメ
モリセル１００ｄが完成する。このように構成されたＳ
ＲＡＭのメモリセル１００ｄでも、実施の形態３で示し
たメモリセル１００ｃと同様の効果がある。

【０１０７】（実施の形態５）図２８は、この発明の実
施の形態５に従ったＳＲＡＭの平面図である。図２８を
参照して、この発明の実施の形態５に従ったＳＲＡＭの
メモリセル１００ｅでは、ウェル領域の構造が実施の形
態１に従ったメモリセル１００ａと異なる。すなわち、
メモリセル１００ｅでは、ｎ型ウェル領域１０８ｎと接
するように延在領域としてのｎ型ウェル領域５７１ｎが
形成されている点で、実施の形態１に従ったメモリセル
１００ａと異なる。ｎ型ウェル領域５７１ｎは、ｐ型ウ
ェル領域１０７ｐ下に形成され、ゲート電極１１３の近
傍まで延びている。ｎ型ウェル領域５７１ｎはｐ型ウェ
ル領域１０７ｐの下にもぐり込むような形状で形成され
ている。また、能動領域１３０、１４０、１５０および
１６０の構成が実施の形態１で示す能動領域４３０、４
４０、４５０および４６０と異なる。

【０１０８】図２９は、図２８中のＸＸＩＸ−ＸＸＩＸ
線に沿って見た断面を示す図である。図２９を参照し
て、この発明の実施の形態５に従ったＳＲＡＭのメモリ
セル１００ｅでは、ｎ型ウェル領域１０８ｎとｐ型ウェ
ル領域１０７ｐとの間にｎ型ウェル領域５７１ｎが形成
され、２つのｎ型ウェル領域１０８ｎおよび５７１ｎが
半導体領域５７１を構成している。すなわち、ＳＲＡＭ
のメモリセル１００ｅは、半導体基板としてのシリコン
基板１と、シリコン基板１に形成された第１導電型の半
導体領域としてのｐ型ウェル領域１０７ｐと、第２導電
型の半導体領域としての半導体領域５７１と、電界効果
トランジスタとしてのアクセストランジスタ１０３とを
備える。半導体領域５７１はｐ型ウェル領域１０７ｐに
接するように形成される。アクセストランジスタ１０３
は、ｐ型ウェル領域１０７ｐに形成され、第１導電型の
チャネル領域としてのｐ型のチャネルドープ領域１３３
ｐを有する。半導体領域５７１は、ｐ型ウェル領域１０
７ｐに接触し、チャネルドープ領域１３３ｐに向かって
延びる第１の延在領域としてのｎ型ウェル領域５７１ｎ
を含む。半導体領域５７１は図２８で示すように、コン
タクトホール３０５および３０６により電源ノード１７
５と電気的に接続されている。そのため、半導体領域５
７１には、第２導電型のキャリアとしての電子を引付け
るようにｐ型ウェル領域１０７ｐの電位と異なる電位が
印加されている。ｎ型ウェル領域５７１ｎは高濃度不純
物領域１３２ｂと接触しないように設けられている。ｎ
型ウェル領域５７１ｎは高濃度不純物領域１３２ｂに沿
って延びるように形成されている。

【０１０９】次に、図２９で示すメモリセル１００ｅの
製造方法について説明する。図３０は、図２９で示すメ
モリセルの製造方法を説明するための断面図である。図
３０を参照して、まず、実施の形態１と同様の条件によ
りシリコン基板１の表面に分離酸化膜２、ｎ型ウェル領
域１０８ｎ、チャネルドープ領域１４３ｎ、ｐ型ウェル
領域１０７ｐ、チャネルドープ領域１３３ｐを形成す
る。シリコン基板１の表面にレジストパターン５７３を
形成する。レジストパターン５７３をマスクとしてシリ
コン基板１の表面に矢印５７４で示す方向からリンを注
入エネルギ２００ｋｅＶ〜１．５ＭｅＶ、注入量１×１
０¹³ｃｍ^-2で注入する。これによりｎ型ウェル領域５７
１ｎを形成する。その後は、実施の形態１の工程と同様
の工程（不純物領域１３５ａ、１３５ｂおよび１４５ａ
を形成する工程を除く）に従って図２９で示すＳＲＡＭ
のメモリセル１００ｅが完成する。

【０１１０】このように構成されたメモリセル１００ｅ
においては、ｎ型ウェル領域５７１ｎは、アクセストラ
ンジスタ１０３に近づくように延び、かつ、その電位は
ｐ型ウェル領域内で発生した電子を引付けるように、ｐ
型ウェル領域１０７ｐの電位よりも高いように設定され
る。具体的には、ｐ型ウェル領域１０７ｐは接地電位と
され、ｎ型ウェル領域５７１ｎは電源電位とされる。こ
れにより、ｐ型ウェル領域１０７ｐ内にα線が飛来して
電子とホールが発生した場合にも、電子をｎ型ウェル領
域５７１ｎが引付けることができる。これにより、電子
がチャネルドープ領域１３３ｐに移動することがないた
め、アクセストランジスタ１０３の誤動作を防ぐことが
できる。その結果、ソフトエラーの発生を防止すること
ができる。

【０１１１】（実施の形態６）図３１は、この発明の実
施の形態６に従ったＳＲＡＭの平面図である。図３１を
参照して、この発明の実施の形態６に従ったＳＲＡＭの
メモリセル１００ｆでは、ｐ型ウェル領域１０７ｐの全
体を下から覆うようにｎ型ウェル領域５８１ｎが形成さ
れている点で、実施の形態５で示したメモリセル１００
ｅと異なる。ｎ型ウェル領域５８１ｎはｎ型ウェル領域
１０８ｎと接続され、ｐ型ウェル領域１０７ｐの全面を
覆う。ｎ型ウェル領域は、ｐ型ウェル領域と隣合うｎ型
ウェル領域（図示せず）まで続いている。

【０１１２】図３２は、図３１中のＸＸＸＩＩ−ＸＸＸ
ＩＩ線に沿って見た断面を示す図である。図３２を参照
して、この発明の実施の形態６に従ったＳＲＡＭのメモ
リセル１００ｆでは、ｐ型ウェル領域１０７ｐの下にｎ
型ウェル領域５８１ｎが構成されている点で、実施の形
態５に従ったメモリセル１００ｅと異なる。このような
ウェル構造は、いわゆるトリプルウェルとして知られて
いる。ｎ型ウェル領域５８１ｎはｐ型ウェル領域１０７
ｐの底面を覆う。ｎ型ウェル領域５８１ｎは、ｎ型ウェ
ル領域１０８ｎおよび５７１ｎとｐ型ウェル領域１０７
ｐに接触している。ｎ型ウェル領域５８１ｎは、ｐ型ウ
ェル領域１０７ｐの下にもぐり込むように形成されてい
る。第２導電型の半導体領域としての半導体領域５８１
は、第１導電型の半導体領域としてのｐ型ウェル領域１
０７ｐを覆う第２の延在領域としてのｎ型ウェル領域５
８１ｎを含む。

【０１１３】次に、図３２に示すメモリセルの製造方法
について説明する。図３３は、図３２で示すメモリセル
の製造方法を説明するための図である。まず、実施の形
態５と同様の工程に従い、シリコン基板１にｎ型ウェル
領域１０８ｎ、チャネルドープ領域１４３ｎ、ｐ型ウェ
ル領域１０７ｐ、チャネルドープ領域１３３ｐ、ｎ型ウ
ェル領域５７１ｎを形成する。シリコン基板１の表面に
レジストパターン５８３を形成する。レジストパターン
５８１をマスクとして矢印５８４で示す方向からシリコ
ン基板１にリンを注入エネルギ１．５〜３．０ＭｅＶ、
注入量５×１０ ¹³ｃｍ^-2の条件で注入する。これによ
り、ｎ型ウェル領域５８１ｎを形成する。その後、実施
の形態５と同様の工程に従ってＳＲＡＭのメモリセル１
００ｆを形成する。

【０１１４】このように構成されたメモリセル１００ｆ
でも、実施の形態５に従ったメモリセル１００ｅと同様
の効果がある。

【０１１５】ｎ型ウェル領域５８１ｎがｐ型ウェル領域
１０７ｐの全体を覆うため、さらにソフトエラーの発生
を効果的に防止することができる。

【０１１６】（実施の形態７）図３４は、この発明の実
施の形態７に従ったＳＲＡＭの平面図である。図３４を
参照して、この発明の実施の形態７に従ったＳＲＡＭの
メモリセル１００ｇでは、ゲート電極６１１、６１２お
よび６１３の構造が実施の形態１で示すメモリセル１０
０ａと異なる。さらに、コンタクトホール２０７がゲー
ト電極６１１を覆うように形成されている点で、実施の
形態１に従ったメモリセル１００ａと異なる。また、コ
ンタクトホール２０７上に図示しないコンタクトホール
が形成されている。さらに、能動領域１３０、１４０、
１５０および１６０の構造が、実施の形態１で示す能動
領域４３０、４４０、４５０および４６０と異なる。

【０１１７】図３５は、図３４中のＸＸＸＶ−ＸＸＸＶ
線に沿って見た断面を示す図である。図３５を参照し
て、シリコン基板１にｐ型ウェル領域１０７ｐが形成さ
れている。ｐ型ウェル領域１０７ｐに分離酸化膜２が形
成されている。分離酸化膜２の両側に駆動トランジスタ
１０１および１０４が形成されている。駆動トランジス
タ１０１は、ゲート電極６１１と、ゲート電極６１１の
両側に形成されたソースおよびドレイン領域を構成する
低濃度不純物領域１３１ｂおよび１３１ｃならびに高濃
度不純物領域１３２ｂおよび１３２ｃを有する。ゲート
電極６１１は、ポリシリコン層５９１、タングステンナ
イトライド層５９２およびタングステンシリサイド層５
９３の３層により構成される。また、ゲート電極６１１
上にシリコン酸化膜５９４およびシリコン窒化膜５９５
が形成されている。ゲート電極６１１の側壁に側壁窒化
膜５９６が形成されている。ゲート電極６１１下にはチ
ャネルドープ領域１３３ｐが形成されている。

【０１１８】駆動トランジスタ１０４は、シリコン基板
１の上にゲート絶縁膜１１２ａを介在させて形成された
ゲート電極６１２と、ゲート電極６１２の両側に形成さ
れたソースおよびドレイン領域としての低濃度不純物領
域１５１ａおよび１５１ｂならびに高濃度不純物領域１
５２ａおよび１５２ｂとにより構成される。ゲート電極
６１２は、ポリシリコン層５９１、タングステンナイト
ライド層５９２、タングステンシリサイド層５９３の３
層構造となっている。ゲート電極６１２上にシリコン酸
化膜５９４、シリコン窒化膜５９５が形成されている。
ゲート電極６１１の側壁に側壁窒化膜５９６が形成され
ている。ゲート電極６１２の下にはチャネルドープ領域
１５３ｐが形成されている。シリコン基板１の表面に層
間絶縁膜２００が形成されている。層間絶縁膜２００に
はコンタクトホール２０７および２０８が形成されてい
る。コンタクトホール２０７はその一部分がゲート電極
６１１に覆い被さるように形成されている。コンタクト
ホール２０７および２０８を充填するようにプラグ層２
２７および２２８が形成されている。層間絶縁膜２００
上にパッド電極２１７および２１８ならびに記憶ノード
１１５が形成されている。層間絶縁膜２００上に層間絶
縁膜３００が形成されている。層間絶縁膜３００には、
コンタクトホール３０７および３０８が形成されてい
る。コンタクトホール３０７および３０８を充填するよ
うにプラグ層３２７および３２８が形成されている。層
間絶縁膜３００上に接地ノード１７３および１７４と記
憶ノード１１６が形成されている。

【０１１９】すなわち、メモリセル１００ｇは、半導体
基板としてのシリコン基板１と、ゲート電極６１１と、
側壁誘電膜としての側壁窒化膜５９６と、ソースおよび
ドレイン領域としての低濃度不純物領域１３１ｂおよび
１３１ｃならびに１３２ｂおよび１３２ｃと、導電層と
してのプラグ層２２７とを有する。ゲート電極６１１
は、シリコン基板１の上にゲート絶縁膜１１３ａを介在
させて形成され、記憶ノード１１５に電気的に接続され
る。ゲート電極６１１の側壁に接触するように側壁窒化
膜５９６が形成される。低濃度不純物領域１３１ｂおよ
び１３１ｃと高濃度不純物領域１３２ｂおよび１３２ｃ
はゲート電極６１１の両側で、かつシリコン基板１の表
面に形成される。プラグ層２２１は、低濃度不純物領域
１３１ｃおよび高濃度不純物領域１３２ｃに接続され、
かつ、側壁窒化膜５９６を介在させてゲート電極６１１
上に形成される。さらに、プラグ層２２７の電位が一定
となるように、プラグ層２２７は、プラグ層３２７を介
して接地ノード１７３と電気的に接続されている。

【０１２０】次に、図３５で示すメモリセル１００ｇの
製造方法について説明する。図３６〜図３８は、図３５
で示すメモリセル１００ｇの製造方法を説明するための
断面図である。図３６を参照して、まず、実施の形態１
と同様の工程に従いシリコン基板１の表面に分離酸化膜
２を形成した後ｐ型ウェル領域１０７ｐならびにチャネ
ルドープ領域１３３ｐおよび１５３ｐを形成する。シリ
コン基板１の表面にシリコン酸化膜、ポリシリコン膜、
タングステンナイトライド層、タングステンシリサイド
層、シリコン酸化膜およびシリコン窒化膜を形成する。
シリコン窒化膜上にレジストパターン５９７を形成す
る。レジストパターン５９７に従って上述のそれぞれの
膜をエッチングすることにより、シリコン窒化膜５９
５、シリコン酸化膜５９４、タングステンシリサイド層
５９３、タングステンナイトライド層５９２、ポリシリ
コン層５９１、ゲート絶縁膜１１２ａおよび１１３ａを
形成する。シリコン基板１の表面に実施の形態１と同様
の条件で不純物イオンを注入することにより低濃度不純
物領域１３１ｂ、１３１ｃ、１５１ａおよび１５１ｂを
形成する。

【０１２１】図３７を参照して、シリコン基板１の表面
にシリコン窒化膜を形成する。このシリコン窒化膜を全
面エッチバックすることにより、ゲート電極６１１およ
び６１２の側壁に側壁窒化膜５９６を形成する。側壁窒
化膜５９６をマスクとして実施の形態１と同様の条件で
不純物イオンを注入することによりシリコン基板１に高
濃度不純物領域１３２ｂ、１３２ｃ、１５２ａおよび１
５２ｂを形成する。

【０１２２】図３８を参照して、シリコン基板１の表面
に層間絶縁膜２００を形成する。層間絶縁膜２００の表
面にレジストパターン５９９を形成する。レジストパタ
ーン５９９に従って層間絶縁膜２００をエッチングす
る。これによりコンタクトホール２０７および２０８を
形成する。コンタクトホール２０７の側壁は側壁窒化膜
５９６により規定される。

【０１２３】図３５を参照して、コンタクトホール２０
７および２０８を埋込むプラグ層２２７および２２８を
形成する。層間絶縁膜２００上にパッド電極２１７およ
び２１８と記憶ノード１１５を形成する。層間絶縁膜２
００上に層間絶縁膜３００を形成する。層間絶縁膜３０
０にコンタクトホール３０７および３０８を形成し、コ
ンタクトホール３０７および３０８を埋込むプラグ層３
２７および３２８を形成する。層間絶縁膜３００上に接
地ノード１７３および１７４と記憶ノード１１６とを形
成して図３５で示すＳＲＡＭのメモリセル１００ｇを形
成する。

【０１２４】このように構成されたＳＲＡＭのメモリセ
ル１００ｇにおいては、記憶ノード１１５と接続された
ゲート電極６１１は、側壁窒化膜５９６を介在してプラ
グ層２２７と対向する。そのため、ゲート電極６１１と
プラグ層２２７とが容量結合する。その結果、ゲート電
極６１１内に蓄えられた電荷がプラグ層２２７と容量結
合するため、α線の飛来等によりキャリアが発生して
も、ゲート電極６１１内に蓄積された電荷がこのキャリ
アの影響を受けることがない。そのため、ゲート電極６
１１内に蓄積された電荷の消失が起こることがなく、ソ
フトエラーの発生を防止することができる。さらに、プ
ラグ層２２７は接地ノード１７３と接続されて一定電位
とされるため、安定して電荷を保持することができる。

【０１２５】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、実施の形態１から７で示した
それぞれのメモリセルを組合せて新たなメモリセルを作
成してもよい。さらに、注入するイオン種、注入エネル
ギおよび注入量等はあくまで例示であり、本発明はこの
範囲に制限されるものではない。

【０１２６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１２７】

【発明の効果】この発明に従えば、ソフトエラーの発生
を防止できるスタティック型半導体記憶装置を提供する
ことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従ったＳＲＡＭの
平面図である。

【図２】 図１で示すＳＲＡＭの能動領域を示す平面図
である。

【図３】 図１中のＩＩＩ−ＩＩＩ線に沿って見た断面
を示す図である。

【図４】 図３中のＩＶ−ＩＶ線に沿ったシリコン基板
１の深さと不純物濃度との関係を示すグラフである。

【図５】 従来の装置において図３のＩＶ−ＩＶ線と同
等の領域でのシリコン基板の深さと不純物濃度との関係
を示すグラフである。

【図６】 この発明に従ったＳＲＡＭの作用を説明する
ための図である。

【図７】 従来のＳＲＡＭの作用を説明するための図で
ある。

【図８】 図３で示すＳＲＡＭの製造方法の第１工程を
示す断面図である。

【図９】 図３で示すＳＲＡＭの製造方法の第２工程を
示す断面図である。

【図１０】 図３で示すＳＲＡＭの製造方法の第３工程
を示す断面図である。

【図１１】 図３で示すＳＲＡＭの製造方法の第４工程
を示す断面図である。

【図１２】 図３で示すＳＲＡＭの製造方法の第５工程
を示す断面図である。

【図１３】 図３で示すＳＲＡＭの製造方法の第６工程
を示す断面図である。

【図１４】 図３で示すＳＲＡＭの製造方法の第７工程
を示す断面図である。

【図１５】 図３で示すＳＲＡＭの製造方法の第８工程
を示す断面図である。

【図１６】 図３で示すＳＲＡＭの製造方法の第９工程
を示す断面図である。

【図１７】 この発明の実施の形態２に従ったＳＲＡＭ
の平面図である。

【図１８】 図１７中のＸＶＩＩＩ−ＸＶＩＩＩ線に沿
って見た断面を示す図である。

【図１９】 図１７中のＸＩＸ−ＸＩＸ線に沿って見た
断面を示す図である。

【図２０】 図１８で示すＳＲＡＭの製造方法の第１工
程を示す断面図である。

【図２１】 図１８で示すＳＲＡＭの製造方法の第２工
程を示す断面図である。

【図２２】 図１８で示すＳＲＡＭの製造方法の第３工
程を示す断面図である。

【図２３】 この発明の実施の形態３に従ったＳＲＡＭ
の平面図である。

【図２４】 図２３中のＸＸＩＶ−ＸＸＩＶ線に沿って
見た断面を示す図である。

【図２５】 図２３中のＸＸＶ−ＸＸＶ線に沿って見た
断面を示す図である。

【図２６】 この発明の実施の形態４に従ったＳＲＡＭ
の平面図である。

【図２７】 図２６中のＸＸＶＩＩ−ＸＸＶＩＩ線に沿
って見た断面を示す図である。

【図２８】 この発明の実施の形態５に従ったＳＲＡＭ
の平面図である。

【図２９】 図２８中のＸＸＩＸ−ＸＸＩＸ線に沿って
見た断面を示す図である。

【図３０】 図２９で示すＳＲＡＭの製造方法を説明す
るための断面図である。

【図３１】 この発明の実施の形態６に従ったＳＲＡＭ
の平面図である。

【図３２】 図３１中のＸＸＸＩＩ−ＸＸＸＩＩ線に沿
って見た断面を示す図である。

【図３３】 図３２で示すＳＲＡＭの製造方法を説明す
るための断面図である。

【図３４】 この発明の実施の形態７に従ったＳＲＡＭ
の平面図である。

【図３５】 図３４中のＸＸＸＶ−ＸＸＸＶ線に沿って
見た断面を示す図である。

【図３６】 図３５で示すＳＲＡＭの製造方法の第１工
程を示す断面図である。

【図３７】 図３５で示すＳＲＡＭの製造方法の第２工
程を示す断面図である。

【図３８】 図３５で示すＳＲＡＭの製造方法の第３工
程を示す断面図である。

【図３９】 従来のＳＲＡＭのメモリセルの等価回路図
である。

【図４０】 従来のＳＲＡＭの平面図である。

【図４１】 図４０中のＡ−Ａ線に沿って見た断面を示
す図である。

【図４２】 従来のＳＲＡＭで生じる問題点を説明する
ための図である。

【符号の説明】

１ シリコン基板、１０１，１０４ 駆動トランジス
タ、１０２，１０５ 負荷トランジスタ、１０３，１０
６ アクセストランジスタ、１０７ｐ ｐ型ウェル領
域、１０８ｎ，５７１ｎ，５８１ｎ ｎ型ウェル領域、
１１１，１１２，１１３，６１１，６１２ ゲート電
極、１１５，１１６ 記憶ノード、１１２ａ，１１３ａ
ゲート絶縁膜、１３１ａ，１３１ｂ，１３１ｃ，１４
１ａ，１５１ａ，１５１ｂ 低濃度不純物領域、１３２
ａ，１３２ｂ，１４２ａ，１５２ａ，１５２ｂ 高濃度
不純物領域、１３３ｐ，１５３ｐ チャネルドープ領
域、１７３，１７４ 接地ノード、２２７ プラグ層。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB02 BB04 BB18 CC01 CC05 DD04 DD06 DD08 DD16 DD28 DD63 GG16 HH16 5F083 BS04 BS05 BS15 BS26 BS27 BS46 GA18 HA01 JA35 JA36 JA39 JA40 JA53 LA01 MA03 MA06 MA16 MA19 NA01 PR36

Claims (12)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体領域を有する半導体
   基板と、 前記半導体基板上に形成された記憶ノードと、 前記半導体領域の表面に形成され、前記記憶ノードに電
   気的に接続された第２導電型の不純物領域と、 前記第２導電型の不純物領域に接触するように前記半導
   体領域に形成された第１導電型の不純物領域とを備え
   た、スタティック型半導体記憶装置。
2. 【請求項２】 第１導電型の半導体領域を有する半導体
   基板と、 前記半導体基板上に形成された記憶ノードと、 前記半導体領域に形成された電界効果トランジスタとを
   備え、 前記電界効果トランジスタは、 前記半導体領域上にゲート絶縁膜を介在させて形成され
   たゲート電極と、 前記ゲート電極の両側でかつ前記半導体領域内に形成さ
   れ、第２導電型の不純物領域により構成され、その一方
   が前記記憶ノードに電気的に接続される１対のソースお
   よびドレイン領域とを含み、さらに、 前記ソースおよびドレイン領域の下に位置する１対の第
   １導電型の不純物領域を備え、 前記第１導電型の不純物領域内の不純物濃度は、１対の
   前記第１導電型の不純物領域の間の領域の不純物濃度よ
   りも大きい、スタティック型半導体記憶装置。
3. 【請求項３】 半導体基板と、 前記半導体基板上に形成された記憶ノードとを備え、 前記記憶ノードは、所定の方向に延びる第１の記憶ノー
   ド部と、 前記第１の記憶ノード部に向かい合うように前記第１の
   記憶ノード部上に誘電体を介在させて形成され、前記第
   １の記憶ノード部の延びる方向に沿って延びる、第２の
   記憶ノード部とを含む、スタティック型半導体記憶装
   置。
4. 【請求項４】 前記半導体基板に形成された、電位がほ
   ぼ一定の領域をさらに備え、前記第１の記憶ノード部
   は、前記電位がほぼ一定の領域に電気的に接続される、
   請求項３に記載のスタティック型半導体記憶装置。
5. 【請求項５】 前記第１の記憶ノード部は、前記第２の
   記憶ノード部のほぼすべての平面領域上に形成される、
   請求項３または４に記載のスタティック型半導体記憶装
   置。
6. 【請求項６】 負荷トランジスタおよび駆動トランジス
   タをさらに備え、 前記記憶ノードは、前記負荷トランジスタまたは前記駆
   動トランジスタのゲート電極である、請求項３から５の
   いずれか１項に記載のスタティック型半導体記憶装置。
7. 【請求項７】 １対の駆動トランジスタをさらに備え、
   前記記憶ノードは一方の前記駆動トランジスタのゲート
   電極と他方の前記駆動トランジスタのドレイン領域とに
   電気的に接続する、請求項３から５のいずれか１項に記
   載のスタティック型半導体記憶装置。
8. 【請求項８】 半導体基板と、 前記半導体基板に形成された第１導電型の半導体領域
   と、 前記第１導電型の半導体領域に接するように前記半導体
   基板に形成された第２導電型の半導体領域と、 前記第１導電型の半導体領域に形成された第１導電型の
   チャネル領域を有する電界効果トランジスタとを備え、 前記第２導電型の半導体領域は、前記第１導電型の半導
   体領域に接触し、前記チャネル領域に向かって延びる第
   １の延在領域を含む、スタティック型半導体記憶装置。
9. 【請求項９】 前記第２導電型の半導体領域には、第２
   導電型のキャリアを引き付けるように前記第１導電型の
   半導体領域の電位と異なる電位が印加される、請求項８
   に記載のスタティック型半導体記憶装置。
10. 【請求項１０】 前記第２導電型の半導体領域は、前記
    第１導電型の半導体領域を覆う第２の延在領域をさらに
    含む、請求項８または９に記載のスタティック型半導体
    記憶装置。
11. 【請求項１１】 半導体基板と、 前記半導体基板の上にゲート絶縁膜を介在させて形成さ
    れ、記憶ノードに電気的に接続されたゲート電極と、 前記ゲート電極の側壁に接触するように形成された側壁
    誘電膜と、 前記ゲート電極の両側でかつ前記半導体基板の表面に形
    成されたソースおよびドレイン領域と、 前記ソースおよびドレイン領域の一方に接続され、かつ
    前記側壁誘電膜を介在させて前記ゲート電極上に形成さ
    れた導電層とを備えた、スタティック型半導体記憶装
    置。
12. 【請求項１２】 前記導電層の電位はほぼ一定とされ
    る、請求項１１に記載のスタティック型半導体記憶装
    置。