JP4120483B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、１．５ポートＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体記憶装置では、例えば、特許文献１に開示されているように、４個のｎチャネル型トランジスタおよび２個のｐチャネル型トランジスタを用い、これらのうちの２個のｎチャネル型トランジスタをドライバトランジスタとし、残りの２個のｎチャネル型トランジスタをトランスファーゲートとし、２個のｐチャネル型トランジスタを負荷トランジスタとすることで、ＳＲＡＭを構成する方法がある。
【０００３】
ここで、ドライバトランジスタおよび負荷トランジスタは、ｐチャネル型トランジスタとｎチャネル型トランジスタとが直列接続されたＣＭＯＳインバータを構成し、１対のＣＭＯＳインバータがクロスカップルされることで、フリップフロップを構成している。
一方、これら４個のｎチャネル型トランジスタおよび２個のｐチャネル型トランジスタに１個のｐチャネル型トランジスタをさらに追加し、この追加したｐチャネル型トランジスタを読み出しトランジスタとして用いることで、ワード線の信号に依存することなく読み出しを可能とした１．５ポートＳＲＡＭを構成する方法がある。
【０００４】
ここで、１．５ポートＳＲＡＭでは、メモリセルの面積を縮小するために、ドライバトランジスタおよび負荷トランジスタを構成する一方のＣＭＯＳインバータのゲート電極をＬ字状に屈曲させ、読み出しトランジスタのゲート電極として用いることが行われている。
【０００５】
【特許文献１】
特開平１０−２４７６９１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、ドライバトランジスタおよび負荷トランジスタを構成する一方のＣＭＯＳインバータのゲート電極を、読み出しトランジスタのゲート電極としても用いると、ドライバトランジスタおよび負荷トランジスタを構成する一方のＣＭＯＳインバータのゲート電極の形状と、ドライバトランジスタおよび負荷トランジスタを構成する他方のＣＭＯＳインバータのゲート電極の形状が異なるようになる。
このため、ゲート電極のパターニングのバラツキにより、ドライバトランジスタとして用いられる１対のｎチャネル型トランジスタ間または負荷トランジスタとして用いられる１対のｐチャネル型トランジスタ間のトランジスタ特性にずれが発生することがあり、１．５ポートＳＲＡＭの読み書き動作に支障を来たすことがあった。
【０００７】
そこで、本発明の目的は、ゲート電極の形状が異なる場合においても、トランジスタ間に発生する特性のずれを低減させることが可能な半導体記憶装置を提供することである。
【０００８】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体記憶装置によれば、ｎチャネル型第１ドライバトランジスタと、ドレインが前記ｎチャネル型第１ドライバトランジスタのゲートに接続され、ゲートが前記ｎチャネル型第１ドライバトランジスタのドレインに接続されたｎチャネル型第２ドライバトランジスタと、前記ｎチャネル型第１ドライバトランジスタに直列接続され、ゲートが前記ｎチャネル型第１ドライバトランジスタのゲートに接続されたｐチャネル型第１負荷トランジスタと、前記ｎチャネル型第２ドライバトランジスタに直列接続され、ゲートが前記ｎチャネル型第２ドライバトランジスタのゲートに接続されたｐチャネル型第２負荷トランジスタと、ソースが前記ｎチャネル型第１ドライバトランジスタのドレインに接続され、ドレインが第１ビット線に接続され、ゲートがワード線に接続された第１トランスファーゲートと、ソースが前記ｎチャネル型第２ドライバトランジスタのドレインに接続され、ドレインが第２ビット線に接続され、ゲートが前記ワード線に接続された第２トランスファーゲートと、前記ｐチャネル型第２負荷トランジスタに直列接続され、ゲートが前記ｐチャネル型第２負荷トランジスタのゲートに接続されたｐチャネル型読み出しトランジスタと、前記ｎチャネル型第１ドライバトランジスタと前記ｐチャネル型第１負荷トランジスタとの間に配置され、前記ｎチャネル型第１ドライバトランジスタおよび前記ｐチャネル型第１負荷トランジスタのゲートとコンタクトをとるための第１ゲートコンタクト領域と、前記ｐチャネル型読み出しトランジスタ側の素子分離領域上に設けられ、前記ｎチャネル型第２ドライバトランジスタ、前記ｐチャネル型第２負荷トランジスタおよび前記ｐチャネル型読み出しトランジスタのゲートとコンタクトをとるための第２ゲートコンタクト領域と、前記ｎチャネル型第２ドライバトランジスタと前記ｐチャネル型第２負荷トランジスタとの間に前記第１ゲートコンタクト領域と並列的に配置され、前記第１ゲートコンタクト領域の形状に一致するように設けられたダミーゲートコンタクト領域とを備え、前記ｎチャネル型第１ドライバトランジスタと前記ｐチャネル型第１負荷トランジスタとは、前記第１ゲートコンタクト領域が設けられたゲートを共有するとともに、前記ｎチャネル型第２ドライバトランジスタと前記ｐチャネル型第２負荷トランジスタとは、前記ダミーゲートコンタクト領域が設けられたゲートを共有し、前記第１ゲートコンタクト領域が設けられたゲートと、前記ダミーゲートコンタクト領域が設けられたゲートとは並列的に配置されていることを特徴とする。
【０００９】
これにより、第１ドライバトランジスタおよび第１負荷トランジスタのゲートに設けられた第１ゲートコンタクト領域と、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタのゲートに設けられた第２ゲートコンタクト領域との配置位置が異なる場合においても、第２ドライバトランジスタと第２負荷トランジスタとの間のゲート電極の形状を、第１ドライバトランジスタと第１負荷トランジスタとの間のゲート電極の形状に対応させることが可能となる。
【００１０】
このため、第１ドライバトランジスタおよび第１負荷トランジスタのゲートに設けられたコンタクト領域の近傍でゲート幅が変動する場合においても、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタのゲートに設けられたダミーゲートコンタクト領域の近傍でゲート幅を同様に変動させることが可能となり、第１ドライバトランジスタと第２ドライバトランジスタ間または第１負荷トランジスタと第２負荷トランジスタ間に発生するトランジスタ特性のずれを低減させることが可能となる。
【００１１】
また、本発明の一態様に係る半導体記憶装置によれば、素子分離領域で互いに素子分離された第１および第２アクティブ領域と、前記第１アクティブ領域に２箇所で交差するように配置され、１対のトランスファーゲートに用いられる第１ゲート電極と、前記第１アクティブ領域および前記第２アクティブ領域を横切るように配置され、第１ドライバトランジスタおよび第１負荷トランジスタに用いられる第２ゲート電極と、前記第１アクティブ領域を横切るとともに、前記第２アクティブ領域を２箇所で横切るように屈曲して配置され、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタに用いられる第３ゲート電極と、前記第１ドライバトランジスタと前記第１負荷トランジスタとの間に配置され、前記第２ゲート電極とゲートコンタクトをとるための第１ゲートコンタクト領域と、前記読み出しトランジスタ側に設けられ、前記第３ゲート電極とゲートコンタクトをとるための第２ゲートコンタクト領域と、前記第２ドライバトランジスタと前記第２負荷トランジスタとの間に前記第１ゲートコンタクト領域と並列的に配置され、前記第１ゲートコンタクト領域に対応して前記第３ゲート電極に設けられたダミーゲートコンタクト領域とを備えることを特徴とする。
【００１２】
これにより、第１ドライバトランジスタおよび第１負荷トランジスタに用いられる第２ゲート電極と、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタに用いられる第３ゲート電極の形状が異なる場合においても、第２ドライバトランジスタと第２負荷トランジスタとの間の第３ゲート電極の形状を、第１ドライバトランジスタと第１負荷トランジスタとの間の第２ゲート電極の形状に対応させることが可能となる。
【００１３】
このため、第１ゲートコンタクト領域の近傍で第２ゲート電極のゲート幅が変動する場合においても、第３ゲート電極に設けられたダミーゲートコンタクト領域の近傍で第３ゲート電極のゲート幅を第２ゲート電極と同様に変動させることが可能となり、第１ドライバトランジスタと第２ドライバトランジスタ間または第１負荷トランジスタと第２負荷トランジスタ間に発生するトランジスタ特性のずれを低減させることが可能となる。
【００１４】
また、本発明の一態様に係る半導体記憶装置によれば、コ字状パターンを有する第１アクティブ領域と、Ｔ字状パターンを有する第２アクティブ領域と、前記第１アクティブ領域と前記第２アクティブ領域とを素子分離する素子分離領域と、前記コ字状パターンに２箇所で交差するように配置され、１対のトランスファーゲートに用いられる第１ゲート電極と、前記コ字状パターンおよび前記Ｔ字状パターンを横切るように配置され、第１ドライバトランジスタおよび第１負荷トランジスタに用いられる第２ゲート電極と、前記コ字状パターンを横切るとともに、前記Ｔ字状パターンを２箇所で横切るように屈曲して配置され、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタに用いられる第３ゲート電極と、前記第１ドライバトランジスタと前記第１負荷トランジスタとの間に配置され、前記第２ゲート電極とゲートコンタクトをとるための第１ゲートコンタクト領域と、前記読み出しトランジスタ側に設けられ、前記第３ゲート電極とゲートコンタクトをとるための第２ゲートコンタクト領域と、前記第２ドライバトランジスタと前記第２負荷トランジスタとの間に前記第１ゲートコンタクト領域と並列的に配置され、前記第１ゲートコンタクト領域に対応して前記第３ゲート電極に設けられたダミーゲートコンタクト領域とを備えることを特徴とする。
【００１５】
これにより、読み出しトランジスタを設けたため、第１ドライバトランジスタおよび第１負荷トランジスタに用いられる第２ゲート電極と、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタに用いられる第３ゲート電極の形状が異なる場合においても、第２ドライバトランジスタと第２負荷トランジスタとの間の第３ゲート電極の形状を、第１ドライバトランジスタと第１負荷トランジスタとの間の第２ゲート電極の形状に対応させることを可能としつつ、第２ゲート電極に設けられた第１ゲートコンタクト領域の配置位置と、第３ゲート電極に設けられた第２ゲートコンタクト領域の配置位置とを最適化することが可能となる。
【００１６】
このため、第１ゲートコンタクト領域の近傍で第２ゲート電極のゲート幅が変動する場合においても、第３ゲート電極に設けられたダミーゲートコンタクト領域の近傍で第３ゲート電極のゲート幅を第２ゲート電極と同様に変動させることが可能となり、メモリセルの面積の縮小を図りつつ、第１ドライバトランジスタと第２ドライバトランジスタ間または第１負荷トランジスタと第２負荷トランジスタ間に発生するトランジスタ特性のずれを低減させることが可能となる。
【００１７】
また、本発明の一態様に係る半導体記憶装置によれば、前記コ字状パターンは、第１矩形領域と、前記第１矩形領域の両端に直交してそれぞれ結合された第２および第３矩形領域を備え、前記Ｔ字状パターンは、第４矩形領域と、前記第４矩形領域の中央に直交して結合された第５矩形領域を備え、前記第１アクティブ領域および前記第２アクティブ領域は、前記第１矩形領域と前記第４矩形領域とが互いに対向するように配置され、前記第１ゲート電極は、前記第２および第３矩形領域に交差するように配置され、前記第２ゲート電極は、前記第１矩形領域および前記第４矩形領域の一方の端部側を横切るように配置され、前記第３ゲート電極は、前記第１矩形領域、前記第４矩形領域の他方の端部側および記第５矩形領域を横切るようにＬ字状に屈曲されて配置されていることを特徴とする。
【００１８】
これにより、第２アクティブ領域に読み出しトランジスタを形成することが可能となるとともに、第２ドライバトランジスタおよび第２負荷トランジスタに用いられる第３ゲート電極を読み出しトランジスタのゲート電極としても用いることが可能となり、メモリセルの面積の増大を抑制しつつ、読み出しトランジスタを付加することが可能となる。
【００１９】
また、本発明の一態様に係る半導体記憶装置によれば、前記第１ゲート電極で区切られた第２矩形領域に設けられた第１アクティブコンタクトと、前記第１ゲート電極で区切られた第３矩形領域に設けられた第２アクティブコンタクトと、前記第１ゲート電極と前記第２ゲート電極との間の第１矩形領域に設けられた第３アクティブコンタクトと、前記第１ゲート電極と前記第３ゲート電極との間の第１矩形領域に設けられた第４アクティブコンタクトと、前記第２ゲート電極と前記第３ゲート電極との間の第１矩形領域に設けられた第５アクティブコンタクトと、前記第２ゲート電極で区切られた第４矩形領域に設けられた第６アクティブコンタクトと、前記第３ゲート電極で区切られた第４矩形領域に設けられた第７アクティブコンタクトと、前記第３ゲート電極で区切られた第５矩形領域に設けられた第８アクティブコンタクトと、前記第２ゲート電極と前記第３ゲート電極との間の第４矩形領域に設けられた第９アクティブコンタクトと、前記第３アクティブコンタクト、前記第６アクティブコンタクトおよび前記第２ゲートコンタクト領域とを接続する第１配線層と、前記第４アクティブコンタクト、前記第７アクティブコンタクトおよび前記第１ゲートコンタクト領域とを接続する第２配線層と、前記第１ゲート電極に接続されたワード線と、前記第１アクティブコンタクトに接続された第１ビット線と、前記第２アクティブコンタクトに接続された第２ビット線とを備えることを特徴とする。
【００２０】
これにより、ダミーゲートコンタクト領域を第３ゲート電極に設けた場合においても、デザインルールを変更することなく、アクティブコンタクトおよびゲートコンタクトの接続を行うことが可能となり、メモリセルの面積の増大を抑制しつつ、１．５ポートＳＲＡＭを構成することが可能となる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体記憶装置の構成を示す回路図である。
【００２２】
図１において、ｎチャネル型トランジスタＭＮ１とｐチャネル型トランジスタＭＰ１とは直列接続されるとともに、ｎチャネル型トランジスタＭＮ２とｐチャネル型トランジスタＭＰ２とは直列接続されている。そして、ｎチャネル型トランジスタＭＮ１のゲートは、ｐチャネル型トランジスタＭＰ１のゲートおよびｎチャネル型トランジスタＭＮ２のドレインに接続され、ｎチャネル型トランジスタＭＮ２のゲートは、ｐチャネル型トランジスタＭＰ２のゲートおよびｎチャネル型トランジスタＭＮ１のドレインに接続されている。また、ｎチャネル型トランジスタＭＮ１、ＭＮ２のソースはＶｓｓ端子に接続され、ｐチャネル型トランジスタＭＰ１、ＭＰ２のソースはＶｃｃ端子に接続されている。
【００２３】
また、ｎチャネル型トランジスタＭＮ３のソースはｎチャネル型トランジスタＭＮ１のドレインに接続され、ｎチャネル型トランジスタＭＮ３のドレインはビット線ＢＬ１に接続され、ｎチャネル型トランジスタＭＮ３のゲートはワード線ＷＬに接続されている。また、ｎチャネル型トランジスタＭＮ４のソースはｎチャネル型トランジスタＭＮ２のドレインに接続され、ｎチャネル型トランジスタＭＮ４のドレインはビット線ＢＬ２に接続され、ｎチャネル型トランジスタＭＮ４のゲートはワード線ＷＬに接続されている。
【００２４】
さらに、ｐチャネル型トランジスタＭＰ３はｐチャネル型トランジスタＭＰ１と直列接続され、ｐチャネル型トランジスタＭＰ３のゲートは、ｐチャネル型トランジスタＭＰ１のゲートに接続されている。
ここで、ｎチャネル型トランジスタＭＮ１、ＭＮ２をドライバトランジスタとして使用し、ｎチャネル型トランジスタＭＮ３、ＭＮ４をトランスファーゲートとして使用し、ｐチャネル型トランジスタＭＰ１、ＭＰ２を負荷トランジスタとして使用することで、ＳＲＡＭを構成することができる。また、ｐチャネル型トランジスタＭＰ３を読み出しトランジスタとして使用することで、１．５ポートＳＲＡＭを構成することができる。
【００２５】
図２は、本発明の第２実施形態に係る半導体記憶装置のゲート電極のレイアウトパターンを示す平面図である。
図２において、メモリセルには、素子分離領域４で互いに素子分離されたアクティブ領域１、２が設けられている。なお、アクティブ領域１、２は、ゲート電極３ａ〜３ｃに印加される電圧によってキャリア濃度が制御されるチャネル領域と、チャネル領域の両側のソース／ドレイン領域とを含むことができる。
【００２６】
ここで、アクティブ領域１にはコ字状パターンが設けられ、コ字状パターンは、矩形領域１ｂと、矩形領域１ｂの両端に直交してそれぞれ結合された矩形領域１ａ、１ｃとを含むことができる。また、アクティブ領域２にはＴ字状パターンが設けられ、Ｔ字状パターンは、矩形領域２ａと、矩形領域２ａの中央に直交して結合された矩形領域２ｂとを含むことができる。そして、アクティブ領域１、２は、矩形領域１ｂと矩形領域２ａとが互い対向するように配置することができる。
【００２７】
また、ゲート電極３ａは、矩形領域１ａ、１ｃと交差するように配置することができる。また、ゲート電極３ｂは、矩形領域１ｂ、２ａを横切るように配置することができる。また、ゲート電極３ｃは、Ｌ字状に屈曲して構成することができ、矩形領域１ｂ、２ａを横切るとともに、矩形領域２ｂを横切るように配置することができる。
【００２８】
ここで、矩形領域１ａ上に配置されたゲート電極３ａは、図１のｎチャネル型トランジスタＭＮ３に用いることができ、矩形領域１ｃ上に配置されたゲート電極３ａは、図１のｎチャネル型トランジスタＭＮ４に用いることができる。また、矩形領域１ｂ上に配置されたゲート電極３ｂは、図１のｎチャネル型トランジスタＭＮ２に用いることができ、矩形領域２ａ上に配置されたゲート電極３ｂは、図１のｐチャネル型トランジスタＭＰ２に用いることができる。また、矩形領域１ｂ上に配置されたゲート電極３ｃは、図１のｎチャネル型トランジスタＭＮ１に用いることができ、矩形領域２ａ上に配置されたゲート電極３ｃは、図１のｐチャネル型トランジスタＭＰ１に用いることができ、矩形領域２ｂ上に配置されたゲート電極３ｃは、図１のｐチャネル型トランジスタＭＰ３に用いることができる。
【００２９】
また、ゲート電極３ａで区切られた矩形領域１ａにはアクティブコンタクト５ａが設けられ、ゲート電極３ａで区切られた矩形領域１ｃにはアクティブコンタクト５ｅが設けられている。また、ゲート電極３ａとゲート電極３ｃとの間の矩形領域１ａにはアクティブコンタクト５ｂが設けられ、ゲート電極３ｂとゲート電極３ｃとの間の矩形領域１ａにはアクティブコンタクト５ｃが設けられ、ゲート電極３ａとゲート電極３ｂとの間の矩形領域１ａにはアクティブコンタクト５ｄが設けられている。
【００３０】
また、ゲート電極３ｂで区切られた矩形領域２ａにはアクティブコンタクト５ｈが設けられ、ゲート電極３ｃで区切られた矩形領域２ａにはアクティブコンタクト５ｆが設けられ、ゲート電極３ｃで区切られた矩形領域２ｂにはアクティブコンタクト５ｉが設けられ、ゲート電極３ｂとゲート電極３ｃとの間の矩形領域２ａにはアクティブコンタクト５ｇが設けられている。
【００３１】
また、ゲート電極３ｂには、ゲートコンタクト６ａを配置するためのゲートコンタクト領域７ａが設けられている。ここで、ゲートコンタクト領域７ａは、ｎチャネル型トランジスタＭＮ２とｐチャネル型トランジスタＭＰ２との間の素子分離領域４上に配置することができる。
また、ゲート電極３ｃには、ゲートコンタクト６ｂを配置するためのゲートコンタクト領域７ｂが設けられている。ここで、ゲートコンタクト領域７ｂは、ｐチャネル型トランジスタＭＰ３側の素子分離領域４上に配置することができる。
【００３２】
そして、アクティブコンタクト５ｄ、５ｈおよびゲートコンタクト６ｂをＡｌ配線で接続し、アクティブコンタクト５ｂ、５ｆおよびゲートコンタクト６ａをＡｌ配線で接続することにより、ｎチャネル型トランジスタ、ＭＮ１、ＭＮ２およびｐチャネル型トランジスタＭＰ１、ＭＰ２で構成される１対のＣＭＯＳインバータをクロスカップルさせることができる。
【００３３】
また、アクティブコンタクト５ａはＡｌ配線を介して図１のビット線ＢＬ１に接続し、アクティブコンタクト５ｅはＡｌ配線を介して図１のビット線ＢＬ２に接続し、アクティブコンタクト５ｃはＡｌ配線を介して図１のＶｓｓ端子に接続し、アクティブコンタクト５ｇはＡｌ配線を介して図１のＶｃｃ端子に接続することができる。
【００３４】
また、ゲート電極３ｃには、ゲート電極３ｂのゲートコンタクト領域７ａに対応するようにして、ｎチャネル型トランジスタＭＮ１とｐチャネル型トランジスタＭＰ１との間の素子分離領域４上に配置されたタミーゲートコンタクト領域８が設けられている。そして、ゲート電極３ａ〜３ｃは、アクティブ領域１、２上に堆積された多結晶シリコン膜などをパターニングすることにより形成することができる。
【００３５】
ここで、タミーゲートコンタクト領域８をゲート電極３ｃに設けることにより、ｎチャネル型トランジスタＭＮ２およびｐチャネル型トランジスタＭＰ２に用いられるゲート電極３ｂと、ｎチャネル型トランジスタＭＮ１およびｐチャネル型トランジスタＭＰ１、ＭＰ３に用いられるゲート電極３ｃの形状が異なる場合においても、ｎチャネル型トランジスタＭＮ１とｐチャネル型トランジスタＭＰ１との間のゲート電極３ｃの形状を、ｎチャネル型トランジスタＭＮ２とｐチャネル型トランジスタＭＰ２との間のゲート電極３ｂの形状に対応させることを可能としつつ、アクティブコンタクト５ｂ、５ｆおよびゲートコンタクト６ａの接続の邪魔にならないように、ゲート電極３ｃのゲートコンタクト６ｂを配置することができる。
【００３６】
このため、ゲートコンタクト領域７ａの近傍でゲート電極３ｂのゲート幅が変動する場合においても、ゲート電極３ｃに設けられたダミーゲートコンタクト領域８の近傍でゲート電極３ｃのゲート幅をゲート電極３ｂと同様に変動させることが可能となり、メモリセルの面積の縮小を図りつつ、ｎチャネル型トランジスタＭＮ１、ＭＮ２間またはｐチャネル型トランジスタＭＰ１、ＭＰ２間に発生するトランジスタ特性のずれを低減させることが可能となる。
【００３７】
図３は、本発明の一実施形態に係る半導体記憶装置のゲート電極のパターニングにバラツキが発生した時のレイアウトパターンを示す平面図である。
図３において、アクティブ領域１、２上に堆積された多結晶シリコン膜のエッチング抜けにバラツキが発生したために、ゲート電極３ｂのゲートコンタクト領域７ａに裾引き９が発生したものとする。この場合、セル面積を縮小するため、ゲートコンタクト領域７ａとアクティブ領域２との間の間隔を狭くすると、ゲートコンタクト領域７ａの裾引き９がアクティブ領域２にかかる。そして、ゲートコンタクト領域７ａの裾引き９がアクティブ領域２にかかると、ｐチャネル型トランジスタＭＰ２のゲート幅ＧＬ２が変動し、ｐチャネル型トランジスタＭＰ２のトランジスタ特性が変化する。
【００３８】
ここで、ゲート電極３ｂ、３ｃは互いに近接配置されているので、ゲート電極３ｂ、３ｃ間での多結晶シリコン膜のエッチングのバラツキを互いに一致させることができる。このため、ゲート電極３ｂのゲートコンタクト領域７ａに対応したタミーゲートコンタクト領域８をゲート電極３ｃに設けることにより、ゲートコンタクト領域７ａの裾引き９に対応した裾引き１０をタミーゲートコンタクト領域８にも発生させることが可能となる。
【００３９】
この結果、ゲートコンタクト領域７ａの裾引き９がアクティブ領域２にかかることに対応して、タミーゲートコンタクト領域８の裾引き１０をアクティブ領域２にかけることが可能となり、ｐチャネル型トランジスタＭＰ２のゲート幅ＧＬ２の変動に対応させて、ｐチャネル型トランジスタＭＰ１のゲート幅ＧＬ１を変動させることを可能として、ｐチャネル型トランジスタＭＰ１、ＭＰ２のトランジスタ特性の変動を一致させることができる。
【００４０】
また、ゲート電極３ｃをＬ字状に屈曲させ、ゲート電極３ｃのゲートコンタクト６ｂをｐチャネル型トランジスタＭＰ３側でとることにより、タミーゲートコンタクト領域８でゲート電極３ｃのゲートコンタクトをとる必要がなくなる。このため、ゲート電極３ｃのゲートコンタクトに邪魔されることなく、アクティブコンタクト５ｂ、５ｆおよびゲートコンタクト６ａをＡｌ配線で接続することが可能となり、タミーゲートコンタクト領域８上を避けることなく、アクティブコンタクト５ｂ、５ｆおよびゲートコンタクト６ａをＡｌ配線で接続することを可能として、メモリセルの面積の増大を抑制しつつ、１．５ポートＳＲＡＭを構成することが可能となる。
【００４１】
なお、上述した説明では、ｐチャネル型トランジスタＭＰ１、ＭＰ２間のトランジスタ特性の変動を防止する場合を例にとったが、ｎチャネル型トランジスタＭＮ１、ＭＮ２間のトランジスタ特性の変動も併せて防止することができる。
【図面の簡単な説明】
【図１】 第１実施形態に係る半導体記憶装置の構成を示す回路図。
【図２】 第２実施形態に係る半導体記憶装置のレイアウトを示す平面図。
【図３】 ゲート電極のパターニングにバラツキが発生した時の平面図。
【符号の説明】
ＭＰ１〜ＭＰ３ ｐチャネル型トランジスタ、ＭＮ１〜ＭＮ４ ｎチャネル型トランジスタ、ＷＬ ワード線、ＢＬ１、ＢＬ２ ビット線、１、２ アクティブ領域、１ａ〜１ｃ、２ａ、２ｂ 矩形領域、３ａ〜３ｃ ゲート電極、４ 素子分離領域、５ａ〜５ｉ アクティブコンタクト、６ａ、６ｂ ゲートコンタクト、７ａ、７ｂ ゲートコンタクト領域、８ ダミーゲートコンタクト領域、９、１０ 裾引き
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、１．５ポートＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体記憶装置では、例えば、特許文献１に開示されているように、４個のｎチャネル型トランジスタおよび２個のｐチャネル型トランジスタを用い、これらのうちの２個のｎチャネル型トランジスタをドライバトランジスタとし、残りの２個のｎチャネル型トランジスタをトランスファーゲートとし、２個のｐチャネル型トランジスタを負荷トランジスタとすることで、ＳＲＡＭを構成する方法がある。
【０００３】
ここで、ドライバトランジスタおよび負荷トランジスタは、ｐチャネル型トランジスタとｎチャネル型トランジスタとが直列接続されたＣＭＯＳインバータを構成し、１対のＣＭＯＳインバータがクロスカップルされることで、フリップフロップを構成している。
一方、これら４個のｎチャネル型トランジスタおよび２個のｐチャネル型トランジスタに１個のｐチャネル型トランジスタをさらに追加し、この追加したｐチャネル型トランジスタを読み出しトランジスタとして用いることで、ワード線の信号に依存することなく読み出しを可能とした１．５ポートＳＲＡＭを構成する方法がある。
【０００４】
ここで、１．５ポートＳＲＡＭでは、メモリセルの面積を縮小するために、ドライバトランジスタおよび負荷トランジスタを構成する一方のＣＭＯＳインバータのゲート電極をＬ字状に屈曲させ、読み出しトランジスタのゲート電極として用いることが行われている。
【０００５】
【特許文献１】
特開平１０−２４７６９１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、ドライバトランジスタおよび負荷トランジスタを構成する一方のＣＭＯＳインバータのゲート電極を、読み出しトランジスタのゲート電極としても用いると、ドライバトランジスタおよび負荷トランジスタを構成する一方のＣＭＯＳインバータのゲート電極の形状と、ドライバトランジスタおよび負荷トランジスタを構成する他方のＣＭＯＳインバータのゲート電極の形状が異なるようになる。
このため、ゲート電極のパターニングのバラツキにより、ドライバトランジスタとして用いられる１対のｎチャネル型トランジスタ間または負荷トランジスタとして用いられる１対のｐチャネル型トランジスタ間のトランジスタ特性にずれが発生することがあり、１．５ポートＳＲＡＭの読み書き動作に支障を来たすことがあった。
【０００７】
そこで、本発明の目的は、ゲート電極の形状が異なる場合においても、トランジスタ間に発生する特性のずれを低減させることが可能な半導体記憶装置を提供することである。
【０００８】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体記憶装置によれば、ｎチャネル型第１ドライバトランジスタと、ドレインが前記ｎチャネル型第１ドライバトランジスタのゲートに接続され、ゲートが前記ｎチャネル型第１ドライバトランジスタのドレインに接続されたｎチャネル型第２ドライバトランジスタと、前記ｎチャネル型第１ドライバトランジスタに直列接続され、ゲートが前記ｎチャネル型第１ドライバトランジスタのゲートに接続されたｐチャネル型第１負荷トランジスタと、前記ｎチャネル型第２ドライバトランジスタに直列接続され、ゲートが前記ｎチャネル型第２ドライバトランジスタのゲートに接続されたｐチャネル型第２負荷トランジスタと、ソースが前記ｎチャネル型第１ドライバトランジスタのドレインに接続され、ドレインが第１ビット線に接続され、ゲートがワード線に接続された第１トランスファーゲートと、ソースが前記ｎチャネル型第２ドライバトランジスタのドレインに接続され、ドレインが第２ビット線に接続され、ゲートが前記ワード線に接続された第２トランスファーゲートと、前記ｐチャネル型第２負荷トランジスタに直列接続され、ゲートが前記ｐチャネル型第２負荷トランジスタのゲートに接続されたｐチャネル型読み出しトランジスタと、前記ｎチャネル型第１ドライバトランジスタと前記ｐチャネル型第１負荷トランジスタとの間に配置され、前記ｎチャネル型第１ドライバトランジスタおよび前記ｐチャネル型第１負荷トランジスタのゲートとコンタクトをとるための第１ゲートコンタクト領域と、前記ｐチャネル型読み出しトランジスタ側の素子分離領域上に設けられ、前記ｎチャネル型第２ドライバトランジスタ、前記ｐチャネル型第２負荷トランジスタおよび前記ｐチャネル型読み出しトランジスタのゲートとコンタクトをとるための第２ゲートコンタクト領域と、前記ｎチャネル型第２ドライバトランジスタと前記ｐチャネル型第２負荷トランジスタとの間に前記第１ゲートコンタクト領域と並列的に配置され、前記第１ゲートコンタクト領域の形状に一致するように設けられたダミーゲートコンタクト領域とを備え、前記ｎチャネル型第１ドライバトランジスタと前記ｐチャネル型第１負荷トランジスタとは、前記第１ゲートコンタクト領域が設けられたゲートを共有するとともに、前記ｎチャネル型第２ドライバトランジスタと前記ｐチャネル型第２負荷トランジスタとは、前記ダミーゲートコンタクト領域が設けられたゲートを共有し、前記第１ゲートコンタクト領域が設けられたゲートと、前記ダミーゲートコンタクト領域が設けられたゲートとは並列的に配置されていることを特徴とする。
【０００９】
これにより、第１ドライバトランジスタおよび第１負荷トランジスタのゲートに設けられた第１ゲートコンタクト領域と、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタのゲートに設けられた第２ゲートコンタクト領域との配置位置が異なる場合においても、第２ドライバトランジスタと第２負荷トランジスタとの間のゲート電極の形状を、第１ドライバトランジスタと第１負荷トランジスタとの間のゲート電極の形状に対応させることが可能となる。
【００１０】
このため、第１ドライバトランジスタおよび第１負荷トランジスタのゲートに設けられたコンタクト領域の近傍でゲート幅が変動する場合においても、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタのゲートに設けられたダミーゲートコンタクト領域の近傍でゲート幅を同様に変動させることが可能となり、第１ドライバトランジスタと第２ドライバトランジスタ間または第１負荷トランジスタと第２負荷トランジスタ間に発生するトランジスタ特性のずれを低減させることが可能となる。
【００１１】
また、本発明の一態様に係る半導体記憶装置によれば、素子分離領域で互いに素子分離された第１および第２アクティブ領域と、前記第１アクティブ領域に２箇所で交差するように配置され、１対のトランスファーゲートに用いられる第１ゲート電極と、前記第１アクティブ領域および前記第２アクティブ領域を横切るように配置され、第１ドライバトランジスタおよび第１負荷トランジスタに用いられる第２ゲート電極と、前記第１アクティブ領域を横切るとともに、前記第２アクティブ領域を２箇所で横切るように屈曲して配置され、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタに用いられる第３ゲート電極と、前記第１ドライバトランジスタと前記第１負荷トランジスタとの間に配置され、前記第２ゲート電極とゲートコンタクトをとるための第１ゲートコンタクト領域と、前記読み出しトランジスタ側に設けられ、前記第３ゲート電極とゲートコンタクトをとるための第２ゲートコンタクト領域と、前記第２ドライバトランジスタと前記第２負荷トランジスタとの間に前記第１ゲートコンタクト領域と並列的に配置され、前記第１ゲートコンタクト領域に対応して前記第３ゲート電極に設けられたダミーゲートコンタクト領域とを備えることを特徴とする。
【００１２】
これにより、第１ドライバトランジスタおよび第１負荷トランジスタに用いられる第２ゲート電極と、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタに用いられる第３ゲート電極の形状が異なる場合においても、第２ドライバトランジスタと第２負荷トランジスタとの間の第３ゲート電極の形状を、第１ドライバトランジスタと第１負荷トランジスタとの間の第２ゲート電極の形状に対応させることが可能となる。
【００１３】
このため、第１ゲートコンタクト領域の近傍で第２ゲート電極のゲート幅が変動する場合においても、第３ゲート電極に設けられたダミーゲートコンタクト領域の近傍で第３ゲート電極のゲート幅を第２ゲート電極と同様に変動させることが可能となり、第１ドライバトランジスタと第２ドライバトランジスタ間または第１負荷トランジスタと第２負荷トランジスタ間に発生するトランジスタ特性のずれを低減させることが可能となる。
【００１４】
また、本発明の一態様に係る半導体記憶装置によれば、コ字状パターンを有する第１アクティブ領域と、Ｔ字状パターンを有する第２アクティブ領域と、前記第１アクティブ領域と前記第２アクティブ領域とを素子分離する素子分離領域と、前記コ字状パターンに２箇所で交差するように配置され、１対のトランスファーゲートに用いられる第１ゲート電極と、前記コ字状パターンおよび前記Ｔ字状パターンを横切るように配置され、第１ドライバトランジスタおよび第１負荷トランジスタに用いられる第２ゲート電極と、前記コ字状パターンを横切るとともに、前記Ｔ字状パターンを２箇所で横切るように屈曲して配置され、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタに用いられる第３ゲート電極と、前記第１ドライバトランジスタと前記第１負荷トランジスタとの間に配置され、前記第２ゲート電極とゲートコンタクトをとるための第１ゲートコンタクト領域と、前記読み出しトランジスタ側に設けられ、前記第３ゲート電極とゲートコンタクトをとるための第２ゲートコンタクト領域と、前記第２ドライバトランジスタと前記第２負荷トランジスタとの間に前記第１ゲートコンタクト領域と並列的に配置され、前記第１ゲートコンタクト領域に対応して前記第３ゲート電極に設けられたダミーゲートコンタクト領域とを備えることを特徴とする。
【００１５】
これにより、読み出しトランジスタを設けたため、第１ドライバトランジスタおよび第１負荷トランジスタに用いられる第２ゲート電極と、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタに用いられる第３ゲート電極の形状が異なる場合においても、第２ドライバトランジスタと第２負荷トランジスタとの間の第３ゲート電極の形状を、第１ドライバトランジスタと第１負荷トランジスタとの間の第２ゲート電極の形状に対応させることを可能としつつ、第２ゲート電極に設けられた第１ゲートコンタクト領域の配置位置と、第３ゲート電極に設けられた第２ゲートコンタクト領域の配置位置とを最適化することが可能となる。
【００１６】
このため、第１ゲートコンタクト領域の近傍で第２ゲート電極のゲート幅が変動する場合においても、第３ゲート電極に設けられたダミーゲートコンタクト領域の近傍で第３ゲート電極のゲート幅を第２ゲート電極と同様に変動させることが可能となり、メモリセルの面積の縮小を図りつつ、第１ドライバトランジスタと第２ドライバトランジスタ間または第１負荷トランジスタと第２負荷トランジスタ間に発生するトランジスタ特性のずれを低減させることが可能となる。
【００１７】
また、本発明の一態様に係る半導体記憶装置によれば、前記コ字状パターンは、第１矩形領域と、前記第１矩形領域の両端に直交してそれぞれ結合された第２および第３矩形領域を備え、前記Ｔ字状パターンは、第４矩形領域と、前記第４矩形領域の中央に直交して結合された第５矩形領域を備え、前記第１アクティブ領域および前記第２アクティブ領域は、前記第１矩形領域と前記第４矩形領域とが互いに対向するように配置され、前記第１ゲート電極は、前記第２および第３矩形領域に交差するように配置され、前記第２ゲート電極は、前記第１矩形領域および前記第４矩形領域の一方の端部側を横切るように配置され、前記第３ゲート電極は、前記第１矩形領域、前記第４矩形領域の他方の端部側および記第５矩形領域を横切るようにＬ字状に屈曲されて配置されていることを特徴とする。
【００１８】
これにより、第２アクティブ領域に読み出しトランジスタを形成することが可能となるとともに、第２ドライバトランジスタおよび第２負荷トランジスタに用いられる第３ゲート電極を読み出しトランジスタのゲート電極としても用いることが可能となり、メモリセルの面積の増大を抑制しつつ、読み出しトランジスタを付加することが可能となる。
【００１９】
また、本発明の一態様に係る半導体記憶装置によれば、前記第１ゲート電極で区切られた第２矩形領域に設けられた第１アクティブコンタクトと、前記第１ゲート電極で区切られた第３矩形領域に設けられた第２アクティブコンタクトと、前記第１ゲート電極と前記第２ゲート電極との間の第１矩形領域に設けられた第３アクティブコンタクトと、前記第１ゲート電極と前記第３ゲート電極との間の第１矩形領域に設けられた第４アクティブコンタクトと、前記第２ゲート電極と前記第３ゲート電極との間の第１矩形領域に設けられた第５アクティブコンタクトと、前記第２ゲート電極で区切られた第４矩形領域に設けられた第６アクティブコンタクトと、前記第３ゲート電極で区切られた第４矩形領域に設けられた第７アクティブコンタクトと、前記第３ゲート電極で区切られた第５矩形領域に設けられた第８アクティブコンタクトと、前記第２ゲート電極と前記第３ゲート電極との間の第４矩形領域に設けられた第９アクティブコンタクトと、前記第３アクティブコンタクト、前記第６アクティブコンタクトおよび前記第２ゲートコンタクト領域とを接続する第１配線層と、前記第４アクティブコンタクト、前記第７アクティブコンタクトおよび前記第１ゲートコンタクト領域とを接続する第２配線層と、前記第１ゲート電極に接続されたワード線と、前記第１アクティブコンタクトに接続された第１ビット線と、前記第２アクティブコンタクトに接続された第２ビット線とを備えることを特徴とする。
【００２０】
これにより、ダミーゲートコンタクト領域を第３ゲート電極に設けた場合においても、デザインルールを変更することなく、アクティブコンタクトおよびゲートコンタクトの接続を行うことが可能となり、メモリセルの面積の増大を抑制しつつ、１．５ポートＳＲＡＭを構成することが可能となる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体記憶装置の構成を示す回路図である。
【００２２】
図１において、ｎチャネル型トランジスタＭＮ１とｐチャネル型トランジスタＭＰ１とは直列接続されるとともに、ｎチャネル型トランジスタＭＮ２とｐチャネル型トランジスタＭＰ２とは直列接続されている。そして、ｎチャネル型トランジスタＭＮ１のゲートは、ｐチャネル型トランジスタＭＰ１のゲートおよびｎチャネル型トランジスタＭＮ２のドレインに接続され、ｎチャネル型トランジスタＭＮ２のゲートは、ｐチャネル型トランジスタＭＰ２のゲートおよびｎチャネル型トランジスタＭＮ１のドレインに接続されている。また、ｎチャネル型トランジスタＭＮ１、ＭＮ２のソースはＶｓｓ端子に接続され、ｐチャネル型トランジスタＭＰ１、ＭＰ２のソースはＶｃｃ端子に接続されている。
【００２３】
また、ｎチャネル型トランジスタＭＮ３のソースはｎチャネル型トランジスタＭＮ１のドレインに接続され、ｎチャネル型トランジスタＭＮ３のドレインはビット線ＢＬ１に接続され、ｎチャネル型トランジスタＭＮ３のゲートはワード線ＷＬに接続されている。また、ｎチャネル型トランジスタＭＮ４のソースはｎチャネル型トランジスタＭＮ２のドレインに接続され、ｎチャネル型トランジスタＭＮ４のドレインはビット線ＢＬ２に接続され、ｎチャネル型トランジスタＭＮ４のゲートはワード線ＷＬに接続されている。
【００２４】
さらに、ｐチャネル型トランジスタＭＰ３はｐチャネル型トランジスタＭＰ１と直列接続され、ｐチャネル型トランジスタＭＰ３のゲートは、ｐチャネル型トランジスタＭＰ１のゲートに接続されている。
ここで、ｎチャネル型トランジスタＭＮ１、ＭＮ２をドライバトランジスタとして使用し、ｎチャネル型トランジスタＭＮ３、ＭＮ４をトランスファーゲートとして使用し、ｐチャネル型トランジスタＭＰ１、ＭＰ２を負荷トランジスタとして使用することで、ＳＲＡＭを構成することができる。また、ｐチャネル型トランジスタＭＰ３を読み出しトランジスタとして使用することで、１．５ポートＳＲＡＭを構成することができる。
【００２５】
図２は、本発明の第２実施形態に係る半導体記憶装置のゲート電極のレイアウトパターンを示す平面図である。
図２において、メモリセルには、素子分離領域４で互いに素子分離されたアクティブ領域１、２が設けられている。なお、アクティブ領域１、２は、ゲート電極３ａ〜３ｃに印加される電圧によってキャリア濃度が制御されるチャネル領域と、チャネル領域の両側のソース／ドレイン領域とを含むことができる。
【００２６】
ここで、アクティブ領域１にはコ字状パターンが設けられ、コ字状パターンは、矩形領域１ｂと、矩形領域１ｂの両端に直交してそれぞれ結合された矩形領域１ａ、１ｃとを含むことができる。また、アクティブ領域２にはＴ字状パターンが設けられ、Ｔ字状パターンは、矩形領域２ａと、矩形領域２ａの中央に直交して結合された矩形領域２ｂとを含むことができる。そして、アクティブ領域１、２は、矩形領域１ｂと矩形領域２ａとが互い対向するように配置することができる。
【００２７】
また、ゲート電極３ａは、矩形領域１ａ、１ｃと交差するように配置することができる。また、ゲート電極３ｂは、矩形領域１ｂ、２ａを横切るように配置することができる。また、ゲート電極３ｃは、Ｌ字状に屈曲して構成することができ、矩形領域１ｂ、２ａを横切るとともに、矩形領域２ｂを横切るように配置することができる。
【００２８】
ここで、矩形領域１ａ上に配置されたゲート電極３ａは、図１のｎチャネル型トランジスタＭＮ３に用いることができ、矩形領域１ｃ上に配置されたゲート電極３ａは、図１のｎチャネル型トランジスタＭＮ４に用いることができる。また、矩形領域１ｂ上に配置されたゲート電極３ｂは、図１のｎチャネル型トランジスタＭＮ２に用いることができ、矩形領域２ａ上に配置されたゲート電極３ｂは、図１のｐチャネル型トランジスタＭＰ２に用いることができる。また、矩形領域１ｂ上に配置されたゲート電極３ｃは、図１のｎチャネル型トランジスタＭＮ１に用いることができ、矩形領域２ａ上に配置されたゲート電極３ｃは、図１のｐチャネル型トランジスタＭＰ１に用いることができ、矩形領域２ｂ上に配置されたゲート電極３ｃは、図１のｐチャネル型トランジスタＭＰ３に用いることができる。
【００２９】
また、ゲート電極３ａで区切られた矩形領域１ａにはアクティブコンタクト５ａが設けられ、ゲート電極３ａで区切られた矩形領域１ｃにはアクティブコンタクト５ｅが設けられている。また、ゲート電極３ａとゲート電極３ｃとの間の矩形領域１ａにはアクティブコンタクト５ｂが設けられ、ゲート電極３ｂとゲート電極３ｃとの間の矩形領域１ａにはアクティブコンタクト５ｃが設けられ、ゲート電極３ａとゲート電極３ｂとの間の矩形領域１ａにはアクティブコンタクト５ｄが設けられている。
【００３０】
また、ゲート電極３ｂで区切られた矩形領域２ａにはアクティブコンタクト５ｈが設けられ、ゲート電極３ｃで区切られた矩形領域２ａにはアクティブコンタクト５ｆが設けられ、ゲート電極３ｃで区切られた矩形領域２ｂにはアクティブコンタクト５ｉが設けられ、ゲート電極３ｂとゲート電極３ｃとの間の矩形領域２ａにはアクティブコンタクト５ｇが設けられている。
【００３１】
また、ゲート電極３ｂには、ゲートコンタクト６ａを配置するためのゲートコンタクト領域７ａが設けられている。ここで、ゲートコンタクト領域７ａは、ｎチャネル型トランジスタＭＮ２とｐチャネル型トランジスタＭＰ２との間の素子分離領域４上に配置することができる。
また、ゲート電極３ｃには、ゲートコンタクト６ｂを配置するためのゲートコンタクト領域７ｂが設けられている。ここで、ゲートコンタクト領域７ｂは、ｐチャネル型トランジスタＭＰ３側の素子分離領域４上に配置することができる。
【００３２】
そして、アクティブコンタクト５ｄ、５ｈおよびゲートコンタクト６ｂをＡｌ配線で接続し、アクティブコンタクト５ｂ、５ｆおよびゲートコンタクト６ａをＡｌ配線で接続することにより、ｎチャネル型トランジスタ、ＭＮ１、ＭＮ２およびｐチャネル型トランジスタＭＰ１、ＭＰ２で構成される１対のＣＭＯＳインバータをクロスカップルさせることができる。
【００３３】
また、アクティブコンタクト５ａはＡｌ配線を介して図１のビット線ＢＬ１に接続し、アクティブコンタクト５ｅはＡｌ配線を介して図１のビット線ＢＬ２に接続し、アクティブコンタクト５ｃはＡｌ配線を介して図１のＶｓｓ端子に接続し、アクティブコンタクト５ｇはＡｌ配線を介して図１のＶｃｃ端子に接続することができる。
【００３４】
また、ゲート電極３ｃには、ゲート電極３ｂのゲートコンタクト領域７ａに対応するようにして、ｎチャネル型トランジスタＭＮ１とｐチャネル型トランジスタＭＰ１との間の素子分離領域４上に配置されたタミーゲートコンタクト領域８が設けられている。そして、ゲート電極３ａ〜３ｃは、アクティブ領域１、２上に堆積された多結晶シリコン膜などをパターニングすることにより形成することができる。
【００３５】
ここで、タミーゲートコンタクト領域８をゲート電極３ｃに設けることにより、ｎチャネル型トランジスタＭＮ２およびｐチャネル型トランジスタＭＰ２に用いられるゲート電極３ｂと、ｎチャネル型トランジスタＭＮ１およびｐチャネル型トランジスタＭＰ１、ＭＰ３に用いられるゲート電極３ｃの形状が異なる場合においても、ｎチャネル型トランジスタＭＮ１とｐチャネル型トランジスタＭＰ１との間のゲート電極３ｃの形状を、ｎチャネル型トランジスタＭＮ２とｐチャネル型トランジスタＭＰ２との間のゲート電極３ｂの形状に対応させることを可能としつつ、アクティブコンタクト５ｂ、５ｆおよびゲートコンタクト６ａの接続の邪魔にならないように、ゲート電極３ｃのゲートコンタクト６ｂを配置することができる。
【００３６】
このため、ゲートコンタクト領域７ａの近傍でゲート電極３ｂのゲート幅が変動する場合においても、ゲート電極３ｃに設けられたダミーゲートコンタクト領域８の近傍でゲート電極３ｃのゲート幅をゲート電極３ｂと同様に変動させることが可能となり、メモリセルの面積の縮小を図りつつ、ｎチャネル型トランジスタＭＮ１、ＭＮ２間またはｐチャネル型トランジスタＭＰ１、ＭＰ２間に発生するトランジスタ特性のずれを低減させることが可能となる。
【００３７】
図３は、本発明の一実施形態に係る半導体記憶装置のゲート電極のパターニングにバラツキが発生した時のレイアウトパターンを示す平面図である。
図３において、アクティブ領域１、２上に堆積された多結晶シリコン膜のエッチング抜けにバラツキが発生したために、ゲート電極３ｂのゲートコンタクト領域７ａに裾引き９が発生したものとする。この場合、セル面積を縮小するため、ゲートコンタクト領域７ａとアクティブ領域２との間の間隔を狭くすると、ゲートコンタクト領域７ａの裾引き９がアクティブ領域２にかかる。そして、ゲートコンタクト領域７ａの裾引き９がアクティブ領域２にかかると、ｐチャネル型トランジスタＭＰ２のゲート幅ＧＬ２が変動し、ｐチャネル型トランジスタＭＰ２のトランジスタ特性が変化する。
【００３８】
ここで、ゲート電極３ｂ、３ｃは互いに近接配置されているので、ゲート電極３ｂ、３ｃ間での多結晶シリコン膜のエッチングのバラツキを互いに一致させることができる。このため、ゲート電極３ｂのゲートコンタクト領域７ａに対応したタミーゲートコンタクト領域８をゲート電極３ｃに設けることにより、ゲートコンタクト領域７ａの裾引き９に対応した裾引き１０をタミーゲートコンタクト領域８にも発生させることが可能となる。
【００３９】
この結果、ゲートコンタクト領域７ａの裾引き９がアクティブ領域２にかかることに対応して、タミーゲートコンタクト領域８の裾引き１０をアクティブ領域２にかけることが可能となり、ｐチャネル型トランジスタＭＰ２のゲート幅ＧＬ２の変動に対応させて、ｐチャネル型トランジスタＭＰ１のゲート幅ＧＬ１を変動させることを可能として、ｐチャネル型トランジスタＭＰ１、ＭＰ２のトランジスタ特性の変動を一致させることができる。
【００４０】
また、ゲート電極３ｃをＬ字状に屈曲させ、ゲート電極３ｃのゲートコンタクト６ｂをｐチャネル型トランジスタＭＰ３側でとることにより、タミーゲートコンタクト領域８でゲート電極３ｃのゲートコンタクトをとる必要がなくなる。このため、ゲート電極３ｃのゲートコンタクトに邪魔されることなく、アクティブコンタクト５ｂ、５ｆおよびゲートコンタクト６ａをＡｌ配線で接続することが可能となり、タミーゲートコンタクト領域８上を避けることなく、アクティブコンタクト５ｂ、５ｆおよびゲートコンタクト６ａをＡｌ配線で接続することを可能として、メモリセルの面積の増大を抑制しつつ、１．５ポートＳＲＡＭを構成することが可能となる。
【００４１】
なお、上述した説明では、ｐチャネル型トランジスタＭＰ１、ＭＰ２間のトランジスタ特性の変動を防止する場合を例にとったが、ｎチャネル型トランジスタＭＮ１、ＭＮ２間のトランジスタ特性の変動も併せて防止することができる。
【図面の簡単な説明】
【図１】 第１実施形態に係る半導体記憶装置の構成を示す回路図。
【図２】 第２実施形態に係る半導体記憶装置のレイアウトを示す平面図。
【図３】 ゲート電極のパターニングにバラツキが発生した時の平面図。
【符号の説明】
ＭＰ１〜ＭＰ３ ｐチャネル型トランジスタ、ＭＮ１〜ＭＮ４ ｎチャネル型トランジスタ、ＷＬ ワード線、ＢＬ１、ＢＬ２ ビット線、１、２ アクティブ領域、１ａ〜１ｃ、２ａ、２ｂ 矩形領域、３ａ〜３ｃ ゲート電極、４ 素子分離領域、５ａ〜５ｉ アクティブコンタクト、６ａ、６ｂ ゲートコンタクト、７ａ、７ｂ ゲートコンタクト領域、８ ダミーゲートコンタクト領域、９、１０ 裾引き
Claims (5)
- ｎチャネル型第１ドライバトランジスタと、
ドレインが前記ｎチャネル型第１ドライバトランジスタのゲートに接続され、ゲートが前記ｎチャネル型第１ドライバトランジスタのドレインに接続されたｎチャネル型第２ドライバトランジスタと、
前記ｎチャネル型第１ドライバトランジスタに直列接続され、ゲートが前記ｎチャネル型第１ドライバトランジスタのゲートに接続されたｐチャネル型第１負荷トランジスタと、
前記ｎチャネル型第２ドライバトランジスタに直列接続され、ゲートが前記ｎチャネル型第２ドライバトランジスタのゲートに接続されたｐチャネル型第２負荷トランジスタと、
ソースが前記ｎチャネル型第１ドライバトランジスタのドレインに接続され、ドレインが第１ビット線に接続され、ゲートがワード線に接続された第１トランスファーゲートと、
ソースが前記ｎチャネル型第２ドライバトランジスタのドレインに接続され、ドレインが第２ビット線に接続され、ゲートが前記ワード線に接続された第２トランスファーゲートと、
前記ｐチャネル型第２負荷トランジスタに直列接続され、ゲートが前記ｐチャネル型第２負荷トランジスタのゲートに接続されたｐチャネル型読み出しトランジスタと、
前記ｎチャネル型第１ドライバトランジスタと前記ｐチャネル型第１負荷トランジスタとの間に配置され、前記ｎチャネル型第１ドライバトランジスタおよび前記ｐチャネル型第１負荷トランジスタのゲートとコンタクトをとるための第１ゲートコンタクト領域と、
前記ｐチャネル型読み出しトランジスタ側の素子分離領域上に設けられ、前記ｎチャネル型第２ドライバトランジスタ、前記ｐチャネル型第２負荷トランジスタおよび前記ｐチャネル型読み出しトランジスタのゲートとコンタクトをとるための第２ゲートコンタクト領域と、
前記ｎチャネル型第２ドライバトランジスタと前記ｐチャネル型第２負荷トランジスタとの間に前記第１ゲートコンタクト領域と並列的に配置され、前記第１ゲートコンタクト領域の形状に一致するように設けられたダミーゲートコンタクト領域とを備え、
前記ｎチャネル型第１ドライバトランジスタと前記ｐチャネル型第１負荷トランジスタとは、前記第１ゲートコンタクト領域が設けられたゲートを共有するとともに、前記ｎチャネル型第２ドライバトランジスタと前記ｐチャネル型第２負荷トランジスタとは、前記ダミーゲートコンタクト領域が設けられたゲートを共有し、前記第１ゲートコンタクト領域が設けられたゲートと、前記ダミーゲートコンタクト領域が設けられたゲートとは並列的に配置されていることを特徴とする半導体記憶装置。 - 素子分離領域で互いに素子分離されたｎ型およびｐ型アクティブ領域と、
前記ｎ型アクティブ領域に２箇所で交差するように配置され、１対のトランスファーゲートに用いられる第１ゲート電極と、
前記ｎ型アクティブ領域および前記ｐ型アクティブ領域を横切るように配置され、ｎチャネル型第１ドライバトランジスタおよびｐチャネル型第１負荷トランジスタに用いられる第２ゲート電極と、
前記ｎ型アクティブ領域を横切るとともに、前記ｐ型アクティブ領域を２箇所で横切るように屈曲して配置され、ｎチャネル型第２ドライバトランジスタ、ｐチャネル型第２負荷トランジスタおよびｐチャネル型読み出しトランジスタに用いられる第３ゲート電極と、
前記ｎチャネル型第１ドライバトランジスタと前記ｐチャネル型第１負荷トランジスタとの間に配置され、前記第２ゲート電極とゲートコンタクトをとるための第１ゲートコンタクト領域と、
前記ｐチャネル型読み出しトランジスタ側の素子分離領域上に設けられ、前記第３ゲート電極とゲートコンタクトをとるための第２ゲートコンタクト領域と、
前記ｎチャネル型第２ドライバトランジスタと前記ｐチャネル型第２負荷トランジスタとの間に前記第１ゲートコンタクト領域と並列的に配置され、前記第１ゲートコンタクト領域の形状に一致するように前記第３ゲート電極に設けられたダミーゲートコンタクト領域とを備えることを特徴とする半導体記憶装置。 - コ字状パターンを有するｎ型アクティブ領域と、
Ｔ字状パターンを有するｐ型アクティブ領域と、
前記ｎ型アクティブ領域と前記ｐ型アクティブ領域とを素子分離する素子分離領域と、
前記コ字状パターンに２箇所で交差するように配置され、１対のトランスファーゲートに用いられる第１ゲート電極と、
前記コ字状パターンおよび前記Ｔ字状パターンを横切るように配置され、ｎチャネル型第１ドライバトランジスタおよびｐチャネル型第１負荷トランジスタに用いられる第２ゲート電極と、
前記コ字状パターンを横切るとともに、前記Ｔ字状パターンを２箇所で横切るように屈曲して配置され、ｎチャネル型第２ドライバトランジスタ、ｐチャネル型第２負荷トランジスタおよびｐチャネル型読み出しトランジスタに用いられる第３ゲート電極と、
前記ｎチャネル型第１ドライバトランジスタと前記ｐチャネル型第１負荷トランジスタとの間に配置され、前記第２ゲート電極とゲートコンタクトをとるための第１ゲートコンタクト領域と、
前記ｐチャネル型読み出しトランジスタ側の素子分離領域上に設けられ、前記第３ゲート電極とゲートコンタクトをとるための第２ゲートコンタクト領域と、
前記ｎチャネル型第２ドライバトランジスタと前記ｐチャネル型第２負荷トランジスタとの間に前記第１ゲートコンタクト領域と並列的に配置され、前記第１ゲートコンタクト領域の形状に一致するように前記第３ゲート電極に設けられたダミーゲートコンタクト領域とを備えることを特徴とする半導体記憶装置。 - 前記コ字状パターンは、第１矩形領域と、前記第１矩形領域の両端に直交してそれぞれ結合された第２および第３矩形領域を備え、
前記Ｔ字状パターンは、第４矩形領域と、前記第４矩形領域の中央に直交して結合された第５矩形領域を備え、
前記第１アクティブ領域および前記第２アクティブ領域は、前記第１矩形領域と前記第４矩形領域とが互いに対向するように配置され、
前記第１ゲート電極は、前記第２および第３矩形領域に交差するように配置され、
前記第２ゲート電極は、前記第１矩形領域および前記第４矩形領域の一方の端部側を横切るように配置され、
前記第３ゲート電極は、前記第１矩形領域、前記第４矩形領域の他方の端部側および記第５矩形領域を横切るようにＬ字状に屈曲されて配置されていることを特徴とする請求項３記載の半導体記憶装置。 - 前記第１ゲート電極で区切られた第２矩形領域に設けられた第１アクティブコンタクトと、
前記第１ゲート電極で区切られた第３矩形領域に設けられた第２アクティブコンタクトと、
前記第１ゲート電極と前記第２ゲート電極との間の第１矩形領域に設けられた第３アクティブコンタクトと、
前記第１ゲート電極と前記第３ゲート電極との間の第１矩形領域に設けられた第４アクティブコンタクトと、
前記第２ゲート電極と前記第３ゲート電極との間の第１矩形領域に設けられた第５アクティブコンタクトと、
前記第２ゲート電極で区切られた第４矩形領域に設けられた第６アクティブコンタクトと、
前記第３ゲート電極で区切られた第４矩形領域に設けられた第７アクティブコンタクトと、
前記第３ゲート電極で区切られた第５矩形領域に設けられた第８アクティブコンタクトと、
前記第２ゲート電極と前記第３ゲート電極との間の第４矩形領域に設けられた第９アクティブコンタクトと、
前記第３アクティブコンタクト、前記第６アクティブコンタクトおよび前記第２ゲートコンタクト領域とを接続する第１配線層と、
前記第４アクティブコンタクト、前記第７アクティブコンタクトおよび前記第１ゲートコンタクト領域とを接続する第２配線層と、
前記第１ゲート電極に接続されたワード線と、
前記第１アクティブコンタクトに接続された第１ビット線と、
前記第２アクティブコンタクトに接続された第２ビット線とを備えることを特徴とする請求項４記載の半導体記憶装置。
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