KR20030003052A - 에스램 장치 - Google Patents

Abstract

본 발명은 비트선의 증폭지연시간 증가를 억제하면서 셀 면적을 축소하는 것이다.

6 트랜지스터 구성의 메모리 셀을 갖는 CMOS형 SRAM장치에 있어서, 한쪽 기본회로 중의 구동트랜지스터(MN1) 및 접근트랜지스터(MN3)만의 사이즈를 크게 하고, 다른 4 트랜지스터의 사이즈를 작게 한다.

Description

에스램 장치{SRAM DEVICE}

본 발명은 메모리 셀의 고밀도 실장이 가능한 SRAM(static random access memory)장치에 관한 것이다.

6 트랜지스터 구성을 갖는 CMOS형 SRAM장치가 알려져 있다. 이는 인버터를 구성하는 PMOS 부하트랜지스터 및 NMOS 구동트랜지스터와, 당해 인버터의 출력을 비트선에 접속하는 NMOS 접근트랜지스터를 갖는 기본회로를 1 조로 하고, 당해 기본회로를 인버터의 입출력이 교차 연결되도록 접속함으로써 서로 결합된 2 조의 기본회로를 구비하는 것이다.

미국특허 제 5,744,844호에 기재된 SRAM장치, 즉 제 1 종래기술은, 1 개 메모리 셀영역의 상반부에 N웰 영역을, 하반부에 P웰 영역을 각각 갖는 종래의 종형 셀구조에 비해 접근을 고속화할 수 있으며 또 셀 면적을 축소할 수 있도록, 메모리 셀영역 중앙에 위치하는 N웰 영역 중에 각 조의 PMOS 부하트랜지스터를, 왼쪽 P웰 영역 중에 제 1 조의 NMOS 구동트랜지스터 및 NMOS 접근트랜지스터를, 오른쪽 P웰영역 중에 제 2 조의 NMOS 구동트랜지스터 및 NMOS 접근트랜지스터를 각각 배치한 횡형 셀 구조의 기술을 채용한 것이다. 여기서는 비트선의 주행방향을 종방향, 워드선의 주행방향을 횡방향으로 각각 정의했다. 미국특허 제 5,930,163호에도 마찬가지의 기술이 개시되었다.

한편 미국특허 제 6,240,009호에 기재된 SRAM장치, 즉 제 2 종래기술은 싱글엔드형 판독 및 차동형 기입의 동작을 전제로 하며, 6 트랜지스터 구성의 SRAM 메모리 셀에 있어서, 한쪽 조의 NMOS 구동트랜지스터의 게이트 폭을 다른 쪽 조의 NMOS 구동트랜지스터의 게이트 폭보다 작게 함으로써, 셀 면적의 축소를 도모한 것이다.

6 트랜지스터 구성의 SRAM 메모리 셀에 있어서 비트선으로부터 소스선으로 흐르는 셀 전류는, NMOS 구동트랜지스터 및 NMOS 접근트랜지스터의 채널 폭으로 결정된다. 셀 전류가 작다는 것은 비트선의 증폭지연이 크다는 것을 의미한다. 그런데 상기 제 1 종래기술은 2 조의 기본회로간에서 구성 트랜지스터의 사이즈가 대칭임을 전제로 하며, 비트선의 증폭지연을 삭감하도록 셀 전류를 크게 하여 더욱 고속동작을 실현하기 위해서는 6 트랜지스터의 사이즈를 모두 크게 할 필요가 있어, 셀 면적의 커다란 증가로 이어질 문제가 있다. 또 상기 제 2 종래기술에서는 각 조의 NMOS 접근트랜지스터가 서로 똑같은 게이트 폭을 가지므로, 큰 게이트 폭을 갖는 NMOS 구동트랜지스터의 전류구동능력을 충분히 활용시킬 수 없다는 문제가 있다.

본 발명의 목적은 심규 개량된 SRAM장치를 제공하는 데에 있다.

도 1은 본 발명에 관한 SRAM장치의 구성예를 나타내는 회로도.

도 2는 도 1 중 각 트랜지스터의 사이즈 및 임계전압의 일례를 나타내는 도.

도 3은 도 1 중의 각 트랜지스터 임계전압의 다른 예를 나타내는 도.

도 4는 도 1 중 각 트랜지스터의 게이트산화막 두께의 예를 나타내는 도.

도 5는 도 1의 SRAM장치 배치의 일례를 나타내는 평면도.

도 6은 도 1의 SRAM장치 배치의 다른 예를 나타내는 평면도.

도 7은 도 1의 SRAM장치의 판독 ·기입동작의 일례를 설명하기 위한 도.

도 8은 도 1의 SRAM장치에서 큰 셀 전류가 얻어지는 것을 나타내는 도.

도 9는 도 1 SRAM장치의 제 1 조와 제 2 조의 인버터간에서 3 트랜지스터의 사이즈 비를 동일하게 한 경우의 각 조의 인버터 입출력전압 관계를 나타내는 도.

* 도면의 주요 부분에 대한 부호의 설명 *

Icell : 셀 전류 LINV : 왼쪽 인버터

MN0, MN1 : 구동트랜지스터 MN2, MN3 : 접근트랜지스터

MP0, MP1 : 부하트랜지스터 RBL : 판독 비트선

RINV : 오른쪽 인버터 SH0, SH1 : 공유 콘택트

Vcc : 양 전원선 Vm : 중간노드전압

Vss1 : 제 1 소스선 Vss2 : 제 2 소스선

WBL : 기입 비트선 WLR : 판독 워드선

WLWT : 기입 워드선

WN0~WN3, WP0, WP1 : 트랜지스터의 게이트 폭

WNL, WNR, WP, WPL, WPR : 트랜지스터점유 폭

본 발명에 관한 제 1 SRAM장치는, 한쪽 조의 구동트랜지스터 및 접근트랜지스터의 채널 폭(게이트 폭)이 서로 거의 동일하며, 또 이 채널 폭은 다른 쪽 조의 구동트랜지스터 및 접근트랜지스터의 채널 폭보다 큰 것을 특징으로 하는 것이다. 이로써 큰 셀 전류를 확보할 수 있으므로, 비트선의 증폭지연을 삭감할 수 있다. 또한, 예를 들어 2 조의 기본회로간에서 부하트랜지스터와 구동트랜지스터의 채널폭 비를 15% 이상 다르게 하면, 판독동작 시의 셀 전류에 기인한 전위 부상에 의한 기억데이터의 파괴를 방지할 수 있다.

또 본 발명에 관한 제 2 SRAM장치는, 2 조의 기본회로간에서 인버터의 오프 누설전류 사이즈가 비대칭인 것을 특징으로 하는 것이다. 이로써, 한쪽 조에서 큰 셀 전류를 확보하면서, 당해 SRAM장치의 대기 시 누설전류를 삭감할 수 있다.

또한 본 발명에 관한 제 3 SRAM장치는, 2 조의 기본회로간에서 구성 트랜지스터의 게이트산화막 두께가 비대칭인 것을 특징으로 하는 것이다. 이로써, 한쪽 조에서 큰 셀 전류를 확보하면서, 당해 SRAM장치의 대기 시 게이트 누설전류를 삭감할 수 있다.

또 본 발명에 관한 제 4 SRAM장치는, 2 조의 기본회로 중 한쪽 조에 접속된 비트선은 기입전용으로 이용되며, 다른 쪽 비트선은 판독과 기입겸용이고, 기입전용 비트선에 접속된 쪽 조의 구성 트랜지스터 중 적어도 1 개 트랜지스터의 전류구동능력은 다른 쪽 조의 대응하는 트랜지스터보다 낮게 설정되며, 각 조의 접근트랜지스터는 판독동작 시에는 한쪽 트랜지스터만이 활성화되고, 기입동작 시에는 양쪽 트랜지스터가 활성화되도록 구성되는 것을 특징으로 하는 것이다. 이로써, 싱글엔드형 판독 및 차동형 기입 동작이 실현 가능하다.

또한 본 발명에 관한 제 5 SRAM장치는, 2 조의 기본회로간에서 구성 트랜지스터의 전류구동능력이 비대칭이며, 판독동작 시에 2 조의 기본회로 중 전류구동능력이 낮은 쪽 조의 소스선 전위레벨을, 다른 쪽 조의 소스선보다 높은 전위레벨로 설정하기 위한 수단을 추가로 구비하는 것을 특징으로 하는 것이다. 이로써, 한쪽 조에서 큰 셀 전류를 확보하면서, 판독동작 시의 셀 전류에 기인한 전위 부상에 의한 기억데이터의 파괴를 방지할 수 있다.

또 본 발명에 관한 제 6 SRAM장치에서는, 2 조의 기본회로 각각에서 구동트랜지스터 및 접근트랜지스터는 거의 동일한 채널 폭을 가지며, 또 동일의 연속된 구부러짐이 없는 장방형의 활성화영역에 형성되는 것으로 한다. 이로써, 활성화영역의 스트레스가 완화되는 결과, 결함 발생이 미연에 방지된다.

(실시예)

도 1은 본 발명에 관한 SRAM장치의 구성예를 나타낸다. 도 1에서 MP0 및 MP1은 PMOS 부하트랜지스터, MN0 및 MN1은 NMOS 구동트랜지스터, MN2 및 MN3은 NMOS 접근트랜지스터이다. MP0, MN0 및 MN2는 제 1 조의 기본회로를 구성한다. MP0과 MN0은 1 개의 인버터(왼쪽 인버터(LINV))를 구성하며, 이 인버터의 출력을 MN2가 기입전용 비트선(기입 비트선)(WBL)에 접속한다. MN2의 게이트는 기입전용 워드선(기입 워드선)(WLWT)에, MN0의 소스는 제 1 소스선(Vss1)에 각각 접속된다. MP1,MN1 및 MN3은 제 2 조의 기본회로를 구성한다. MP1과 MN1은 1 개의 인버터(오른쪽 인버터(RINV))를 구성하며, 이 인버터의 출력(중간노드(Vm))을 MN3이 판독과 기입겸용 비트선(판독 비트선)(RBL)에 접속한다. MN3의 게이트는 판독과 기입겸용 워드선(판독 워드선)(WLR)에, MN1의 소스는 제 2 소스선(Vss2)에 각각 접속된다. 제 1 조 기본회로와 제 2 조 기본회로는 양 인버터의 입출력이 교차연결 되도록 서로 결합되며, MP0 및 MP1 각각의 소스는 양 전원선(Vcc)에 공통 접속된다. 도 중의 Icell은 RBL로부터 MN3 및 MN1을 통해 Vss2로 흐르는 셀 전류이다.

도 2는 도 1 중 각 트랜지스터의 사이즈 및 임계전압의 일례를 나타낸다. 도 2에 나타내는 바와 같이 MN1 및 MN3의 게이트 폭(채널 폭)은 다른 4 트랜지스터의 게이트 폭(채널 폭)의 2 배로 된다. 즉, MN1 및 MN3의 게이트 폭이 서로 같으며, 또 이 게이트 폭은 MN0 및 MN2의 게이트 폭보다 크다. 또 MN1 및 MN3은 낮은 임계전압(0.4V)을, 다른 4 트랜지스터는 높은 임계전압(0.5V)을 각각 갖는다. 기입동작 시에는, 주변회로의 기입 드라이버회로가, "L"을 기입하고 싶은 노드 쪽에 접속된 비트선을 강제적으로 접지레벨로 끌어들이므로, 메모리 셀의 트랜지스터 자체는 큰 사이즈를 필요로 하지 않는다. 따라서 WBL에 접속된 제 1 조 트랜지스터는 제 2 조 트랜지스터의 절반 사이즈로도 충분히 기입 가능하다.

각 조 인버터의 반전임계값 레벨은 부하트랜지스터와 구동트랜지스터의 전류구동능력 비로 결정된다. 도 2에 의하면 MP0과 MN0의 게이트폭 비는 1.0(＝0.2㎛/0.2㎛)이며, MP1과 MN1의 게이트폭 비는 0.5(＝0.2㎛/0.4㎛)로, 이들 게이트폭 비가 50%의 차를 갖는다. 그 결과, 왼쪽 인버터(LINV)의 반전임계값 레벨은 0.3Vcc이며, 오른쪽 인버터(RINV)의 반전임계값 레벨은 0.15Vcc로, 이들 반전임계값 레벨이 50%의 차를 갖는다.

도 2의 예는, MN1 및 MN3으로 흐르는 셀 전류(Icell)를 크게 하기 위해, 이들 양 트랜지스터(MN1 및 MN3)의 게이트 폭을 서로 동일하게, 또 크게 설정한 점에 특징이 있다. 그러나 이들 양 트랜지스터의 사이즈를 크게 하면, 판독동작 시에 MN3이 온 되었을 때의 Vm노드 전위가 "L"레벨에서 "H"레벨 쪽을 향해 크게 변화하므로, Vm노드 전위를 입력으로 하는 왼쪽 인버터(LINV)가 잘못하여 반전되는 일이 없도록 당해 왼쪽 인버터(LINV)의 반전임계값 레벨을 약간 높게 설정해둘 필요가 있다. 그래서, 상기한 바와 같이 2 조의 기본회로간에서 부하트랜지스터와 구동트랜지스터의 채널폭 비에 50% 차를 둠으로써, 왼쪽 인버터(LINV)의 반전오류를 방지한다.

또 도 2에 의하면, 2 조의 기본회로간에서 구성 트랜지스터의 임계전압을 비 대칭으로 설정함으로써 다음과 같은 효과를 기대할 수 있다. 즉 6 트랜지스터 중, 보다 높은 전류구동능력을 필요로 하는 제 2 조만을 낮은 임계전압으로 하고, 제 1 조의 임계전압을 높은 값으로 설정함으로써, 모두 낮은 임계전압의 트랜지스터를 이용한 경우에 비해, 셀 누설전류를 절반으로 삭감하는 것이 가능해진다.

여기서, 2 조의 기본회로간에서 부하트랜지스터와 구동트랜지스터의 채널폭 비가 15% 이상 다르면 된다. 또 2 조의 기본회로간에서 인버터의 반전임계값 레벨이 30% 이상 다르면 된다.

도 3은 도 1 중 각 트랜지스터 임계전압의 다른 예를 나타낸다. 도 3에 나타내는 바와 같이, MP0, MN0 및 MN2의 임계전압을 각각 0.5V로 설정하고, MP1, MN1 및 MN3의 임계전압을 각각 0.2V로 설정한다. 즉, 고속이 요구되는 오른쪽 인버터(RINV)는 임계전압을 내려(누설전류가 커지는 것을 희생시켜) 큰 구동전류를 실현하는 트랜지스터로 구성하고, 저속이 허용되는 왼쪽 인버터(LINV)는 임계전압을 올려 누설전류가 작은 트랜지스터로 구성하는 것이다. 이로써, 모두 낮은 임계전압의 트랜지스터를 이용한 경우에 비해, 대기 시의 누설전류를 절반으로 삭감하는 것이 가능해진다.

도 4에 나타내는 바와 같이, 2 조의 기본회로간에서 게이트산화막 두께를 비대칭으로 설정하는 것도 가능하다. 도 3에서 설명한 누설전류는 트랜지스터의 소스 ·드레인간의 오프 누설전류인데, 미세화된 트랜지스터에서는 게이트 누설전류가 현저해진다. 그래서 도 4에 나타내는 바와 같이 MP0, MN0 및 MN2의 게이트산화막 두께를 각각 2.6㎚로 설정하고, MP1, MN1 및 MN3의 게이트산화막 두께를 각각 1.6㎚로 설정한다. 즉, 고속이 요구되는 오른쪽 인버터(RINV)는 게이트산화막 두께를 얇게 하여(게이트 누설전류가 커지는 것을 희생시켜) 큰 구동전류를 실현하는 트랜지스터로 구성하고, 저속이 허용되는 왼쪽 인버터(LINV)는 게이트산화막 두께를 두껍게 하여 게이트 누설전류가 작은 트랜지스터로 구성하는 것이다. 이로써, 모두 얇은 게이트산화막의 트랜지스터를 이용한 경우에 비해, 대기 시의 게이트 누설전류를 절반으로 삭감하는 것이 가능해진다.

도 5는 도 1의 SRAM장치 배치의 일례를 나타낸다. 도 5에서 WP0, WP1 및 WN0~WN3은 각 트랜지스터의 게이트 폭을, SH0 및 SH1은 트랜지스터의 교차연결을실현하기 위한 공유콘택트를 각각 나타낸다. 도시한 배치는 상기 횡형 셀 구조의 기술을 채용한 것으로, 제 1 조와 제 2 조를 좌우로 독립 배치하고, 제 1 조, 제 2 조에서 높이를 일정하게 하고 폭을 바꾸도록 한다. 도 5에서 WP는 MP0 및 MP1이 차지하는 영역의 폭을, WNL은 MN0 및 MN2가 차지하는 영역의 폭을, WNR은 MN1 및 MN3이 차지하는 영역의 폭을 각각 나타낸다. 이들 폭은 서로 독립시켜 결정 가능하다. 또 WP 중, WPL은 MP0이 차지하는 영역의 폭을, WPR은 MP1이 차지하는 영역의 폭을 각각 나타낸다. 이들 폭도 서로 독립 결정 가능하다. 여기서, 종형 셀 구조를 채용하여 트랜지스터의 채널길이를 조 사이에서 바꾸도록 해도 된다.

도 6은 도 1 SRAM장치의 다른 배치예를 나타낸다. 도 5에 의하면, 예를 들어 MN1의 소스영역에 돌출 부분이 있기 때문에 오른쪽 P웰 중의 활성화영역이 L자형으로 구부러진다. 이에 반해 도 6에 의하면, MN1 및 MN3이 서로 동등한 채널 폭을 가지며, 또 동일의 연속되고 직선상의 긴 변을 갖는(구부러짐이 없는) 장방형의 활성화영역에 형성되므로, 활성화영역의 스트레스가 완화되는 결과, 결함 발생이 미연에 방지된다. 왼쪽 P웰 및 중앙 N웰 각각의 활성화영역에 대해서도 마찬가지이다.

도 7을 이용하여 도 1 SRAM장치의 판독 ·기입 동작의 일례를 설명한다. 상술한 바와 같이, 판독 시에는 WLR만이 활성화되고, 기입 시에는 WLWT와 WLR 양쪽이 동시에 활성화되도록 된다.

판독 동작 시에는, Vss1의 전위를 0.2V 정도 상승시킴으로써, 설령 Vm노드가 0.4V 상승하더라도, 이 Vm노드에 게이트가 접속된 제 1 조의 구동트랜지스터(MN0)가 온 되지 않도록 된다.

Vm노드와는 반대쪽 노드에 "L"을 기입하고 싶을 때에는 절반 사이즈의 MN2를 거쳐 기입하게 되지만, 기본적으로는 드라이버회로의 전류구동능력이 MP0의 전류구동능력보다 충분히 높으면 기입이 가능하다. 본 실시예에서는 또한, 더욱 고속 기입의 실현을 위해 Vss2 전위를 0.2V 정도 부상시키는 구성으로 한다. 이 구성으로써, 사이즈가 작아도 고속 기입이 가능해진다. 역으로, Vm노드 쪽에 "L"을 기입할 때는 큰 사이즈의 MN3을 거쳐 기입하므로, Vss2의 제어 없이 고속 기입이 가능하다. 물론 Vss1을 0.2V 부상시키면 더 고속으로 기입할 수 있다.

도 8은 도 1의 SRAM장치에서 큰 셀 전류(Icell)가 얻어지는 것을 나타낸다. 기본적으로는, 직렬 접속된 MN1과 MN3의 사이즈에 따라 비트선 전하를 인출하는 능력이 결정된다. 종래는 Vm노드 전위를 0.1V 정도로 낮게 억제하기 위해, MN1의 채널 폭에 비해 MN3의 채널 폭을 작게 설정할 수밖에 없었다. 배치의 면에서는, MN1의 게이트 폭보다 가늘게 하여 MN3을 배치하게 되며, P웰 영역 중에 게이트 폭의 넓은 부분과 좁은 부분이 생겨, 폭이 좁은 부분에 불필요한 공간이 생겨버린다. 그러나 본 실시예에 의하면 Vm을 0.4V까지 허용할 수 있으므로, 종래 생겼던 불필요한 공간을 이용하여 MN3의 게이트 폭을 크게 할 수 있다(도 5 참조). 이와 같이 하여 WN1＝WN3을 실현하면, 160㎂라는 셀 전류를 실현할 수 있다. 이는 종래의 셀 전류가 50㎂였던 것에 비해 3 배 이상이 된다. MN3과 MN1의 사이즈를 한없이 가깝게 하거나, 오히려 MN3을 크게 해서라도 셀 전류를 크게 할 필요가 있을 때에 매우 유효하다.

이상과 같이 도 1의 SRAM장치에 의하면, 정량적으로 말해, 셀 면적을 종래의80%로 삭감할 수 있고, 셀 누설전류를 종래의 절반으로 삭감할 수 있으며, 또 종래의 3 배 이상의 셀 전류가 얻어진다.

여기서, 도 1 중 MP1의 게이트 폭도, MN1 및 MN3의 게이트 폭과 동일 사이즈로까지 크게 할 수 있다. 이로써 제 1 조와 제 2 조간에서 3 트랜지스터의 사이즈 비가 동일해진다. 도 9는 이 경우의 각 조의 인버터 입출력전압의 관계를 나타낸다. 도 9에 의하면, 충분히 큰 나비형의 열린 면적(도중에 점선으로 나타낸 사각형의 면적)을 확보할 수 있음을 알 수 있다. 직류적으로 본다면, 제 1 조와 제 2 조간에서 트랜지스터의 사이즈 비가 4 배 다르다 해도 마찬가지이다.

이상 설명한 바와 같이, 총체적으로 본 발명에 의하면, 신규 개량된 SRAM장치를 제공할 수 있다.

Claims (15)

1. 인버터를 구성하는 부하트랜지스터 및 구동트랜지스터와, 상기 인버터의 출력을 비트선에 접속하는 접근트랜지스터를 갖는 기본회로를 1 조로 하고, 상기 기본회로를 상기 인버터의 입출력이 교차연결 되도록 접속함으로써 서로 결합된 2 조의 기본회로를 구비하며,

   한쪽 조의 구동트랜지스터 및 접근트랜지스터의 채널 폭이 서로 거의 동일하고, 또 이 채널 폭은 다른 조의 구동트랜지스터 및 접근트랜지스터의 채널 폭보다 큰 것을 특징으로 하는 SRAM장치.
2. 제 1 항에 있어서,

   상기 2 조의 기본회로간에서 부하트랜지스터와 구동트랜지스터와의 채널폭 비가 15% 이상 다른 것을 특징으로 하는 SRAM장치.
3. 제 1 항에 있어서,

   상기 2 조의 기본회로간에서 인버터의 반전임계값 레벨이 30% 이상 다른 것을 특징으로 하는 SRAM장치.
4. 제 1 항에 있어서,

   상기 2 조의 기본회로간에서 인버터의 오프 누설전류 사이즈가 비대칭인 것을 특징으로 하는 SRAM장치.
5. 제 1 항에 있어서,

   상기 2 조의 기본회로간에서 구성트랜지스터의 게이트산화막 두께가 비대칭인 것을 특징으로 하는 SRAM장치.
6. 제 1 항에 있어서,

   상기 2 조의 기본회로간에서 구성트랜지스터의 배치면적이 비대칭인 것을 특징으로 하는 SRAM장치.
7. 제 1 항에 있어서,

   상기 2 조의 기본회로간에서 배치영역의 가로 사이즈와 세로 사이즈의 적어도 한쪽을 서로 독립시켜 결정할 수 있도록 하는 것을 특징으로 하는 SRAM장치.
8. 제 1 항에 있어서,

   상기 2 조의 기본회로 각각에서, 구동트랜지스터 및 접근트랜지스터는 동일의 연속된 활성화영역에 형성되는 것을 특징으로 하는 SRAM장치.
9. 제 1 항에 있어서,

   상기 2 조의 기본회로 중, 채널 폭이 작은 쪽 조에 접속된 비트선은 기입전용으로 이용되고, 다른 쪽 비트선은 판독과 기입 겸용인 것을 특징으로 하는 SRAM장치.
10. 인버터를 구성하는 부하트랜지스터 및 구동트랜지스터와, 상기 인버터의 출력을 비트선에 접속하는 접근트랜지스터를 갖는 기본회로를 1 조로 하고, 상기 기본회로를 상기 인버터의 입출력이 교차연결 되도록 접속함으로써 서로 결합된 2 조의 기본회로를 구비하며,

    상기 2 조의 기본회로간에서 인버터의 오프 누설전류 사이즈가 비대칭인 것을 특징으로 하는 SRAM장치.
11. 인버터를 구성하는 부하트랜지스터 및 구동트랜지스터와, 상기 인버터의 출력을 비트선에 접속하는 접근트랜지스터를 갖는 기본회로를 1 조로 하고, 상기 기본회로를 상기 인버터의 입출력이 교차연결 되도록 접속함으로써 서로 결합된 2 조의 기본회로를 구비하며,

    상기 2 조의 기본회로간에서 구성트랜지스터의 게이트산화막 두께가 비대칭인 것을 특징으로 하는 SRAM장치.
12. 인버터를 구성하는 부하트랜지스터 및 구동트랜지스터와, 상기 인버터의 출력을 비트선에 접속하는 접근트랜지스터를 갖는 기본회로를 1 조로 하고, 상기 기본회로를 상기 인버터의 입출력이 교차연결 되도록 접속함으로써 서로 결합된 2 조의 기본회로를 구비하며,

    상기 2 조의 기본회로 중, 한쪽 조에 접속된 비트선은 기입전용으로 이용되고, 다른 쪽 비트선은 판독과 기입겸용이고,

    상기 기입전용 비트선에 접속된 쪽 조의 구성트랜지스터 중, 적어도 1 개의 트랜지스터의 전류구동능력은, 다른 쪽 조의 대응하는 트랜지스터보다 낮게 설정되며,

    각 조의 접근트랜지스터는, 판독동작 시에는 한쪽 트랜지스터만이 활성화되고, 기입동작 시에는 양쪽 트랜지스터가 활성화되도록 구성되는 것을 특징으로 하는 SRAM장치.
13. 인버터를 구성하는 부하트랜지스터 및 구동트랜지스터와, 상기 구동트랜지스터에 접속된 소스선과, 상기 인버터의 출력을 비트선에 접속하는 접근트랜지스터를 갖는 기본회로를 1 조로 하고, 상기 기본회로를 상기 인버터의 입출력이 교차연결 되도록 접속함으로써 서로 결합된 2 조의 기본회로를 구비하며,

    상기 2 조의 기본회로간에서 구성트랜지스터의 전류구동능력이 비대칭이고,

    판독동작 시에, 상기 2 조의 기본회로 중 전류구동능력이 낮은 쪽 조 소스선의 전위레벨을, 다른 쪽 조 소스선보다 높은 전위레벨로 설정하기 위한 수단을 추가로 구비하는 것을 특징으로 하는 SRAM장치.
14. 제 13 항에 있어서,

    상기 2 조의 기본회로 각각에서, 구동트랜지스터 및 접근트랜지스터의 채널 폭이 서로 거의 동일한 것을 특징으로 하는 SRAM장치.
15. 인버터를 구성하는 부하트랜지스터 및 구동트랜지스터와, 상기 인버터의 출력을 비트선에 접속하는 접근트랜지스터를 갖는 기본회로를 1 조로 하고, 상기 기본회로를 상기 인버터의 입출력이 교차연결 되도록 접속함으로써 서로 결합된 2 조의 기본회로를 구비하며,

    상기 2 조의 기본회로 각각에서, 구동트랜지스터 및 접근트랜지스터는 거의 동일한 채널 폭을 갖고, 또 동일의 연속된 또 구부러짐이 없는 장방형의 활성화영역에 형성되는 것을 특징으로 하는 SRAM장치.