JP2837682B2 - 半導体記憶装置 - Google Patents
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G—PHYSICS
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- G11C—STATIC STORES
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、大規模論理集積回路装置等に搭載されるオンチップ
のスタティック型RAM（ランダム・アクセス・メモリ）
等に利用して特に有効な技術に関するものである。
ば、大規模論理集積回路装置等に搭載されるオンチップ
のスタティック型RAM（ランダム・アクセス・メモリ）
等に利用して特に有効な技術に関するものである。
メモリアレイ及び周辺回路をCMOS（相補型MOS）によ
り構成することで、動作の高速化と低消費電力化を図っ
たCMOSスタティック型RAMがあり、またこのようなスタ
ティック型RAMを搭載する論理集積回路装置がある。
り構成することで、動作の高速化と低消費電力化を図っ
たCMOSスタティック型RAMがあり、またこのようなスタ
ティック型RAMを搭載する論理集積回路装置がある。
上記スタティック型RAMにおいて、メモリアレイを構
成するメモリセルのそれぞれは、例えば第19図のメモリ
セルMC00に代表して示されるように、一対のCMOSインバ
ータ回路N30及びN31が交差接続されてなる（ここで、例
えばインバータ回路N30の入力端子がインバータ回路N31
の出力端子に結合され、同時にインバータ回路N30の出
力端子がインバータ回路N31の入力端子に結合される状
態を“インバータ回路N30及びN31が交差接続されてな
る”のように略する。以下同様）ラッチと、これらのラ
ッチの一対の入出力ノードと対応する相補データ線D0・
▲▼〜Dn・▲▼との間に設けられそれぞれのゲ
ートが対応するワード線WX0〜WXmに共通結合される一対
の行選択制御MOSFETQ86及びQ87を含む。各メモリセル
は、対応するワード線WX0〜WXmが択一的にハイレベルと
されることで、行単位すなわちｎ＋１個単位で共通選択
され、そのうちの１個が、カラムスイッチCSWを介し
て、相補共通データ線CD・▲▼に択一的に接続され
る。
成するメモリセルのそれぞれは、例えば第19図のメモリ
セルMC00に代表して示されるように、一対のCMOSインバ
ータ回路N30及びN31が交差接続されてなる（ここで、例
えばインバータ回路N30の入力端子がインバータ回路N31
の出力端子に結合され、同時にインバータ回路N30の出
力端子がインバータ回路N31の入力端子に結合される状
態を“インバータ回路N30及びN31が交差接続されてな
る”のように略する。以下同様）ラッチと、これらのラ
ッチの一対の入出力ノードと対応する相補データ線D0・
▲▼〜Dn・▲▼との間に設けられそれぞれのゲ
ートが対応するワード線WX0〜WXmに共通結合される一対
の行選択制御MOSFETQ86及びQ87を含む。各メモリセル
は、対応するワード線WX0〜WXmが択一的にハイレベルと
されることで、行単位すなわちｎ＋１個単位で共通選択
され、そのうちの１個が、カラムスイッチCSWを介し
て、相補共通データ線CD・▲▼に択一的に接続され
る。
つまり、このスタティック型RAMでは、最終的に指定
された１個のメモリセルだけが選択されるにもかかわら
ず、ワード線の選択動作が行われる時点で、同一の行に
配置されるｎ＋１個のメモリセルが一斉に選択状態とさ
れる。このとき、すべての相補データ線D0・▲▼〜
Dn・▲▼には、選択されたメモリセルの保持データ
に対応する読み出し電流が流される。このため、特に複
数ビットの記憶データを同時に入出力するいわゆる多ビ
ット構成のスタティック型RAMにおいて、低消費電力化
を妨げる一因となっている。
された１個のメモリセルだけが選択されるにもかかわら
ず、ワード線の選択動作が行われる時点で、同一の行に
配置されるｎ＋１個のメモリセルが一斉に選択状態とさ
れる。このとき、すべての相補データ線D0・▲▼〜
Dn・▲▼には、選択されたメモリセルの保持データ
に対応する読み出し電流が流される。このため、特に複
数ビットの記憶データを同時に入出力するいわゆる多ビ
ット構成のスタティック型RAMにおいて、低消費電力化
を妨げる一因となっている。
第20図には、上記スタティック型RAMの低消費電力化
を図る一つの手段として提案された単一選択型メモリア
レイの回路図が部分的に示されている。インバータ回路
N30及びN31からなるラッチの一対の入出力ノードと対応
する相補データ線Dq・▲▼との間には、上記行選択
制御MOSFETQ86及びQ87と直列形態に、列選択制御MOSFET
Q88及びQ89が設けられている。MOSFETQ86及びQ87のゲー
トは、対応するＸワード線WXp等に共通結合され、ロウ
アドレスに従った行単位の選択を受ける。同様に、MOSF
ETQ88及びQ89のゲートは、対応するＹワード線WXq等に
共通結合され、カラムアドレスに従った列単位の選択を
受ける。その結果、上記ロウアドレスならびにカラムア
ドレスによって指定される１個のメモリセルのみが、対
応する相補データ線Dq・▲▼等に択一的に結合さ
れ、スタティック型RAMの読み出し電流が著しく削減さ
れる。
を図る一つの手段として提案された単一選択型メモリア
レイの回路図が部分的に示されている。インバータ回路
N30及びN31からなるラッチの一対の入出力ノードと対応
する相補データ線Dq・▲▼との間には、上記行選択
制御MOSFETQ86及びQ87と直列形態に、列選択制御MOSFET
Q88及びQ89が設けられている。MOSFETQ86及びQ87のゲー
トは、対応するＸワード線WXp等に共通結合され、ロウ
アドレスに従った行単位の選択を受ける。同様に、MOSF
ETQ88及びQ89のゲートは、対応するＹワード線WXq等に
共通結合され、カラムアドレスに従った列単位の選択を
受ける。その結果、上記ロウアドレスならびにカラムア
ドレスによって指定される１個のメモリセルのみが、対
応する相補データ線Dq・▲▼等に択一的に結合さ
れ、スタティック型RAMの読み出し電流が著しく削減さ
れる。
上記単一選択型メモリアレイを有するスタティック型
RAMについては、例えば、特公昭60−8553号公報等に記
載されている。
RAMについては、例えば、特公昭60−8553号公報等に記
載されている。
論理集積回路装置が大規模化され高性能化されるのに
ともなって、これに搭載されるスタティック型RAMが大
容量化され、また多ポート化される傾向にある。本願発
明者等も、第21図に示される２ポートRAMのメモリアレ
イを開発し、さらにこのメモリアレイをもとに、第22図
に示される単一選択型のメモリアレイを考えた。ところ
が、このメモリアレイでは、メモリセルあたり合計12個
のMOSFETが必要となり、また列あたり合計６本の相補デ
ータ線Dwq・▲▼及びDrq・▲▼ならびにＹ
ワード線WYwq及びWYrq等が必要となる。その結果、メモ
リアレイのレイアウト所要面積が増大し、スタティック
型RAMのチップが大型化する。
ともなって、これに搭載されるスタティック型RAMが大
容量化され、また多ポート化される傾向にある。本願発
明者等も、第21図に示される２ポートRAMのメモリアレ
イを開発し、さらにこのメモリアレイをもとに、第22図
に示される単一選択型のメモリアレイを考えた。ところ
が、このメモリアレイでは、メモリセルあたり合計12個
のMOSFETが必要となり、また列あたり合計６本の相補デ
ータ線Dwq・▲▼及びDrq・▲▼ならびにＹ
ワード線WYwq及びWYrq等が必要となる。その結果、メモ
リアレイのレイアウト所要面積が増大し、スタティック
型RAMのチップが大型化する。
これに対処するため、上記特公昭60−8553号公報で
は、さらに、相補データ線Dwq・▲▼及びDrq・▲
▼等を隣接する２列のメモリセルで共有し、また
行選択制御MOSFETQ90〜Q93を隣接する列に配置された２
個のメモリセルで共有する方法が提案されている。しか
し、この方法を採ったとしても、依然メモリセルあたり
10個のMOSFETが必要であり、また列あたり４本の信号線
が必要である。そこで、本願発明者等は、さらにメモリ
アレイを構成するデータ線の単一線化を考えたが、これ
に適合しうる効果的なシングルエンド型センスアンプが
なかった。このため、スタティック型RAMのレイアウト
所要面積が思うように縮小されず、スタティック型RAM
を搭載する論理集積回路装置等の低コスト化が制限され
る結果となった。
は、さらに、相補データ線Dwq・▲▼及びDrq・▲
▼等を隣接する２列のメモリセルで共有し、また
行選択制御MOSFETQ90〜Q93を隣接する列に配置された２
個のメモリセルで共有する方法が提案されている。しか
し、この方法を採ったとしても、依然メモリセルあたり
10個のMOSFETが必要であり、また列あたり４本の信号線
が必要である。そこで、本願発明者等は、さらにメモリ
アレイを構成するデータ線の単一線化を考えたが、これ
に適合しうる効果的なシングルエンド型センスアンプが
なかった。このため、スタティック型RAMのレイアウト
所要面積が思うように縮小されず、スタティック型RAM
を搭載する論理集積回路装置等の低コスト化が制限され
る結果となった。
この発明の目的は、低消費電力化及びレイアウト所要
面積の縮小を図ったスタティック型RAM等の半導体記憶
装置を提供し、これに適した各種のメモリアレイ及びシ
ングルエンド型センスアンプを提供することにある。こ
の発明の他の目的は、スタティック型RAMを搭載する大
規模論理集積回路装置等の低消費電力化及び低コスト化
を図ることにある。
面積の縮小を図ったスタティック型RAM等の半導体記憶
装置を提供し、これに適した各種のメモリアレイ及びシ
ングルエンド型センスアンプを提供することにある。こ
の発明の他の目的は、スタティック型RAMを搭載する大
規模論理集積回路装置等の低消費電力化及び低コスト化
を図ることにある。
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。
は、この明細書の記述及び添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
スタティック型RAM等のメモリアレイを構成するデータ
線を単一化し、これらのデータ線が選択的に接続される
センスアンプをシングルエンド型とする。また、上記メ
モリアレイを単一選択型とし、データ線を隣接する２列
のメモリセルで共有するとともに、行選択制御MOSFETを
隣接する列に配置される２個のメモリセルで共有する。
さらに、シングルエンド型のセンスアンプを、電流ミラ
ー型のセンス回路を基本に構成し、共通データ線に結合
される上記センス回路の非反転入力ノードとその反転入
力ノードとの間に、共通データ線のチャージシェア後の
レベルを一時的に伝達する短絡手段を設ける。
要を簡単に説明すれば、下記の通りである。すなわち、
スタティック型RAM等のメモリアレイを構成するデータ
線を単一化し、これらのデータ線が選択的に接続される
センスアンプをシングルエンド型とする。また、上記メ
モリアレイを単一選択型とし、データ線を隣接する２列
のメモリセルで共有するとともに、行選択制御MOSFETを
隣接する列に配置される２個のメモリセルで共有する。
さらに、シングルエンド型のセンスアンプを、電流ミラ
ー型のセンス回路を基本に構成し、共通データ線に結合
される上記センス回路の非反転入力ノードとその反転入
力ノードとの間に、共通データ線のチャージシェア後の
レベルを一時的に伝達する短絡手段を設ける。
上記した手段によれば、スタティック型RAMの読み出
し電流を著しく削減しつつ、メモリアレイの列あたりの
所要信号線数を削減し、またメモリセルあたりの所要MO
SFET数を削減できる。また、データ線の単一化に適合し
かつ安定動作しうるシングルエンド型のセンスアンプを
実現し、スタティック型RAM等のデータ線の単一化を推
進できる。その結果、スタティック型RAMの低消費電力
化及びレイアウト所要面積の縮小を図り、スタティック
型RAMを搭載する大規模論理集積回路装置等の低消費電
力化及び低コスト化を図ることができる。
し電流を著しく削減しつつ、メモリアレイの列あたりの
所要信号線数を削減し、またメモリセルあたりの所要MO
SFET数を削減できる。また、データ線の単一化に適合し
かつ安定動作しうるシングルエンド型のセンスアンプを
実現し、スタティック型RAM等のデータ線の単一化を推
進できる。その結果、スタティック型RAMの低消費電力
化及びレイアウト所要面積の縮小を図り、スタティック
型RAMを搭載する大規模論理集積回路装置等の低消費電
力化及び低コスト化を図ることができる。
第３図には、この発明が適用されたスタティック型RA
Mの一実施例のブロック図が示されている。また、第１
図には、第３図のスタティック型RAMのメモリアレイMAR
Y及びカラムスイッチCSWの一実施例の回路図が示され、
第２図には、センスアンプSA及びライトアンプWAの一実
施例の回路図が示されている。さらに、第４図には、第
３図のスタティック型RAMの読み出し動作の一実施例の
タイミング図が示されている。これらの図に従って、こ
の実施例のスタティック型RAMの構成と動作の概要なら
びにその特徴を説明する。なお、このスタティック型RA
Mは、特に制限されないが、例えばディジタル処理シス
テム等の大規模論理集積回路装置に搭載される。第１図
及び第２図に示される各回路素子ならびに第３図の各ブ
ロックを構成する回路素子は、大規模論理集積回路装置
の図示されない他の回路素子とともに、特に制限されな
いが、単結晶シリコンのような１個の半導体基板上にお
いて形成される。以下の図において、チャンネル（バッ
クゲート）部に矢印が付加されるMOSFETはＰチャンネル
型（第２導電型）であり、矢印の付加されないＮチャン
ネル型（第１導電型）のMOSFETと区別して示される。
Mの一実施例のブロック図が示されている。また、第１
図には、第３図のスタティック型RAMのメモリアレイMAR
Y及びカラムスイッチCSWの一実施例の回路図が示され、
第２図には、センスアンプSA及びライトアンプWAの一実
施例の回路図が示されている。さらに、第４図には、第
３図のスタティック型RAMの読み出し動作の一実施例の
タイミング図が示されている。これらの図に従って、こ
の実施例のスタティック型RAMの構成と動作の概要なら
びにその特徴を説明する。なお、このスタティック型RA
Mは、特に制限されないが、例えばディジタル処理シス
テム等の大規模論理集積回路装置に搭載される。第１図
及び第２図に示される各回路素子ならびに第３図の各ブ
ロックを構成する回路素子は、大規模論理集積回路装置
の図示されない他の回路素子とともに、特に制限されな
いが、単結晶シリコンのような１個の半導体基板上にお
いて形成される。以下の図において、チャンネル（バッ
クゲート）部に矢印が付加されるMOSFETはＰチャンネル
型（第２導電型）であり、矢印の付加されないＮチャン
ネル型（第１導電型）のMOSFETと区別して示される。
第３図において、この実施例のスタティック型RAM
は、特に制限されないが、２ポートRAMとされ、その二
つのアクセスポートは、それぞれ書き込みポート及び読
み出しポートとして専用化される。このうち、書き込み
ポートには、特に制限されないが、論理集積回路装置の
図示されない前段回路から、起動制御信号となる書き込
みクロック信号CWが供給され、さらに入力データDin及
びｋ＋１ビットの書き込みアドレス信号AW0〜AWkが供給
される。同様に、読み出しポートには、特に制限されな
いが、上記前段回路から、起動制御信号となる読み出し
クロック信号CRが供給され、さらにｋ＋１ビットの読み
出しアドレス信号AR0〜ARkが供給される。読み出しポー
トから出力される読み出し信号は、出力データoutとし
て、論理集積回路装置の図示されない後段回路に供給さ
れる。
は、特に制限されないが、２ポートRAMとされ、その二
つのアクセスポートは、それぞれ書き込みポート及び読
み出しポートとして専用化される。このうち、書き込み
ポートには、特に制限されないが、論理集積回路装置の
図示されない前段回路から、起動制御信号となる書き込
みクロック信号CWが供給され、さらに入力データDin及
びｋ＋１ビットの書き込みアドレス信号AW0〜AWkが供給
される。同様に、読み出しポートには、特に制限されな
いが、上記前段回路から、起動制御信号となる読み出し
クロック信号CRが供給され、さらにｋ＋１ビットの読み
出しアドレス信号AR0〜ARkが供給される。読み出しポー
トから出力される読み出し信号は、出力データoutとし
て、論理集積回路装置の図示されない後段回路に供給さ
れる。
スタティック型RAMは、特に制限されないが、その大
半のレイアウト面積を占めて配置されるメモリアレイMA
RY及びカラムスイッチCSWを基本構成とする。また、特
に制限されないが、上記書き込みポートに対応して設け
られる書き込み用アドレスバッファABWと書き込み用Ｘ
アドレスデコーダXADW及び書き込み用Ｙアドレスデコー
ダYADWならびにライトアンプWA及びデータ入力バッファ
DIBを備え、上記読み出しポートに対応して設けられる
読み出し用アドレスバッファABRと読み出し用Ｘアドレ
スデコーダXADR及び読み出し用ＹアドレスデコーダYADR
ならびにセンスアンプSA及びデータ出力バッファDOBを
備える。
半のレイアウト面積を占めて配置されるメモリアレイMA
RY及びカラムスイッチCSWを基本構成とする。また、特
に制限されないが、上記書き込みポートに対応して設け
られる書き込み用アドレスバッファABWと書き込み用Ｘ
アドレスデコーダXADW及び書き込み用Ｙアドレスデコー
ダYADWならびにライトアンプWA及びデータ入力バッファ
DIBを備え、上記読み出しポートに対応して設けられる
読み出し用アドレスバッファABRと読み出し用Ｘアドレ
スデコーダXADR及び読み出し用ＹアドレスデコーダYADR
ならびにセンスアンプSA及びデータ出力バッファDOBを
備える。
メモリアレイMARYは、特に制限されないが、第１図に
示されるように、水平方向に平行して配置されるｍ＋１
本の書き込み用Ｘワード線WXw0〜WXwm（第１のＸワード
線）及び読み出し用Ｘワード線WXr0〜WXrm（第２のＸワ
ード線）を含み、また垂直方向に平行して配置される
（ｎ＋１）/2本の書き込み用データDw1ないしDwn（第１
のデータ線）とｎ＋１本の読み出し用データ線Dr0〜Drn
（第２のデータ線）及び書き込み用ワード線WYw0〜WYwn
（第１のＹワード線）とを含む。上記Ｘワード線ならび
に上記データ線及びＹワード線の交点には、（ｍ＋１）
×（ｎ＋１）個のスタティック型メモリセルMC00〜MC0n
ないしMCm0〜MCmnが格子状に配置される。言うまでもな
く、上記書き込み用Ｘワード線WXw0〜WXwmと書き込み用
Ｙワード線WYw0〜WYwnならびに書き込み用データ線Dw1
ないしDwnはスタティック型RAMの書き込みポートに対応
し、上記読み出し用Ｘワード線WXr0〜WXrmならびに読み
出し用データ線Dr0〜Drnはスタティック型RAMの読み出
しポートに対応する。この実施例において、上記書き込
み用データ線及び読み出し用データ線は、それぞれ単一
化される。その結果、スタティック型RAMのメモリセル
が簡素化され、メモリアレイの列あたりの所要信号線数
が削減されるものとなる。
示されるように、水平方向に平行して配置されるｍ＋１
本の書き込み用Ｘワード線WXw0〜WXwm（第１のＸワード
線）及び読み出し用Ｘワード線WXr0〜WXrm（第２のＸワ
ード線）を含み、また垂直方向に平行して配置される
（ｎ＋１）/2本の書き込み用データDw1ないしDwn（第１
のデータ線）とｎ＋１本の読み出し用データ線Dr0〜Drn
（第２のデータ線）及び書き込み用ワード線WYw0〜WYwn
（第１のＹワード線）とを含む。上記Ｘワード線ならび
に上記データ線及びＹワード線の交点には、（ｍ＋１）
×（ｎ＋１）個のスタティック型メモリセルMC00〜MC0n
ないしMCm0〜MCmnが格子状に配置される。言うまでもな
く、上記書き込み用Ｘワード線WXw0〜WXwmと書き込み用
Ｙワード線WYw0〜WYwnならびに書き込み用データ線Dw1
ないしDwnはスタティック型RAMの書き込みポートに対応
し、上記読み出し用Ｘワード線WXr0〜WXrmならびに読み
出し用データ線Dr0〜Drnはスタティック型RAMの読み出
しポートに対応する。この実施例において、上記書き込
み用データ線及び読み出し用データ線は、それぞれ単一
化される。その結果、スタティック型RAMのメモリセル
が簡素化され、メモリアレイの列あたりの所要信号線数
が削減されるものとなる。
メモリアレイMARYを構成する各メモリセルMCは、特に
制限されないが、第１図のメモリセルMC00及びMC01に代
表して示されるように、一対のCMOSインバータ回路N1及
びN2あるいはN3及びN4が交差接続されてなるラッチを基
本構成とする。この実施例において、インバータ回路N1
の入力端子及びインバータ回路N2の出力端子の共通結合
されたノードは、基本的には入出力兼用ノードである
が、各ラッチの入力ノードとして専用化される。同様
に、インバータ回路N1の出力端子とインバータ回路N2の
入力端子の共通結合されたノードは、基本的には入出力
兼用ノードであるが、各ラッチの出力ノードとして専用
化される。さらに、その出力端子が各ラッチの上記入力
ノードに結合されるインバータ回路N2及びN4は、他方の
インバータ回路N1又はN3に比較して小さな駆動能力を持
つように設計される。その結果、メモリセルに対する書
き込み経路及び読み出し経路が分離され、スタティック
型RAMの書き込み電流が削減されるとともに、書き込み
動作の安定化が図られる。
制限されないが、第１図のメモリセルMC00及びMC01に代
表して示されるように、一対のCMOSインバータ回路N1及
びN2あるいはN3及びN4が交差接続されてなるラッチを基
本構成とする。この実施例において、インバータ回路N1
の入力端子及びインバータ回路N2の出力端子の共通結合
されたノードは、基本的には入出力兼用ノードである
が、各ラッチの入力ノードとして専用化される。同様
に、インバータ回路N1の出力端子とインバータ回路N2の
入力端子の共通結合されたノードは、基本的には入出力
兼用ノードであるが、各ラッチの出力ノードとして専用
化される。さらに、その出力端子が各ラッチの上記入力
ノードに結合されるインバータ回路N2及びN4は、他方の
インバータ回路N1又はN3に比較して小さな駆動能力を持
つように設計される。その結果、メモリセルに対する書
き込み経路及び読み出し経路が分離され、スタティック
型RAMの書き込み電流が削減されるとともに、書き込み
動作の安定化が図られる。
各ラッチの入力ノードは、書き込み用の列選択制御MO
SFETQ35及びQ38（第15のMOSFET）に結合され、さらに書
き込み用の行選択制御MOSFETQ39（第12のMOSFET）を介
して、対応する書き込み用データ線Dw1ないしDwnに結合
される。上記行選択制御MOSFETQ39のゲートは、対応す
るＸワード線WXw0〜WXwmにそれぞれ共通結合され、列選
択制御MOSFETQ35及びQ38のゲートは、対応するＹワード
線WYw0〜WYwnにそれぞれ共通結合される。つまり、この
実施例のメモリアレイMARYでは、メモリセルが書き込み
ポートにおいて択一的に選択され、いわゆる単一選択方
式とされる。また、書き込み用データ線Dw1ないしDwnが
隣接する２列のメモリセルによって共有され、行選択制
御MOSFETQ39がそれぞれ隣接する列に配置される２個の
メモリセルによって共有される。その結果、スタティッ
ク型RAMのメモリセルがさらに簡素化されるとともに、
列方向の所要信号線数がさらに削減されるものとなる。
SFETQ35及びQ38（第15のMOSFET）に結合され、さらに書
き込み用の行選択制御MOSFETQ39（第12のMOSFET）を介
して、対応する書き込み用データ線Dw1ないしDwnに結合
される。上記行選択制御MOSFETQ39のゲートは、対応す
るＸワード線WXw0〜WXwmにそれぞれ共通結合され、列選
択制御MOSFETQ35及びQ38のゲートは、対応するＹワード
線WYw0〜WYwnにそれぞれ共通結合される。つまり、この
実施例のメモリアレイMARYでは、メモリセルが書き込み
ポートにおいて択一的に選択され、いわゆる単一選択方
式とされる。また、書き込み用データ線Dw1ないしDwnが
隣接する２列のメモリセルによって共有され、行選択制
御MOSFETQ39がそれぞれ隣接する列に配置される２個の
メモリセルによって共有される。その結果、スタティッ
ク型RAMのメモリセルがさらに簡素化されるとともに、
列方向の所要信号線数がさらに削減されるものとなる。
一方、各ラッチの出力ノードは、読み出し用MOSFETQ3
4又はQ37（第14のMOSFET）のゲートに結合される。これ
らのMOSFETQ34及びQ37のソースは回路の接地電位（第１
の電源電圧）に結合され、そのドレインは、読み出し用
の行選択制御MOSFETQ33又はQ36（第13のMOSFET）を介し
て、対応する読み出し用データ線Dr0〜Drn（第２のデー
タ線）にそれぞれ結合される。つまり、この実施例のメ
モリアレイMARYでは、各ラッチの出力ノードが、読み出
し用MOSFETQ34又はQ37のゲートを介して、間接的に対応
する読み出し用データ線Dr0〜Drnに結合される。その結
果、後述するように、読み出し動作にともなうメモリセ
ルの保持データの破損を防止できるため、読み出しデー
タ線及び読み出し共通データ線のプリチャージレベル等
に関する制限が解かれるものとなる。
4又はQ37（第14のMOSFET）のゲートに結合される。これ
らのMOSFETQ34及びQ37のソースは回路の接地電位（第１
の電源電圧）に結合され、そのドレインは、読み出し用
の行選択制御MOSFETQ33又はQ36（第13のMOSFET）を介し
て、対応する読み出し用データ線Dr0〜Drn（第２のデー
タ線）にそれぞれ結合される。つまり、この実施例のメ
モリアレイMARYでは、各ラッチの出力ノードが、読み出
し用MOSFETQ34又はQ37のゲートを介して、間接的に対応
する読み出し用データ線Dr0〜Drnに結合される。その結
果、後述するように、読み出し動作にともなうメモリセ
ルの保持データの破損を防止できるため、読み出しデー
タ線及び読み出し共通データ線のプリチャージレベル等
に関する制限が解かれるものとなる。
メモリアレイMARYを構成する書き込み用Ｘワード線WX
w0〜WXwmは、書き込み用ＸアドレスデコーダXADWに結合
され、択一的に選択状態とされる。同様に、メモリアレ
イMARYを構成する読み出し用Ｘワード線WXr0〜WXrmは、
読み出し用ＸアドレスデコーダXADRに結合され、択一的
に選択状態とされる。書き込み用ＸアドレスデコーダXA
DWには、第３図に示されるように、書き込み用アドレス
バッファABWからｉ＋１ビットの内部アドレス信号awx0
〜awxiが供給され、タイミング発生回路TGからタイミン
グ信号φxwが供給される。同様に、読み出し用Ｘアドレ
スデコーダXADRには、読み出し用アドレスバッファABR
からｉ＋１ビットの内部アドレス信号arx0〜arxiが供給
され、タイミング発生回路TGからタイミング信号φxrが
供給される。ここで、タイミング信号φxwは、特に制限
されないが、通常ロウレベルとされ、書き込みクロック
信号CWのハイレベルを受けて書き込みポートが選択状態
とされるとき、所定のタイミングでハイレベルとされ
る。同様に、タイミング信号φxrは、第４図に示される
ように、通常ロウレベルとされ、読み出し用クロック信
号CRのハイレベルを受けて読み出しポートが選択状態と
されるとき、所定のタイミングでハイレベルとされる。
w0〜WXwmは、書き込み用ＸアドレスデコーダXADWに結合
され、択一的に選択状態とされる。同様に、メモリアレ
イMARYを構成する読み出し用Ｘワード線WXr0〜WXrmは、
読み出し用ＸアドレスデコーダXADRに結合され、択一的
に選択状態とされる。書き込み用ＸアドレスデコーダXA
DWには、第３図に示されるように、書き込み用アドレス
バッファABWからｉ＋１ビットの内部アドレス信号awx0
〜awxiが供給され、タイミング発生回路TGからタイミン
グ信号φxwが供給される。同様に、読み出し用Ｘアドレ
スデコーダXADRには、読み出し用アドレスバッファABR
からｉ＋１ビットの内部アドレス信号arx0〜arxiが供給
され、タイミング発生回路TGからタイミング信号φxrが
供給される。ここで、タイミング信号φxwは、特に制限
されないが、通常ロウレベルとされ、書き込みクロック
信号CWのハイレベルを受けて書き込みポートが選択状態
とされるとき、所定のタイミングでハイレベルとされ
る。同様に、タイミング信号φxrは、第４図に示される
ように、通常ロウレベルとされ、読み出し用クロック信
号CRのハイレベルを受けて読み出しポートが選択状態と
されるとき、所定のタイミングでハイレベルとされる。
書き込み用ＸアドレスデコーダXADWは、上記タイミン
グ信号φxwがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、書き込み用Ｘア
ドレスデコーダXADWは、上記内部アドレス信号awx0〜aw
xiをデコードし、対応する書き込み用Ｘワード線WXw0〜
WXwmを択一的にハイレベルの選択状態とする。同様に、
読み出し用ＸアドレスデコーダXADRは、上記タイミング
信号φxrがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、読み出し用Ｘアド
レスデコーダXADRは、上記内部アドレス信号arx0〜arxi
をデコードし、対応する読み出し用Ｘワード線WXr0〜WX
rmを択一的にハイレベルの選択状態とする。
グ信号φxwがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、書き込み用Ｘア
ドレスデコーダXADWは、上記内部アドレス信号awx0〜aw
xiをデコードし、対応する書き込み用Ｘワード線WXw0〜
WXwmを択一的にハイレベルの選択状態とする。同様に、
読み出し用ＸアドレスデコーダXADRは、上記タイミング
信号φxrがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、読み出し用Ｘアド
レスデコーダXADRは、上記内部アドレス信号arx0〜arxi
をデコードし、対応する読み出し用Ｘワード線WXr0〜WX
rmを択一的にハイレベルの選択状態とする。
書き込み用アドレスバッファABWは、論理集積回路装
置の図示されない前段回路から供給されるｋ＋１ビット
の書き込みアドレス信号AW0〜AWkを取り込み、これを保
持する。また、これらの書き込みアドレス信号をもと
に、ｉ＋１ビットの内部アドレス信号awx0〜awxiならび
にｊ＋１ビットの内部アドレス信号awy0〜awyjを形成す
る。このうち、内部アドレス信号awx0〜awxiは、前述の
ように、書き込み用ＸアドレスデコーダXADWに供給さ
れ、内部アドレス信号awy0〜awyjは、後述する書き込み
用ＹアドレスデコーダYADWに供給される。同様に、読み
出し用アドレスバッファABRは、論理集積回路装置の図
示されない前段回路から供給されるｋ＋１ビットの読み
出しアドレス信号AR0〜ARkを取り込み、これを保持す
る。また、これらの読み出しアドレス信号をもとに、ｉ
＋１ビットの内部アドレス信号arx0〜arxiならびにｊ＋
１ビットの内部アドレス信号ary0〜aryjを形成する。こ
のうち、内部アドレス信号arx0〜arxiは、前述のよう
に、読み出し用ＸアドレスデコーダXADRに供給され、内
部アドレス信号ary0〜aryjは、後述する読み出し用Ｙア
ドレスデコーダYADRに供給される。
置の図示されない前段回路から供給されるｋ＋１ビット
の書き込みアドレス信号AW0〜AWkを取り込み、これを保
持する。また、これらの書き込みアドレス信号をもと
に、ｉ＋１ビットの内部アドレス信号awx0〜awxiならび
にｊ＋１ビットの内部アドレス信号awy0〜awyjを形成す
る。このうち、内部アドレス信号awx0〜awxiは、前述の
ように、書き込み用ＸアドレスデコーダXADWに供給さ
れ、内部アドレス信号awy0〜awyjは、後述する書き込み
用ＹアドレスデコーダYADWに供給される。同様に、読み
出し用アドレスバッファABRは、論理集積回路装置の図
示されない前段回路から供給されるｋ＋１ビットの読み
出しアドレス信号AR0〜ARkを取り込み、これを保持す
る。また、これらの読み出しアドレス信号をもとに、ｉ
＋１ビットの内部アドレス信号arx0〜arxiならびにｊ＋
１ビットの内部アドレス信号ary0〜aryjを形成する。こ
のうち、内部アドレス信号arx0〜arxiは、前述のよう
に、読み出し用ＸアドレスデコーダXADRに供給され、内
部アドレス信号ary0〜aryjは、後述する読み出し用Ｙア
ドレスデコーダYADRに供給される。
一方、メモリアレイMARYを構成する書き込み用Ｙワー
ド線WYw0〜WYwnは、第１図に示されるように、カラムス
イッチCSWを経て、書き込み用ＹアドレスデコーダYADW
に結合され、択一的に選択状態とされる。書き込み用Ｙ
アドレスデコーダYADWには、第３図に示されるように、
書き込み用アドレスバッファABWからｊ＋１ビットの内
部アドレス信号awy0〜awyjが供給され、タイミング発生
回路TGからタイミング信号φywが供給される。ここで、
タイミング信号φywは、通常ロウレベルとされ、書き込
みクロック信号CWのハイレベルを受けて書き込みポート
が選択状態とされるとき、所定のタイミングでハイレベ
ルとされる。
ド線WYw0〜WYwnは、第１図に示されるように、カラムス
イッチCSWを経て、書き込み用ＹアドレスデコーダYADW
に結合され、択一的に選択状態とされる。書き込み用Ｙ
アドレスデコーダYADWには、第３図に示されるように、
書き込み用アドレスバッファABWからｊ＋１ビットの内
部アドレス信号awy0〜awyjが供給され、タイミング発生
回路TGからタイミング信号φywが供給される。ここで、
タイミング信号φywは、通常ロウレベルとされ、書き込
みクロック信号CWのハイレベルを受けて書き込みポート
が選択状態とされるとき、所定のタイミングでハイレベ
ルとされる。
書き込み用ＹアドレスデコーダYADWは、上記タイミン
グ信号φywがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、書き込み用Ｙア
ドレスデコーダYADWは、上記内部アドレス信号awy0〜aw
yjをデコードし、対応する書き込み用Ｙワード線WYw0〜
WYwnを択一的にハイレベルの選択状態とする。
グ信号φywがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、書き込み用Ｙア
ドレスデコーダYADWは、上記内部アドレス信号awy0〜aw
yjをデコードし、対応する書き込み用Ｙワード線WYw0〜
WYwnを択一的にハイレベルの選択状態とする。
次に、メモリアレイMARYを構成する書き込み用データ
線Dw1ないしDwnは、特に制限されないが、その一方にお
いて、対応するＰチャンネル型のプリチャージMOSFETQ1
を介して回路の電源電圧（第２の電源電圧）に結合さ
れ、その他方において、カラムスイッチCSWの対応する
スイッチMOSFETQ3・Q41及びQ4・Q42（第１のスイッチ手
段）を介して、書き込み用共通データ線CDw（第１の共
通データ線）に選択的に接続される。ここで、回路の電
源電圧は、特に制限されないが、＋5Vのような正の電源
電圧とされる。
線Dw1ないしDwnは、特に制限されないが、その一方にお
いて、対応するＰチャンネル型のプリチャージMOSFETQ1
を介して回路の電源電圧（第２の電源電圧）に結合さ
れ、その他方において、カラムスイッチCSWの対応する
スイッチMOSFETQ3・Q41及びQ4・Q42（第１のスイッチ手
段）を介して、書き込み用共通データ線CDw（第１の共
通データ線）に選択的に接続される。ここで、回路の電
源電圧は、特に制限されないが、＋5Vのような正の電源
電圧とされる。
プリチャージMOSFETQ1のゲートは共通結合され、タイ
ミング発生回路TGから反転タイミング信号▲▼が
供給される。ここで、反転タイミング信号▲▼
は、特に制限されないが、書き込みポートが非選択状態
とされるときロウレベルとされ、選択状態とされると
き、所定のタイミングでハイレベルとされる。
ミング発生回路TGから反転タイミング信号▲▼が
供給される。ここで、反転タイミング信号▲▼
は、特に制限されないが、書き込みポートが非選択状態
とされるときロウレベルとされ、選択状態とされると
き、所定のタイミングでハイレベルとされる。
プリチャージMOSFETQ1は、書き込みポートが非選択状
態とされ上記反転タイミング信号▲▼がロウレベ
ルとされることで選択的にオン状態となり、対応する書
き込み用データ線Dw1ないしDwnを回路の電源電圧のよう
なハイレベルにプリチャージする。書き込みポートが選
択状態とされ上記反転タイミング信号▲▼がハイ
レベルとされるとき、これらのプリチャージMOSFETQ1は
オフ状態となる。
態とされ上記反転タイミング信号▲▼がロウレベ
ルとされることで選択的にオン状態となり、対応する書
き込み用データ線Dw1ないしDwnを回路の電源電圧のよう
なハイレベルにプリチャージする。書き込みポートが選
択状態とされ上記反転タイミング信号▲▼がハイ
レベルとされるとき、これらのプリチャージMOSFETQ1は
オフ状態となる。
同様に、メモリアレイMARYを構成する読み出し用デー
タ線Dr0〜Drnは、特に制限されないが、その一方におい
て、対応するＮチャンネル型のプリチャージMOSFETQ31
又はQ32を介して回路の接地電位に結合され、その他方
において、カラムスイッチCSWの対応するスイッチMOSFE
TQ2・Q40又はQ5・Q43（第２のスイッチ手段）を介し
て、読み出し用共通データ線CDr（第２の共通データ
線）に選択的に接続される。
タ線Dr0〜Drnは、特に制限されないが、その一方におい
て、対応するＮチャンネル型のプリチャージMOSFETQ31
又はQ32を介して回路の接地電位に結合され、その他方
において、カラムスイッチCSWの対応するスイッチMOSFE
TQ2・Q40又はQ5・Q43（第２のスイッチ手段）を介し
て、読み出し用共通データ線CDr（第２の共通データ
線）に選択的に接続される。
プリチャージMOSFETQ31及びQ32のゲートは共通結合さ
れ、タイミング発生回路TGからタイミング信号φprが供
給される。ここで、タイミング信号φprは、特に制限さ
れないが、第４図に示されるように、読み出しポートが
非選択状態とされるときハイレベルとされ、選択状態と
されるとき、所定のタイミングでロウレベルとされる。
れ、タイミング発生回路TGからタイミング信号φprが供
給される。ここで、タイミング信号φprは、特に制限さ
れないが、第４図に示されるように、読み出しポートが
非選択状態とされるときハイレベルとされ、選択状態と
されるとき、所定のタイミングでロウレベルとされる。
プリチャージMOSFETQ31及びQ32は、読み出しポートが
非選択状態とされ上記タイミング信号φprがハイレベル
とされることで選択的にオン状態となる。その結果、対
応する読み出し用データ線Dr0〜Drnは、第４図に示され
るように、回路の接地電位のようなロウレベルにプリチ
ャージされる。読み出しポートが選択状態とされ上記タ
イミング信号φprがロウレベルとされるとき、これらの
プリチャージMOSFETQ31及びQ32はオフ状態となる。
非選択状態とされ上記タイミング信号φprがハイレベル
とされることで選択的にオン状態となる。その結果、対
応する読み出し用データ線Dr0〜Drnは、第４図に示され
るように、回路の接地電位のようなロウレベルにプリチ
ャージされる。読み出しポートが選択状態とされ上記タ
イミング信号φprがロウレベルとされるとき、これらの
プリチャージMOSFETQ31及びQ32はオフ状態となる。
カラムスイッチCSWは、特に制限されないが、メモリ
アレイMARYの書き込み用データ線Dw1ないしDwnに対応し
て設けられ（ｎ＋１）/2組の相補スイッチMOSFETQ3・Q4
1及びQ4・Q42と、読み出し用データ線Dr0〜Drnに対応し
て設けられるｎ＋１個の相補スイッチMOSFETQ2・Q40又
はQ5・Q43を含む。このうち、相補スイッチMOSFETQ3・Q
41及びQ4・Q42は、各組ごとにそれぞれ共通結合され、
さらにその一方はメモリアレイMARYの対応する書き込み
用データ線Dw1ないしDwnに結合され、その他方は書き込
み用共通データ線CDwに共通結合される。MOSFETQ41及び
Q42のゲートは、対応する上記書き込み用Ｙワード線WYw
0〜WYwnに結合され、MOSFETQ3及びQ4のゲートは、対応
するインバータ回路N6及びN7を介して、対応する上記書
き込み用Ｙワード線WYw0〜WYwnに結合される。その結
果、上記書き込み用データ線Dw1ないしDwnは、対応する
書き込み用Ｙワード線WYw0又はWYw1ないしWYwn−１又は
WYwnが択一的にハイレベルとされることを条件に、書き
込み用共通データ線CDwに選択的に接続状態とされる。
アレイMARYの書き込み用データ線Dw1ないしDwnに対応し
て設けられ（ｎ＋１）/2組の相補スイッチMOSFETQ3・Q4
1及びQ4・Q42と、読み出し用データ線Dr0〜Drnに対応し
て設けられるｎ＋１個の相補スイッチMOSFETQ2・Q40又
はQ5・Q43を含む。このうち、相補スイッチMOSFETQ3・Q
41及びQ4・Q42は、各組ごとにそれぞれ共通結合され、
さらにその一方はメモリアレイMARYの対応する書き込み
用データ線Dw1ないしDwnに結合され、その他方は書き込
み用共通データ線CDwに共通結合される。MOSFETQ41及び
Q42のゲートは、対応する上記書き込み用Ｙワード線WYw
0〜WYwnに結合され、MOSFETQ3及びQ4のゲートは、対応
するインバータ回路N6及びN7を介して、対応する上記書
き込み用Ｙワード線WYw0〜WYwnに結合される。その結
果、上記書き込み用データ線Dw1ないしDwnは、対応する
書き込み用Ｙワード線WYw0又はWYw1ないしWYwn−１又は
WYwnが択一的にハイレベルとされることを条件に、書き
込み用共通データ線CDwに選択的に接続状態とされる。
ところで、この実施例の書き込みポートでは、メモリ
セルの入力ノードが択一的に選択されるため、選択動作
のみに限って言えば上記のようなカラムスイッチCSWは
必要とされない。しかし、すべての書き込み用データ線
が書き込み用共通データ線に常時結合されることで、ラ
イトアンプWAに対する負荷が著しく大きなものとなり、
ライトアンプWAは相当の駆動能力を必要とする。このた
め、この実施例では、上記のような書き込み用のスイッ
チMOSFETを設けることで、書き込み用データ線と書き込
み用共通データ線を選択的に接続し、ライトアンプWAの
負荷を軽減し、その所要駆動能力の削減を図っている。
セルの入力ノードが択一的に選択されるため、選択動作
のみに限って言えば上記のようなカラムスイッチCSWは
必要とされない。しかし、すべての書き込み用データ線
が書き込み用共通データ線に常時結合されることで、ラ
イトアンプWAに対する負荷が著しく大きなものとなり、
ライトアンプWAは相当の駆動能力を必要とする。このた
め、この実施例では、上記のような書き込み用のスイッ
チMOSFETを設けることで、書き込み用データ線と書き込
み用共通データ線を選択的に接続し、ライトアンプWAの
負荷を軽減し、その所要駆動能力の削減を図っている。
一方、相補スイッチMOSFETQ2・Q40及びQ5・Q43は、そ
の一方がメモリアレイMARYの対応する読み出し用データ
線Dr0〜Drnに結合され、その他方が読み出し用共通デー
タ線CDrに共通結合される。MOSFETQ40及びQ43のゲート
は、対応する読み出し用Ｙワード線WYr0〜WYrnに結合さ
れ、MOSFETQ2及びQ5のゲートは、対応するインバータ回
路N5及びN8を介して、対応する上記読み出し用Ｙワード
線WYr0〜WYrnに結合される。これらの読み出し用Ｙワー
ド線WYr0〜WYrnは、読み出し用ＹアドレスデコーダYADR
に結合され、択一的にハイレベルの選択状態とされる。
その結果、上記読み出し用データ線Dr0〜Drnは、対応す
る読み出し用Ｙワード線WYr0〜WYrnが択一的にハイレベ
ルとされることを条件に、読み出し用共通データ線CDr
に選択的に接続状態とされる。
の一方がメモリアレイMARYの対応する読み出し用データ
線Dr0〜Drnに結合され、その他方が読み出し用共通デー
タ線CDrに共通結合される。MOSFETQ40及びQ43のゲート
は、対応する読み出し用Ｙワード線WYr0〜WYrnに結合さ
れ、MOSFETQ2及びQ5のゲートは、対応するインバータ回
路N5及びN8を介して、対応する上記読み出し用Ｙワード
線WYr0〜WYrnに結合される。これらの読み出し用Ｙワー
ド線WYr0〜WYrnは、読み出し用ＹアドレスデコーダYADR
に結合され、択一的にハイレベルの選択状態とされる。
その結果、上記読み出し用データ線Dr0〜Drnは、対応す
る読み出し用Ｙワード線WYr0〜WYrnが択一的にハイレベ
ルとされることを条件に、読み出し用共通データ線CDr
に選択的に接続状態とされる。
読み出し用ＹアドレスデコーダYADRには、第３図に示
されるように、読み出し用アドレスバッファABRからｊ
＋１ビットの内部アドレス信号ary0〜aryjが供給され、
タイミング発生回路TGからタイミング信号φyrが供給さ
れる。ここで、タイミング信号φyrは、特に制限されな
いが、第４図に示されるように、通常ロウレベルとさ
れ、読み出しクロック信号CRのハイレベルを受けて読み
出しポートが選択状態とされるとき、上記タイミング信
号φxrに先立ってハイレベルとされる。
されるように、読み出し用アドレスバッファABRからｊ
＋１ビットの内部アドレス信号ary0〜aryjが供給され、
タイミング発生回路TGからタイミング信号φyrが供給さ
れる。ここで、タイミング信号φyrは、特に制限されな
いが、第４図に示されるように、通常ロウレベルとさ
れ、読み出しクロック信号CRのハイレベルを受けて読み
出しポートが選択状態とされるとき、上記タイミング信
号φxrに先立ってハイレベルとされる。
読み出し用ＹアドレスデコーダYADRは、上記タイミン
グ信号φyrがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、読み出し用Ｙア
ドレスデコーダYADRは、上記内部アドレス信号ary0〜ar
yjをデコードし、対応する上記読み出し用Ｙワード線WY
r0〜WYrnを択一的にハイレベルの選択状態とする。
グ信号φyrがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、読み出し用Ｙア
ドレスデコーダYADRは、上記内部アドレス信号ary0〜ar
yjをデコードし、対応する上記読み出し用Ｙワード線WY
r0〜WYrnを択一的にハイレベルの選択状態とする。
この実施例のスタティック型RAMにおいて、上記読み
出し用データ線Dr0〜Drnは、前述のように、読み出しポ
ートが非選択状態とされるとき、回路の接地電位のよう
なロウレベルにプリチャージされる。また、読み出し共
通データ線CDrは、後述するように、読み出しポートが
非選択状態とされるとき、Ｐチャンネル型のプリチャー
ジMOSFETQ8を介して回路の電源電圧のようなハイレベル
にプリチャージされる。さらに、読み出し用Ｙワード線
WYr0〜WYrnは、第４図に示されるように、読み出し用Ｘ
ワード線WXr0〜WXrmに先立って、択一的にハイレベルの
選択状態とされる。
出し用データ線Dr0〜Drnは、前述のように、読み出しポ
ートが非選択状態とされるとき、回路の接地電位のよう
なロウレベルにプリチャージされる。また、読み出し共
通データ線CDrは、後述するように、読み出しポートが
非選択状態とされるとき、Ｐチャンネル型のプリチャー
ジMOSFETQ8を介して回路の電源電圧のようなハイレベル
にプリチャージされる。さらに、読み出し用Ｙワード線
WYr0〜WYrnは、第４図に示されるように、読み出し用Ｘ
ワード線WXr0〜WXrmに先立って、択一的にハイレベルの
選択状態とされる。
このため、まず、読み出し用Ｙワード線WYr0〜WYrnの
いずれかがハイレベルとされ、対応する読み出し用デー
タ線Dr0〜Drnと読み出し用共通データ線CDrとが選択的
に接続状態とされた時点で、それぞれの寄生容量に応じ
たチャージシェアが生じる。その結果、接続された読み
出し用データ線及び読み出し用共通データ線のレベル
が、第４図に示されるように、所定のレベルVr（第１の
レベル）に落ち着く。そして、読み出し用Ｘワード線WX
r0〜WXrmのいずれかがハイレベルとされ対応するメモリ
セルの出力ノードが上記読み出し用データ線に結合され
た時点で、その保持データに従った読み出し電流が択一
的に流される。すなわち、選択されたメモリセルの保持
データが論理“1"であると、対応するラッチの出力ノー
ドがハイレベルとされ、読み出し用MOSFETQ34又はQ37が
オン状態となる。このため、対応する読み出し用データ
線Dr0〜Drn及び読み出し用共通データ線CDrのレベル
は、第４図に実線で示されるように、次第に低くされ、
結局回路の接地電位のようなロウレベルとなる。一方、
選択されたメモリセルの保持データが論理“0"である
と、対応するラッチの出力ノードがロウレベルとされ、
読み出し用MOSFETQ34又はQ37はオフ状態のままとされ
る。このため、対応する読み出し用データ線Dr0〜Drn及
び読み出し用共通データ線CDrのレベルは、上記チャー
ジシェア後のレベルVrを維持しようとする。
いずれかがハイレベルとされ、対応する読み出し用デー
タ線Dr0〜Drnと読み出し用共通データ線CDrとが選択的
に接続状態とされた時点で、それぞれの寄生容量に応じ
たチャージシェアが生じる。その結果、接続された読み
出し用データ線及び読み出し用共通データ線のレベル
が、第４図に示されるように、所定のレベルVr（第１の
レベル）に落ち着く。そして、読み出し用Ｘワード線WX
r0〜WXrmのいずれかがハイレベルとされ対応するメモリ
セルの出力ノードが上記読み出し用データ線に結合され
た時点で、その保持データに従った読み出し電流が択一
的に流される。すなわち、選択されたメモリセルの保持
データが論理“1"であると、対応するラッチの出力ノー
ドがハイレベルとされ、読み出し用MOSFETQ34又はQ37が
オン状態となる。このため、対応する読み出し用データ
線Dr0〜Drn及び読み出し用共通データ線CDrのレベル
は、第４図に実線で示されるように、次第に低くされ、
結局回路の接地電位のようなロウレベルとなる。一方、
選択されたメモリセルの保持データが論理“0"である
と、対応するラッチの出力ノードがロウレベルとされ、
読み出し用MOSFETQ34又はQ37はオフ状態のままとされ
る。このため、対応する読み出し用データ線Dr0〜Drn及
び読み出し用共通データ線CDrのレベルは、上記チャー
ジシェア後のレベルVrを維持しようとする。
この実施例では、後述するように、比較的小さなコン
ダクタンスを有しかつセンスアンプSAが動作状態とされ
る間継続してオン状態とされるMOSFETQ9が、読み出し用
共通データ線CDrと回路の電源電圧との間に設けられ
る。このため、選択されたメモリセルの保持データが論
理“0"である場合、対応する読み出し用データ線Dr0〜D
rn及び読み出し用共通データ線CDrのレベルは、第４図
に点線で示されるように、徐々に押し上げられる。その
結果、後述するように、スタティック型RAMの読み出し
動作が、選択されたメモリセルの保持データの如何にか
かわらず安定化されるものとなる。
ダクタンスを有しかつセンスアンプSAが動作状態とされ
る間継続してオン状態とされるMOSFETQ9が、読み出し用
共通データ線CDrと回路の電源電圧との間に設けられ
る。このため、選択されたメモリセルの保持データが論
理“0"である場合、対応する読み出し用データ線Dr0〜D
rn及び読み出し用共通データ線CDrのレベルは、第４図
に点線で示されるように、徐々に押し上げられる。その
結果、後述するように、スタティック型RAMの読み出し
動作が、選択されたメモリセルの保持データの如何にか
かわらず安定化されるものとなる。
ところで、この実施例のメモリアレイMARYでは、読み
出し用Ｘワード線WXr0〜WXrmが択一的に選択されると
き、この読み出しＸワード線に結合されるｎ＋１個のメ
モリセルの出力ノードが一斉に対応する読み出し用デー
タ線Dr0〜Drnに結合される。これらの読み出し用データ
線は、前述のように、カラムスイッチCSWの対応する相
補スイッチMOSFETQ2・Q40又はQ5・Q43がオン状態とされ
ることで、読み出し用共通データ線CDrに接続され、チ
ャージシェアによってそのレベルが上昇する。その結
果、選択されたメモリセルの保持データに従った読み出
し電流が流される。ところが、選択されない他の読み出
し用データ線に着目した場合、そのレベルはロウレベル
のままとされるため、メモリセルの読み出し用MOSFETQ3
4又はQ37がオン状態となっても読み出し電流は流されな
い。つまり、この実施例のメモリアレイMARYは、読み出
しポートの行選択がワード線単位で行われいわゆる共通
選択方式を採るにもかかわらず、実質的に指定された１
個のメモリセルのみが選択されるいわゆる単一選択方式
とされる。その結果、上記書き込みポートが単一選択方
式とされることもあいまって、スタティック型RAMの消
費電力が著しく削減されるものとなる。
出し用Ｘワード線WXr0〜WXrmが択一的に選択されると
き、この読み出しＸワード線に結合されるｎ＋１個のメ
モリセルの出力ノードが一斉に対応する読み出し用デー
タ線Dr0〜Drnに結合される。これらの読み出し用データ
線は、前述のように、カラムスイッチCSWの対応する相
補スイッチMOSFETQ2・Q40又はQ5・Q43がオン状態とされ
ることで、読み出し用共通データ線CDrに接続され、チ
ャージシェアによってそのレベルが上昇する。その結
果、選択されたメモリセルの保持データに従った読み出
し電流が流される。ところが、選択されない他の読み出
し用データ線に着目した場合、そのレベルはロウレベル
のままとされるため、メモリセルの読み出し用MOSFETQ3
4又はQ37がオン状態となっても読み出し電流は流されな
い。つまり、この実施例のメモリアレイMARYは、読み出
しポートの行選択がワード線単位で行われいわゆる共通
選択方式を採るにもかかわらず、実質的に指定された１
個のメモリセルのみが選択されるいわゆる単一選択方式
とされる。その結果、上記書き込みポートが単一選択方
式とされることもあいまって、スタティック型RAMの消
費電力が著しく削減されるものとなる。
第３図において、書き込み用共通データ線CDwは、ラ
イトアンプWAの出力端子に結合され、読み出し用共通デ
ータ線CDrは、センスアンプSAの入力端子に結合され
る。ライトアンプWAの入力端子は、データ入力バッファ
DIBの出力端子に結合され、センスアンプSAの出力端子
は、データ出力バッファDOBの入力端子に結合される。
データ入力バッファDIBの入力端子には、論理集積回路
装置の図示されない前段回路から入力データDinが供給
され、データ出力バッファDOBの出力信号は、出力デー
タoutとして論理集積回路装置の図示されない後段回路
に供給される。ライトアンプWAには、タイミング発生回
路TGから、タイミング信号φｗ及び上述の反転タイミン
グ信号▲▼が供給され、センスアンプSAには、上
述のタイミング信号φprが供給される。また、データ出
力バッファDOBには、タイミング信号φoeが供給され
る。ここで、タイミング信号φｗは、通常ロウレベルと
され、書き込みポートが選択状態とされるとき、所定の
タイミングで一時的にハイレベルとされる。また、タイ
ミング信号φoeは、第４図に示されるように、通常ロウ
レベルとされ、読み出しポートが選択状態とされると
き、他のタイミング信号に遅れてハイレベルとされる。
イトアンプWAの出力端子に結合され、読み出し用共通デ
ータ線CDrは、センスアンプSAの入力端子に結合され
る。ライトアンプWAの入力端子は、データ入力バッファ
DIBの出力端子に結合され、センスアンプSAの出力端子
は、データ出力バッファDOBの入力端子に結合される。
データ入力バッファDIBの入力端子には、論理集積回路
装置の図示されない前段回路から入力データDinが供給
され、データ出力バッファDOBの出力信号は、出力デー
タoutとして論理集積回路装置の図示されない後段回路
に供給される。ライトアンプWAには、タイミング発生回
路TGから、タイミング信号φｗ及び上述の反転タイミン
グ信号▲▼が供給され、センスアンプSAには、上
述のタイミング信号φprが供給される。また、データ出
力バッファDOBには、タイミング信号φoeが供給され
る。ここで、タイミング信号φｗは、通常ロウレベルと
され、書き込みポートが選択状態とされるとき、所定の
タイミングで一時的にハイレベルとされる。また、タイ
ミング信号φoeは、第４図に示されるように、通常ロウ
レベルとされ、読み出しポートが選択状態とされると
き、他のタイミング信号に遅れてハイレベルとされる。
データ入力バッファDIBは、スタティック型RAMの書き
込みポートが選択状態とされるとき、論理集積回路装置
の図示されない前段回路から供給される入力データDin
を取り込み、これを保持する。また、この入力データDi
nをもとに、内部入力データdiを形成し、ライトアンプW
Aに供給する。
込みポートが選択状態とされるとき、論理集積回路装置
の図示されない前段回路から供給される入力データDin
を取り込み、これを保持する。また、この入力データDi
nをもとに、内部入力データdiを形成し、ライトアンプW
Aに供給する。
ライトアンプWAは、特に制限されないが、第２図に示
されるように、回路の電源電圧及び接地電位間に直列形
態に設けられる２個の出力MOSFETQ7及びQ44を基本構成
とする。これらのMOSFETQ7及びQ44の共通結合されたド
レインは、上記書き込み用共通データ線CDwに結合さ
れ、さらにプリチャージMOSFETQ6を介して回路の電源電
圧に結合される。このプリチャージMOSFETQ6のゲートに
は、上記反転タイミング信号▲▼が供給される。
されるように、回路の電源電圧及び接地電位間に直列形
態に設けられる２個の出力MOSFETQ7及びQ44を基本構成
とする。これらのMOSFETQ7及びQ44の共通結合されたド
レインは、上記書き込み用共通データ線CDwに結合さ
れ、さらにプリチャージMOSFETQ6を介して回路の電源電
圧に結合される。このプリチャージMOSFETQ6のゲートに
は、上記反転タイミング信号▲▼が供給される。
ライトアンプWAの出力MOSFETQ7のゲートは、ナンドゲ
ート回路NAG1の出力端子に結合され、出力MOSFETQ44の
ゲートは、ノアゲート回路NOG1の出力端子に結合され
る。ナンドゲート回路NAG1の一方の入力端子には、上記
タイミング信号φｗが供給され、ノアゲート回路NOG1の
一方の入力端子には、上記タイミング信号φｗのインバ
ータ回路N10による反転信号が供給される。ナンドゲー
ト回路NAG1及びノアゲート回路NOG1の他方の入力端子に
は、上記内部入力データdiのインバータ回路N9による反
転信号が共通に供給される。
ート回路NAG1の出力端子に結合され、出力MOSFETQ44の
ゲートは、ノアゲート回路NOG1の出力端子に結合され
る。ナンドゲート回路NAG1の一方の入力端子には、上記
タイミング信号φｗが供給され、ノアゲート回路NOG1の
一方の入力端子には、上記タイミング信号φｗのインバ
ータ回路N10による反転信号が供給される。ナンドゲー
ト回路NAG1及びノアゲート回路NOG1の他方の入力端子に
は、上記内部入力データdiのインバータ回路N9による反
転信号が共通に供給される。
スタティック型RAMの書き込みポートが非選択状態と
されるとき、上記反転タイミング信号▲▼ならび
にタイミング信号φｗはともにロウレベルとされる。し
たがって、ナンドゲート回路NAG1の出力信号は、内部入
力データdiに関係なくハイレベルに固定され、ノアゲー
ト回路NOG1の出力信号は、内部入力データdiに関係なく
ロウレベルに固定される。このため、出力MOSFETQ7及び
Q44は、ともにオフ状態となる。このとき、反転タイミ
ング信号▲▼がロウレベルとされることで、プリ
チャージMOSFETQ6がオン状態となり、書き込み用共通デ
ータ線CDwは、回路の電源電圧のようなハイレベルにプ
リチャージされる。
されるとき、上記反転タイミング信号▲▼ならび
にタイミング信号φｗはともにロウレベルとされる。し
たがって、ナンドゲート回路NAG1の出力信号は、内部入
力データdiに関係なくハイレベルに固定され、ノアゲー
ト回路NOG1の出力信号は、内部入力データdiに関係なく
ロウレベルに固定される。このため、出力MOSFETQ7及び
Q44は、ともにオフ状態となる。このとき、反転タイミ
ング信号▲▼がロウレベルとされることで、プリ
チャージMOSFETQ6がオン状態となり、書き込み用共通デ
ータ線CDwは、回路の電源電圧のようなハイレベルにプ
リチャージされる。
スタティック型RAMの書き込みポートが選択状態とさ
れると、まず反転タイミング信号▲▼がハイレベ
ルとされ、続いてタイミング信号φｗが所定のタイミン
グで一時的にハイレベルとされる。ライトアンプWAで
は、反転タイミング信号▲▼がハイレベルとされ
ることで、プリチャージMOSFETQ6がオフ状態となり、書
き込み用共通データ線CDwのプリチャージ動作が停止さ
れる。また、タイミング信号φｗがハイレベルとされる
ことで、出力MOSFETQ7又はQ44が内部入力データdiに従
って相補的にオン状態となり、書き込み用共通データ線
CDwが選択的にロウレベル又はハイレベルとされる。
れると、まず反転タイミング信号▲▼がハイレベ
ルとされ、続いてタイミング信号φｗが所定のタイミン
グで一時的にハイレベルとされる。ライトアンプWAで
は、反転タイミング信号▲▼がハイレベルとされ
ることで、プリチャージMOSFETQ6がオフ状態となり、書
き込み用共通データ線CDwのプリチャージ動作が停止さ
れる。また、タイミング信号φｗがハイレベルとされる
ことで、出力MOSFETQ7又はQ44が内部入力データdiに従
って相補的にオン状態となり、書き込み用共通データ線
CDwが選択的にロウレベル又はハイレベルとされる。
すなわち、入力データDinが論理“1"とされ、内部入
力データdiがハイレベルとされるとき、ライトアンプWA
では、タイミング信号φｗがハイレベルとされた時点
で、ノアゲート回路NOG1の出力信号がハイレベルとな
る。したがって、出力MOSFETQ44がオン状態となり、書
き込み用共通データ線CDwが回路の接地電位のようなロ
ウレベルとされる。書き込み用共通データ線CDwのロウ
レベルは、前述のように、カラムスイッチCSW及び対応
する書き込み用データ線Dw1ないしDwnを介して、選択さ
れたメモリセルに伝達される。その結果、対応するラッ
チの入力ノードがロウレベルとされ、出力ノードがハイ
レベルとされる。このとき、選択されたメモリセルのラ
ッチを構成するインバータ回路のうちその出力端子が上
記入力ノードに結合されるインバータ回路N2は、前述の
ように、他方のインバータ回路N1に比較して小さな駆動
能力を持つように設計される。このため、この実施例の
スタティック型RAMでは、メモリセルの書き込みに必要
な動作電流が削減され、また書き込み動作の安定化が図
られる。
力データdiがハイレベルとされるとき、ライトアンプWA
では、タイミング信号φｗがハイレベルとされた時点
で、ノアゲート回路NOG1の出力信号がハイレベルとな
る。したがって、出力MOSFETQ44がオン状態となり、書
き込み用共通データ線CDwが回路の接地電位のようなロ
ウレベルとされる。書き込み用共通データ線CDwのロウ
レベルは、前述のように、カラムスイッチCSW及び対応
する書き込み用データ線Dw1ないしDwnを介して、選択さ
れたメモリセルに伝達される。その結果、対応するラッ
チの入力ノードがロウレベルとされ、出力ノードがハイ
レベルとされる。このとき、選択されたメモリセルのラ
ッチを構成するインバータ回路のうちその出力端子が上
記入力ノードに結合されるインバータ回路N2は、前述の
ように、他方のインバータ回路N1に比較して小さな駆動
能力を持つように設計される。このため、この実施例の
スタティック型RAMでは、メモリセルの書き込みに必要
な動作電流が削減され、また書き込み動作の安定化が図
られる。
一方、入力データDinが論理“0"とされ、内部入力デ
ータdiがロウレベルとされると、ライトアンプWAでは、
タイミング信号φｗがハイレベルとされた時点で、ナン
ドゲート回路NAG1の出力信号がロウレベルとなる。した
がって、出力MOSFETQ7がオン状態となり、書き込み用共
通データ線CDwが回路の電源電圧のようなハイレベルと
される。書き込み用共通データ線CDwのハイレベルは、
同様に、カラムスイッチCSW及び対応する書き込み用デ
ータ線Dw1ないしDwnを介して、選択されたメモリセルに
伝達される。その結果、対応するラッチの入力ノードが
ハイレベルとされ、その出力ノードがロウレベルとされ
る。
ータdiがロウレベルとされると、ライトアンプWAでは、
タイミング信号φｗがハイレベルとされた時点で、ナン
ドゲート回路NAG1の出力信号がロウレベルとなる。した
がって、出力MOSFETQ7がオン状態となり、書き込み用共
通データ線CDwが回路の電源電圧のようなハイレベルと
される。書き込み用共通データ線CDwのハイレベルは、
同様に、カラムスイッチCSW及び対応する書き込み用デ
ータ線Dw1ないしDwnを介して、選択されたメモリセルに
伝達される。その結果、対応するラッチの入力ノードが
ハイレベルとされ、その出力ノードがロウレベルとされ
る。
次に、センスアンプSAは、特に制限されないが、第２
図に示されるように、差動形態とされる一対のMOSFETQ4
6（第16のMOSFET）及びQ45（第17のMOSFET）を含むセン
ス回路（差動増幅回路）を基本構成とする。MOSFETQ46
及びQ45のドレインと回路の電源電圧との間には、MOSFE
TQ12（第18のMOSFET）及びQ11（第19のMOSFET）がそれ
ぞれ設けられる。MOSFETQ12のゲートは、そのドレイン
に結合され、さらにMOSFETQ11のゲートに結合される。
これにより、MOSFETQ12及びQ11は、電流ミラー形態とさ
れる。MOSFET46及びQ45の共通結合されたソースと回路
の接地電位との間には、駆動MOSFETQ47（第20のMOSFE
T）が設けられる。駆動MOSFETQ47のゲートには、上記タ
イミング信号φprのインバータ回路N12による反転遅延
信号すなわちタイミング信号φr1が供給される。
図に示されるように、差動形態とされる一対のMOSFETQ4
6（第16のMOSFET）及びQ45（第17のMOSFET）を含むセン
ス回路（差動増幅回路）を基本構成とする。MOSFETQ46
及びQ45のドレインと回路の電源電圧との間には、MOSFE
TQ12（第18のMOSFET）及びQ11（第19のMOSFET）がそれ
ぞれ設けられる。MOSFETQ12のゲートは、そのドレイン
に結合され、さらにMOSFETQ11のゲートに結合される。
これにより、MOSFETQ12及びQ11は、電流ミラー形態とさ
れる。MOSFET46及びQ45の共通結合されたソースと回路
の接地電位との間には、駆動MOSFETQ47（第20のMOSFE
T）が設けられる。駆動MOSFETQ47のゲートには、上記タ
イミング信号φprのインバータ回路N12による反転遅延
信号すなわちタイミング信号φr1が供給される。
MOSFETQ46のゲートは、このセンス回路の非反転入力
ノードniとして、上記読み出し用共通データ線CDrに結
合され、特に制限されないが、さらにMOSFETQ8（第23の
MOSFET）及びQ9（第22のMOSFET）を介して回路の電源電
圧に結合される。このうち、MOSFETQ9のゲートには、上
記タイミング信号φprのインバータ回路N12及びN13によ
る遅延信号すなわち反転タイミング信号▲▼が供
給され、MOSFETQ8のゲートには、上記反転タイミング信
号▲▼のインバータ回路N14による反転遅延信号
すなわちタイミング信号φr3が供給される。この実施例
において、MOSFETQ9は、比較的小さなコンダクタンスを
持つように設計される。
ノードniとして、上記読み出し用共通データ線CDrに結
合され、特に制限されないが、さらにMOSFETQ8（第23の
MOSFET）及びQ9（第22のMOSFET）を介して回路の電源電
圧に結合される。このうち、MOSFETQ9のゲートには、上
記タイミング信号φprのインバータ回路N12及びN13によ
る遅延信号すなわち反転タイミング信号▲▼が供
給され、MOSFETQ8のゲートには、上記反転タイミング信
号▲▼のインバータ回路N14による反転遅延信号
すなわちタイミング信号φr3が供給される。この実施例
において、MOSFETQ9は、比較的小さなコンダクタンスを
持つように設計される。
センスアンプSAは、さらに上記センス回路の非反転入
力ノードniとMOSFETQ45のゲートすなわち反転入力ノー
ド▲▼との間に設けられる相補スイッチMOSFETQ13
・Q48（第１の短絡手段）を含む。このうち、MOSFETQ13
のゲートには、上記タイミング信号φr3が供給され、MO
SFETQ48のゲートには、上記タイミング信号φr3のイン
バータ回路N15による反転信号すなわち反転タイミング
信号▲▼が供給される。この実施例において、上
記タイミング信号φr1及びφr3ならびに反転タイミング
信号▲▼及び▲▼は、第４図に示されるよ
うな時間関係を持つ。すなわち、タイミング信号φr1
は、タイミング信号φprをやや遅延して反転した信号と
され、反転タイミング信号▲▼は、上記タイミン
グ信号φr1をやや遅延して反転した信号とされる。さら
に、タイミング信号φr3は、上記反転タイミング信号▲
▼をやや遅延して反転した信号とされ、反転タイ
ミング信号▲▼は、上記タイミング信号φr3をほ
ぼ遅延なく反転した信号とされる。上記相補スイッチMO
SFETQ13・Q48は、タイミング信号φr3がロウレベルとさ
れ反転タイミング信号▲▼がハイレベルとされる
とき、ほぼ同時にオン状態となり、センス回路の非反転
入力ノードniと反転入力ノード▲▼を短絡する。
力ノードniとMOSFETQ45のゲートすなわち反転入力ノー
ド▲▼との間に設けられる相補スイッチMOSFETQ13
・Q48（第１の短絡手段）を含む。このうち、MOSFETQ13
のゲートには、上記タイミング信号φr3が供給され、MO
SFETQ48のゲートには、上記タイミング信号φr3のイン
バータ回路N15による反転信号すなわち反転タイミング
信号▲▼が供給される。この実施例において、上
記タイミング信号φr1及びφr3ならびに反転タイミング
信号▲▼及び▲▼は、第４図に示されるよ
うな時間関係を持つ。すなわち、タイミング信号φr1
は、タイミング信号φprをやや遅延して反転した信号と
され、反転タイミング信号▲▼は、上記タイミン
グ信号φr1をやや遅延して反転した信号とされる。さら
に、タイミング信号φr3は、上記反転タイミング信号▲
▼をやや遅延して反転した信号とされ、反転タイ
ミング信号▲▼は、上記タイミング信号φr3をほ
ぼ遅延なく反転した信号とされる。上記相補スイッチMO
SFETQ13・Q48は、タイミング信号φr3がロウレベルとさ
れ反転タイミング信号▲▼がハイレベルとされる
とき、ほぼ同時にオン状態となり、センス回路の非反転
入力ノードniと反転入力ノード▲▼を短絡する。
MOSFETQ45及びQ11の共通結合されたドレインは、この
センス回路の非反転出力ノードnoとして、出力インバー
タ回路N11の入力端子に結合され、さらにプリセットMOS
FETQ10（第21のMOSFET）を介して回路の電源電圧に結合
される。このMOSFETQ10のゲートには、上記タイミング
信号φr1が供給される。出力インバータ回路N11の出力
信号は、センスアンプSAの出力信号すなわち内部出力デ
ータdoとして、データ出力バッファDOBに供給される。
センス回路の非反転出力ノードnoとして、出力インバー
タ回路N11の入力端子に結合され、さらにプリセットMOS
FETQ10（第21のMOSFET）を介して回路の電源電圧に結合
される。このMOSFETQ10のゲートには、上記タイミング
信号φr1が供給される。出力インバータ回路N11の出力
信号は、センスアンプSAの出力信号すなわち内部出力デ
ータdoとして、データ出力バッファDOBに供給される。
この実施例のセンスアンプSAは、特に制限されない
が、さらに上記センス回路の非反転出力ノードnoとMOSF
ETQ46及びQ12の共通結合されたドレインすなわち反転出
力ノード▲▼との間に設けられる相補スイッチMOSF
ETQ14・Q49（第２の短絡手段）を含む。このうち、MOSF
ETQ14のゲートには、上記タイミング信号φr3が供給さ
れ、MOSFETQ49のゲートには、上記反転タイミング信号
▲▼が供給される。これにより、相補スイッチMO
SFETQ14・Q49は、タイミング信号φr3がロウレベルとさ
れ、反転タイミング信号▲▼がハイレベルとされ
るとき、上記相補スイッチMOSFETQ13・Q48と同時にオン
状態となり、センス回路の非反転出力ノードnoと反転出
力ノード▲▼を短絡する。
が、さらに上記センス回路の非反転出力ノードnoとMOSF
ETQ46及びQ12の共通結合されたドレインすなわち反転出
力ノード▲▼との間に設けられる相補スイッチMOSF
ETQ14・Q49（第２の短絡手段）を含む。このうち、MOSF
ETQ14のゲートには、上記タイミング信号φr3が供給さ
れ、MOSFETQ49のゲートには、上記反転タイミング信号
▲▼が供給される。これにより、相補スイッチMO
SFETQ14・Q49は、タイミング信号φr3がロウレベルとさ
れ、反転タイミング信号▲▼がハイレベルとされ
るとき、上記相補スイッチMOSFETQ13・Q48と同時にオン
状態となり、センス回路の非反転出力ノードnoと反転出
力ノード▲▼を短絡する。
スタティック型RAMの読み出しポートが非選択状態と
され、上記タイミング信号φprがハイレベルとされると
き、第４図に示されるように、タイミング信号φpr1及
びφpr3はロウレベルとされ、反転タイミング信号▲
▼及び▲▼はハイレベルとされる。したがっ
て、センスアンプSAでは、プリチャージMOSFETQ8ならび
にプリセットMOSFETQ10がオン状態となり、MOSFETQ9及
び駆動MOSFETQ47がオフ状態となる。また、相補スイッ
チMOSFETQ13・Q48及びQ14・Q49がともにオン状態とな
り、センス回路の非反転入力ノードniと反転入力ノード
▲▼ならびに非反転出力ノードnoと反転出力ノード
▲▼が短絡される。これにより、センス回路は、非
動作状態とされ、その非反転入力ノードniすなわち読み
出し用共通データ線CDrと非反転出力ノードnoは、回路
の電源電圧のようなハイレベルにプリチャージされる。
これらのハイレベルは、上記相補スイッチMOSFETQ13・Q
48及びQ14・Q49を介して、センス回路の反転入力ノード
▲▼及び反転出力ノード▲▼にも伝達される。
センスアンプSAの出力信号すなわち内部出力データdo
は、センス回路の非反転出力ノードnoがハイレベルとさ
れることで、ロウレベルとされる。
され、上記タイミング信号φprがハイレベルとされると
き、第４図に示されるように、タイミング信号φpr1及
びφpr3はロウレベルとされ、反転タイミング信号▲
▼及び▲▼はハイレベルとされる。したがっ
て、センスアンプSAでは、プリチャージMOSFETQ8ならび
にプリセットMOSFETQ10がオン状態となり、MOSFETQ9及
び駆動MOSFETQ47がオフ状態となる。また、相補スイッ
チMOSFETQ13・Q48及びQ14・Q49がともにオン状態とな
り、センス回路の非反転入力ノードniと反転入力ノード
▲▼ならびに非反転出力ノードnoと反転出力ノード
▲▼が短絡される。これにより、センス回路は、非
動作状態とされ、その非反転入力ノードniすなわち読み
出し用共通データ線CDrと非反転出力ノードnoは、回路
の電源電圧のようなハイレベルにプリチャージされる。
これらのハイレベルは、上記相補スイッチMOSFETQ13・Q
48及びQ14・Q49を介して、センス回路の反転入力ノード
▲▼及び反転出力ノード▲▼にも伝達される。
センスアンプSAの出力信号すなわち内部出力データdo
は、センス回路の非反転出力ノードnoがハイレベルとさ
れることで、ロウレベルとされる。
スタティック型RAMの読み出しポートが選択状態とさ
れタイミング信号φprがロウレベルとされると、センス
アンプSAでは、第４図に示されるように、まずやや遅れ
てタイミング信号φr1がハイレベルとされ、さらにやや
遅れて反転タイミング信号▲▼がロウレベルとさ
れる。また、これにやや遅れてタイミング信号φr3がハ
イレベルとされ、ほぼ同時に反転タイミング信号▲
▼がロウレベルとされる。ここで、上記タイミング信
号φr1がハイレベルとされるタイミングは、特に制限さ
れないが、カラムスイッチCSWによる読み出し用データ
線の選択動作すなわち列選択動作が開始される直前とさ
れ、タイミング信号φr3がハイレベルとされ反転タイミ
ング信号▲▼がロウレベルとされるタイミング
は、上記読み出し用データ線の選択動作が終了してから
読み出し用Ｘワード線による行選択動作が開始されるま
での間とされる。
れタイミング信号φprがロウレベルとされると、センス
アンプSAでは、第４図に示されるように、まずやや遅れ
てタイミング信号φr1がハイレベルとされ、さらにやや
遅れて反転タイミング信号▲▼がロウレベルとさ
れる。また、これにやや遅れてタイミング信号φr3がハ
イレベルとされ、ほぼ同時に反転タイミング信号▲
▼がロウレベルとされる。ここで、上記タイミング信
号φr1がハイレベルとされるタイミングは、特に制限さ
れないが、カラムスイッチCSWによる読み出し用データ
線の選択動作すなわち列選択動作が開始される直前とさ
れ、タイミング信号φr3がハイレベルとされ反転タイミ
ング信号▲▼がロウレベルとされるタイミング
は、上記読み出し用データ線の選択動作が終了してから
読み出し用Ｘワード線による行選択動作が開始されるま
での間とされる。
センスアンプSAでは、まず上記タイミング信号φr1が
ハイレベルとされることで、MOSFETQ10がオフ状態とな
り、駆動MOSFETQ47がオン状態となる。したがって、非
反転出力ノードnoのプリセット動作が停止されるととも
に、センス回路が、その非反転出力ノードno及び反転出
力ノード▲▼が短絡されたままの状態で、動作状態
とされる。このため、センス回路の非反転出力ノードno
及び反転出力ノード▲▼は、ともにほぼ中心レベル
まで低下される。これにより、プリチャージMOSFETQ10
が設けられることにともなうオフセットが解消され、非
反転出力ノードno及び反転出力ノード▲▼の動作開
始直前のレベルが均一化される。その結果、この実施例
のセンス回路は、相補スイッチMOSFETQ14・Q49が付加さ
れない従来のセンス回路に比較して、その動作が安定化
され、等価的にスタティック型RAMの読み出し動作が高
速化されるものとなる。
ハイレベルとされることで、MOSFETQ10がオフ状態とな
り、駆動MOSFETQ47がオン状態となる。したがって、非
反転出力ノードnoのプリセット動作が停止されるととも
に、センス回路が、その非反転出力ノードno及び反転出
力ノード▲▼が短絡されたままの状態で、動作状態
とされる。このため、センス回路の非反転出力ノードno
及び反転出力ノード▲▼は、ともにほぼ中心レベル
まで低下される。これにより、プリチャージMOSFETQ10
が設けられることにともなうオフセットが解消され、非
反転出力ノードno及び反転出力ノード▲▼の動作開
始直前のレベルが均一化される。その結果、この実施例
のセンス回路は、相補スイッチMOSFETQ14・Q49が付加さ
れない従来のセンス回路に比較して、その動作が安定化
され、等価的にスタティック型RAMの読み出し動作が高
速化されるものとなる。
次に、センスアンプSAでは、反転タイミング信号▲
▼がロウレベルとされることで、MOSFETQ9がオン状
態となる。このMOSFETQ9は、前述のように、比較的小さ
なコンダクタンスを持つように設計され、またセンス回
路が動作状態とされる間、継続してオン状態とされる。
その結果、MOSFETQ9は、第４図に点線で示されるよう
に、選択されたメモリセルの保持データが論理“0"であ
る場合に、読み出し用共通データ線CDrのレベルを徐々
に上昇させ、センス回路の動作を安定化させる作用を持
つ。
▼がロウレベルとされることで、MOSFETQ9がオン状
態となる。このMOSFETQ9は、前述のように、比較的小さ
なコンダクタンスを持つように設計され、またセンス回
路が動作状態とされる間、継続してオン状態とされる。
その結果、MOSFETQ9は、第４図に点線で示されるよう
に、選択されたメモリセルの保持データが論理“0"であ
る場合に、読み出し用共通データ線CDrのレベルを徐々
に上昇させ、センス回路の動作を安定化させる作用を持
つ。
ところで、タイミング信号φr3がハイレベルとされ反
転タイミング信号▲▼がロウレベルとされるのに
先立って、メモリアレイMARY及びカラムスイッチCSWで
は、読み出し用Ｙワード線WYr0〜WYrnによる読み出し用
データ線Dr0〜Drnの選択動作が開始され、指定される１
本の読み出し用データ線と読み出し用共通データ線CDr
が接続状態とされる。そして、前述のように、チャージ
シェア作用によって選択された読み出し用データ線のレ
ベルが上昇し、読み出し用共通データ線CDrのレベルが
低下して、ともに所定のレベルに到達する。ここで、チ
ャージシェア終了後のレベルVsは、回路の電源電圧Vcc
とし、選択された読み出し用データ線及び読み出し用共
通データ線CDrの寄生容量をそれぞれCd及びCcとすると
き、 となる。通常のスタティック型RAMにおいて、上記読み
出し用データ線の寄生容量Cdは、読み出し用共通データ
線の寄生容量Ccに比較して例えば４倍程度大きい。した
がって、上記チャージシェア後のレベルVsは、回路の電
源電圧Vccを＋5Vとするとき、約＋1Vのような低いレベ
ルとなり、センスアンプSAの差動増幅回路が効率的に動
作できるバイアス電圧とならない。このため、この実施
例のセンスアンプSAでは、読み出し用データ線の選択動
作が開始されてから、言い換えると選択された読み出し
用データ線及び読み出し用共通データ線CDrによるチャ
ージシェアが開始されてから、相補スイッチMOSFETQ13
・Q48によるセンス回路の非反転入力ノードni及び反転
入力ノード▲▼の短絡処理が解かれるまでの間、MO
SFETQ8がオン状態のままとされる。その結果、選択され
た読み出し用データ線及び読み出し用共通データ線CDr
のレベルが押し上げられ、回路の電源電圧Vccの二分の
１のような所定のレベルVr（第１のレベル）とされる。
これにより、センスアンプSAのセンス回路に対して、最
も効率的なバイアス電圧が与えられるものとなる。
転タイミング信号▲▼がロウレベルとされるのに
先立って、メモリアレイMARY及びカラムスイッチCSWで
は、読み出し用Ｙワード線WYr0〜WYrnによる読み出し用
データ線Dr0〜Drnの選択動作が開始され、指定される１
本の読み出し用データ線と読み出し用共通データ線CDr
が接続状態とされる。そして、前述のように、チャージ
シェア作用によって選択された読み出し用データ線のレ
ベルが上昇し、読み出し用共通データ線CDrのレベルが
低下して、ともに所定のレベルに到達する。ここで、チ
ャージシェア終了後のレベルVsは、回路の電源電圧Vcc
とし、選択された読み出し用データ線及び読み出し用共
通データ線CDrの寄生容量をそれぞれCd及びCcとすると
き、 となる。通常のスタティック型RAMにおいて、上記読み
出し用データ線の寄生容量Cdは、読み出し用共通データ
線の寄生容量Ccに比較して例えば４倍程度大きい。した
がって、上記チャージシェア後のレベルVsは、回路の電
源電圧Vccを＋5Vとするとき、約＋1Vのような低いレベ
ルとなり、センスアンプSAの差動増幅回路が効率的に動
作できるバイアス電圧とならない。このため、この実施
例のセンスアンプSAでは、読み出し用データ線の選択動
作が開始されてから、言い換えると選択された読み出し
用データ線及び読み出し用共通データ線CDrによるチャ
ージシェアが開始されてから、相補スイッチMOSFETQ13
・Q48によるセンス回路の非反転入力ノードni及び反転
入力ノード▲▼の短絡処理が解かれるまでの間、MO
SFETQ8がオン状態のままとされる。その結果、選択され
た読み出し用データ線及び読み出し用共通データ線CDr
のレベルが押し上げられ、回路の電源電圧Vccの二分の
１のような所定のレベルVr（第１のレベル）とされる。
これにより、センスアンプSAのセンス回路に対して、最
も効率的なバイアス電圧が与えられるものとなる。
タイミング信号φr3がハイレベルとされ、反転タイミ
ング信号▲▼がロウレベルとされると、センスア
ンプSAでは、相補スイッチMOSFETQ13・Q48及びQ14・Q49
がオフ状態となり、センス回路の非反転入力ノードni及
び反転入力ノード▲▼間ならびに非反転出力ノード
no及び反転出力ノード▲▼間の短絡処理が解かれ
る。また、上記プリチャージMOSFETQ8がオフ状態とな
り、読み出し用共通データ線CDrのプリチャージ動作が
停止される。これにより、センス回路は、実質的に増幅
動作を行いうる状態とされ、読み出し用共通データ線CD
rにメモリの読み出し信号が伝達されるのを待ち合わせ
る。ところで、センス回路の反転入力ノード▲▼に
は、次に相補スイッチMOSFETQ13・Q48がオン状態とされ
るまでの間、上記レベルVrが保持され、読み出し信号の
増幅動作を行う基準電位とされる。
ング信号▲▼がロウレベルとされると、センスア
ンプSAでは、相補スイッチMOSFETQ13・Q48及びQ14・Q49
がオフ状態となり、センス回路の非反転入力ノードni及
び反転入力ノード▲▼間ならびに非反転出力ノード
no及び反転出力ノード▲▼間の短絡処理が解かれ
る。また、上記プリチャージMOSFETQ8がオフ状態とな
り、読み出し用共通データ線CDrのプリチャージ動作が
停止される。これにより、センス回路は、実質的に増幅
動作を行いうる状態とされ、読み出し用共通データ線CD
rにメモリの読み出し信号が伝達されるのを待ち合わせ
る。ところで、センス回路の反転入力ノード▲▼に
は、次に相補スイッチMOSFETQ13・Q48がオン状態とされ
るまでの間、上記レベルVrが保持され、読み出し信号の
増幅動作を行う基準電位とされる。
メモリアレイMARYの読み出し用Ｘワード線WXr0〜WXrm
が択一的にハイレベルとされ、行選択動作が行われる
と、選択された１個のメモリセルの読み出し信号が、す
でに選択済みの読み出し用データ線及び読み出し用共通
データ線CDrを介して、センスアンプSAに伝達される。
この読み出し信号は、前述のように、選択されたメモリ
セルの保持データが論理“1"であると、第４図に実線で
示されるように、上記レベルVrから徐々に低下して最終
的に回路の接地電位のようなロウレベルとされ、また選
択されたメモリセルの保持データが論理“0"であると、
上記レベルVrを維持しようとする。
が択一的にハイレベルとされ、行選択動作が行われる
と、選択された１個のメモリセルの読み出し信号が、す
でに選択済みの読み出し用データ線及び読み出し用共通
データ線CDrを介して、センスアンプSAに伝達される。
この読み出し信号は、前述のように、選択されたメモリ
セルの保持データが論理“1"であると、第４図に実線で
示されるように、上記レベルVrから徐々に低下して最終
的に回路の接地電位のようなロウレベルとされ、また選
択されたメモリセルの保持データが論理“0"であると、
上記レベルVrを維持しようとする。
ところが、この実施例のスタティック型RAMでは、前
述のように、比較的小さなコンダクタンスを持つMOSFET
Q9が、読み出し用共通データ線CDrと回路の電源電圧と
の間に設けられ、センス回路が動作状態とされる間、継
続してオン状態とされる。このため、読み出し用共通デ
ータ線CDrのレベルすなわち上記読み出し信号は、第４
図に点線で示されるように、MOSFETQ9を介して回路の電
源電圧が供給されることで徐々に押し上げられる。その
結果、センス回路の非反転入力ノードniのレベルすなわ
ち読み出し信号と反転入力ノード▲▼のレベルすな
わち基準電圧Vrとの間には、選択されたメモリセルの保
持データに従ったレベル差が生じ、このレベル差がセン
ス回路によって増幅される。
述のように、比較的小さなコンダクタンスを持つMOSFET
Q9が、読み出し用共通データ線CDrと回路の電源電圧と
の間に設けられ、センス回路が動作状態とされる間、継
続してオン状態とされる。このため、読み出し用共通デ
ータ線CDrのレベルすなわち上記読み出し信号は、第４
図に点線で示されるように、MOSFETQ9を介して回路の電
源電圧が供給されることで徐々に押し上げられる。その
結果、センス回路の非反転入力ノードniのレベルすなわ
ち読み出し信号と反転入力ノード▲▼のレベルすな
わち基準電圧Vrとの間には、選択されたメモリセルの保
持データに従ったレベル差が生じ、このレベル差がセン
ス回路によって増幅される。
これにより、これまで中間レベルとされていたセンス
回路の非反転出力ノードnoが、選択されたメモリセルの
保持データに従って急速に変化される。すなわち、選択
されたメモリセルの保持データが論理“1"である場合、
第４図に実線で示されるように、センス回路の非反転出
力ノードnoは急速に回路の接地電位のようなロウレベル
とされ、インバータ回路N11の出力信号すなわち内部出
力データdoがハイレベルとされる。一方、選択されたメ
モリセルの保持データが論理“0"である場合、第４図に
点線で示されるように、センス回路の非反転出力ノード
noは急速に回路の電源電圧のようなハイレベルとされ、
内部出力データdoはロウレベルのままとされる。
回路の非反転出力ノードnoが、選択されたメモリセルの
保持データに従って急速に変化される。すなわち、選択
されたメモリセルの保持データが論理“1"である場合、
第４図に実線で示されるように、センス回路の非反転出
力ノードnoは急速に回路の接地電位のようなロウレベル
とされ、インバータ回路N11の出力信号すなわち内部出
力データdoがハイレベルとされる。一方、選択されたメ
モリセルの保持データが論理“0"である場合、第４図に
点線で示されるように、センス回路の非反転出力ノード
noは急速に回路の電源電圧のようなハイレベルとされ、
内部出力データdoはロウレベルのままとされる。
センスアンプSAの出力信号すなわち上記内部出力デー
タdoは、後述するように、タイミング信号φoeがハイレ
ベルとされることで、データ出力バッファDOBを介して
送出され、出力データoutとして、論理集積回路装置の
図示されない後段回路に伝達される。
タdoは、後述するように、タイミング信号φoeがハイレ
ベルとされることで、データ出力バッファDOBを介して
送出され、出力データoutとして、論理集積回路装置の
図示されない後段回路に伝達される。
データ出力バッファDOBは、タイミング信号φoeがハ
イレベルとされることで、選択的に動作状態とされる。
この動作状態において、データ出力バッファDOBは、セ
ンスアンプSAから出力される上記内部出力データdoをも
とに出力データoutを形成し、論理集積回路装置の図示
されない後段回路に供給する。
イレベルとされることで、選択的に動作状態とされる。
この動作状態において、データ出力バッファDOBは、セ
ンスアンプSAから出力される上記内部出力データdoをも
とに出力データoutを形成し、論理集積回路装置の図示
されない後段回路に供給する。
タイミング発生回路TGは、論理集積回路装置の図示さ
れない前段回路から供給される書き込みクロック信号CW
及び読み出しクロック信号CRをもとに、上記各種のタイ
ミング信号を形成し、スタティック型RAMの各回路に供
給する。
れない前段回路から供給される書き込みクロック信号CW
及び読み出しクロック信号CRをもとに、上記各種のタイ
ミング信号を形成し、スタティック型RAMの各回路に供
給する。
以上のように、この実施例のスタティック型RAMは、
大規模論理集積回路装置に搭載され、それぞれ書き込み
ポート及び読み出しポートとして専用化された二つのア
クセスポートを有する２ポートRAMとされる。この実施
例のスタティック型RAMは、メモリアレイMARY及びセン
スアンプSAの構成ならびに選択方法等について、次のよ
うな特徴を有する。すなわち、 （１）メモリアレイの書き込みポートに対応する書き込
み用データ線ならびに読み出しポートに対応する読み出
し用データ線は、それぞれ単一化される。これにより、
スタティック型RAMの列あたりの所要信号線数が削減さ
れ、メモリセルあたりの所要MOSFET数が削減される。
大規模論理集積回路装置に搭載され、それぞれ書き込み
ポート及び読み出しポートとして専用化された二つのア
クセスポートを有する２ポートRAMとされる。この実施
例のスタティック型RAMは、メモリアレイMARY及びセン
スアンプSAの構成ならびに選択方法等について、次のよ
うな特徴を有する。すなわち、 （１）メモリアレイの書き込みポートに対応する書き込
み用データ線ならびに読み出しポートに対応する読み出
し用データ線は、それぞれ単一化される。これにより、
スタティック型RAMの列あたりの所要信号線数が削減さ
れ、メモリセルあたりの所要MOSFET数が削減される。
（２）メモリアレイを構成するメモリセルは、２個のCM
OSインバータ回路が交差接続されてなるラッチを基本構
成とし、上記ラッチの一対の入出力ノードは、各ポート
に対応してそれぞれ専用化され、入力ノード及び出力ノ
ードとされる。また、ラッチを構成する２個のインバー
タ回路のうち、その出力端子が上記入力ノードに結合さ
れる一方のインバータ回路の駆動能力は、他方のインバ
ータ回路に比較して小さくされる。これにより、スタテ
ィック型RAMの書き込み電流が削減され、その書き込み
動作が安定化される。
OSインバータ回路が交差接続されてなるラッチを基本構
成とし、上記ラッチの一対の入出力ノードは、各ポート
に対応してそれぞれ専用化され、入力ノード及び出力ノ
ードとされる。また、ラッチを構成する２個のインバー
タ回路のうち、その出力端子が上記入力ノードに結合さ
れる一方のインバータ回路の駆動能力は、他方のインバ
ータ回路に比較して小さくされる。これにより、スタテ
ィック型RAMの書き込み電流が削減され、その書き込み
動作が安定化される。
（３）上記ラッチの入力ノードは、書き込み用の行選択
制御MOSFET及び列選択制御MOSFETを介して、書き込み用
データ線に結合され、また上記ラッチの出力ノードは、
読み出し用データ線と回路の接地電位との間に読み出し
用の行選択制御MOSFETと直列形態に設けられる読み出し
用MOSFETのゲートを介して、読み出し用データ線に間接
的に結合される。これにより、読み出し動作にともなう
メモリセルの保持データ破損を防止できるため、読み出
し用データ線ならびに読み出し用共通データ線のプリチ
ャージレベル等に対する制限が解かれる。
制御MOSFET及び列選択制御MOSFETを介して、書き込み用
データ線に結合され、また上記ラッチの出力ノードは、
読み出し用データ線と回路の接地電位との間に読み出し
用の行選択制御MOSFETと直列形態に設けられる読み出し
用MOSFETのゲートを介して、読み出し用データ線に間接
的に結合される。これにより、読み出し動作にともなう
メモリセルの保持データ破損を防止できるため、読み出
し用データ線ならびに読み出し用共通データ線のプリチ
ャージレベル等に対する制限が解かれる。
（４）書き込み用データ線は、隣接する２列のメモリセ
ルによって共有され、書き込み用の行選択制御MOSFET
は、隣接する列に配置される２個のメモリセルによって
共有される。これにより、スタティック型RAMの列あた
りの所要信号線数がさらに削減され、メモリセルあたり
の所要MOSFET数がさらに削減される。
ルによって共有され、書き込み用の行選択制御MOSFET
は、隣接する列に配置される２個のメモリセルによって
共有される。これにより、スタティック型RAMの列あた
りの所要信号線数がさらに削減され、メモリセルあたり
の所要MOSFET数がさらに削減される。
（５）読み出し用データ線は、読み出しポートが非選択
状態とされるとき、回路の接地電位にプリチャージさ
れ、読み出し用共通データ線は、回路の電源電圧にプリ
チャージされる。読み出し用データ線は、列選択用カラ
ムスイッチを介して読み出し用共通データ線に選択的に
接続され、このとき選択された読み出し用データ線と読
み出し用共通データ線との間で、それぞれの寄生容量に
応じたチャージシェアが生じる。列選択されない読み出
し用データ線についてはプリチャージレベルすなわち回
路の接地電位のままとされ、メモリセルの読み出し用MO
SFETを介する読み出し電流は流されない。その結果、読
み出しポートは、メモリセルごとに読み出し用の列選択
制御MOSFETを設けられず、ワード線単位の共通選択方式
を採るにもかかわらず、実質的に単一選択方式とされ
る。これにより、スタティック型RAMの両ポートはとも
に単一選択方式とされ、スタティック型RAMの消費電力
が著しく削減される。
状態とされるとき、回路の接地電位にプリチャージさ
れ、読み出し用共通データ線は、回路の電源電圧にプリ
チャージされる。読み出し用データ線は、列選択用カラ
ムスイッチを介して読み出し用共通データ線に選択的に
接続され、このとき選択された読み出し用データ線と読
み出し用共通データ線との間で、それぞれの寄生容量に
応じたチャージシェアが生じる。列選択されない読み出
し用データ線についてはプリチャージレベルすなわち回
路の接地電位のままとされ、メモリセルの読み出し用MO
SFETを介する読み出し電流は流されない。その結果、読
み出しポートは、メモリセルごとに読み出し用の列選択
制御MOSFETを設けられず、ワード線単位の共通選択方式
を採るにもかかわらず、実質的に単一選択方式とされ
る。これにより、スタティック型RAMの両ポートはとも
に単一選択方式とされ、スタティック型RAMの消費電力
が著しく削減される。
（６）上記読み出し用共通データ線は、電流ミラー型の
センス回路の非反転入力ノードに結合され、上記非反転
入力ノードとその反転入力ノードとの間には、選択され
た読み出し用データ線及び読み出し用共通データ線のチ
ャージシェア後のレベルVrを、その反転入力ノードに伝
達する第１の短絡手段が設けられる。これにより、セン
ス回路の基準電位として、読み出し信号が重畳される以
前の直流レベルを用いることができるため、上記単一デ
ータ線方式に適合しかつ安定動作しうるシングルエンド
型センスアンプを実現できる。
センス回路の非反転入力ノードに結合され、上記非反転
入力ノードとその反転入力ノードとの間には、選択され
た読み出し用データ線及び読み出し用共通データ線のチ
ャージシェア後のレベルVrを、その反転入力ノードに伝
達する第１の短絡手段が設けられる。これにより、セン
ス回路の基準電位として、読み出し信号が重畳される以
前の直流レベルを用いることができるため、上記単一デ
ータ線方式に適合しかつ安定動作しうるシングルエンド
型センスアンプを実現できる。
（７）上記センスアンプは、読み出し用共通データ線と
回路の電源電圧との間に設けられ、上記チャージシェア
が行われてから所定の期間だけオン状態とされるレベル
補正用のMOSFETを備える。これにより、読み出し用デー
タ線及び読み出し用共通データ線の寄生容量の不均衡を
補正し、チャージシェア後のレベルVrを所望のレベルま
で引き上げることができるため、センスアンプの動作を
さらに安定化できる。
回路の電源電圧との間に設けられ、上記チャージシェア
が行われてから所定の期間だけオン状態とされるレベル
補正用のMOSFETを備える。これにより、読み出し用デー
タ線及び読み出し用共通データ線の寄生容量の不均衡を
補正し、チャージシェア後のレベルVrを所望のレベルま
で引き上げることができるため、センスアンプの動作を
さらに安定化できる。
（８）上記センスアンプは、読み出しポートが非選択状
態とされるとき、センス回路の非反転出力ノードをハイ
レベルにプリセットするMOSFETを備える。また、センス
回路が動作状態とされる当初において、その非反転出力
ノード及び反転出力ノード間を一時的に短絡する第２の
短絡手段を備える。これにより、非選択状態時のセンス
アンプの出力レベルが確定されるとともに、センス回路
のオフセットが解消され、センスアンプの動作がさらに
安定化される。
態とされるとき、センス回路の非反転出力ノードをハイ
レベルにプリセットするMOSFETを備える。また、センス
回路が動作状態とされる当初において、その非反転出力
ノード及び反転出力ノード間を一時的に短絡する第２の
短絡手段を備える。これにより、非選択状態時のセンス
アンプの出力レベルが確定されるとともに、センス回路
のオフセットが解消され、センスアンプの動作がさらに
安定化される。
（９）上記センスアンプは、読み出し用共通データ線と
回路の電源電圧との間に設けられ、センス回路が動作状
態とされる間継続してオン状態とされる比較的コンダク
タンスの小さなMOSFETを備える。読み出し用共通データ
線のレベルは、メモリセルの保持データが論理“0"であ
るとき、上記チャージシェア後のレベルVrのままとされ
るが、このMOSFETによって徐々に押し上げられる。これ
により、選択されたメモリセルの保持データの如何にか
かわらず、基準電位とのレベル差が確保されるため、セ
ンスアンプの動作がさらに安定化される。
回路の電源電圧との間に設けられ、センス回路が動作状
態とされる間継続してオン状態とされる比較的コンダク
タンスの小さなMOSFETを備える。読み出し用共通データ
線のレベルは、メモリセルの保持データが論理“0"であ
るとき、上記チャージシェア後のレベルVrのままとされ
るが、このMOSFETによって徐々に押し上げられる。これ
により、選択されたメモリセルの保持データの如何にか
かわらず、基準電位とのレベル差が確保されるため、セ
ンスアンプの動作がさらに安定化される。
第５図には、この発明が適用されたスタティック型RA
MのメモリアレイMARYの第２の実施例の回路図が示され
ている。以下の実施例のメモリアレイMARYの回路図で
は、第ｐ行の第ｑ列又は第ｑ−１列に配置されるメモリ
セルMCpq及びMCpq−１とこれらのメモリセルに関するメ
モリアレイ周辺部が例示的に示される。その他のアドレ
スに配置されるメモリセルならびにメモリアレイ周辺部
については、類推されたい。また、以下の実施例は、基
本的に上記第１の実施例を踏襲するものであるため、そ
の特徴的な部分について、説明を追加する。
MのメモリアレイMARYの第２の実施例の回路図が示され
ている。以下の実施例のメモリアレイMARYの回路図で
は、第ｐ行の第ｑ列又は第ｑ−１列に配置されるメモリ
セルMCpq及びMCpq−１とこれらのメモリセルに関するメ
モリアレイ周辺部が例示的に示される。その他のアドレ
スに配置されるメモリセルならびにメモリアレイ周辺部
については、類推されたい。また、以下の実施例は、基
本的に上記第１の実施例を踏襲するものであるため、そ
の特徴的な部分について、説明を追加する。
第５図において、メモリアレイMARYは、特に制限され
ないが、同図の水平方向に平行して配置されるワード線
WXp等と、垂直方向に平行して配置されるデータ線Dq等
ならびにこれらのワード線とデータ線の交点に格子状に
配置されるメモリセルMCpq等を含む。
ないが、同図の水平方向に平行して配置されるワード線
WXp等と、垂直方向に平行して配置されるデータ線Dq等
ならびにこれらのワード線とデータ線の交点に格子状に
配置されるメモリセルMCpq等を含む。
メモリアレイMARYを構成するメモリセルMCpq等は、一
対のCOMSインバータ回路N16及びN17が交差接続されてな
るラッチを基本構成とする。上記ラッチの一方の入出力
ノードと対応するデータ線Dg等との間には、行選択用の
制御MOSFETQ50（第１のMISFET）が設けられる。この行
選択制御MOSFETQ50のゲートは、対応するワード線WXp等
に結合される。
対のCOMSインバータ回路N16及びN17が交差接続されてな
るラッチを基本構成とする。上記ラッチの一方の入出力
ノードと対応するデータ線Dg等との間には、行選択用の
制御MOSFETQ50（第１のMISFET）が設けられる。この行
選択制御MOSFETQ50のゲートは、対応するワード線WXp等
に結合される。
ワード線WXp等は、図示されないＸアドレスデコーダX
ADに結合され、択一的にハイレベルの選択状態とされ
る。また、データ線Dq等は、図示されないカラムスイッ
チCSWを介して共通データ線に結合され、さらにライト
アンプWA及びセンスアンプSAに結合される。これらのラ
イトアンプWA及びセンスアンプSAは、それぞれシングル
エンド型の書き込み回路又は読み出し増幅回路を備え
る。
ADに結合され、択一的にハイレベルの選択状態とされ
る。また、データ線Dq等は、図示されないカラムスイッ
チCSWを介して共通データ線に結合され、さらにライト
アンプWA及びセンスアンプSAに結合される。これらのラ
イトアンプWA及びセンスアンプSAは、それぞれシングル
エンド型の書き込み回路又は読み出し増幅回路を備え
る。
この実施例のメモリアレイMARYは、いわゆる共通選択
方式を採り、スタティック型RAMは１ポートRAMとされ
る。この実施例において、データ線Dq等は単一化され、
各メモリセルならびにメモリアレイMARYは、その構成が
簡素化される。その結果、第19図に示される従来のスタ
ティック型RAMにおいて６個必要とされたメモリセルあ
たりの所要MOSFET数が５個に削減され、また２本必要と
された列あたりの所要信号線数が１本に削減される。こ
れにより、メモリアレイMARYの高集積化が図られ、スタ
ティック型RAMの低コスト化が推進される。
方式を採り、スタティック型RAMは１ポートRAMとされ
る。この実施例において、データ線Dq等は単一化され、
各メモリセルならびにメモリアレイMARYは、その構成が
簡素化される。その結果、第19図に示される従来のスタ
ティック型RAMにおいて６個必要とされたメモリセルあ
たりの所要MOSFET数が５個に削減され、また２本必要と
された列あたりの所要信号線数が１本に削減される。こ
れにより、メモリアレイMARYの高集積化が図られ、スタ
ティック型RAMの低コスト化が推進される。
第６図には、この発明が適用されたスタティック型RA
MのメモリアレイMARYの第３の実施例の回路図が示され
ている。
MのメモリアレイMARYの第３の実施例の回路図が示され
ている。
第６図において、インバータ回路N16及びN17からなる
ラッチの一方の入出力ノードは、行選択制御MOSFETQ50
及び列選択制御MOSFETQ51（第２のMISFET）を介して、
対応するデータ線Dq等に結合される。行選択制御MOSFET
Q50のゲートは、対応するＸワード線WXp等に結合され、
列選択制御MOSFETQ51のゲートは、対応するＹワード線W
Yq等に結合される。
ラッチの一方の入出力ノードは、行選択制御MOSFETQ50
及び列選択制御MOSFETQ51（第２のMISFET）を介して、
対応するデータ線Dq等に結合される。行選択制御MOSFET
Q50のゲートは、対応するＸワード線WXp等に結合され、
列選択制御MOSFETQ51のゲートは、対応するＹワード線W
Yq等に結合される。
Ｘワード線WXp等は、図示されないＸアドレスデコー
ダXADに結合され、択一的にハイレベルの選択状態とさ
れる。また、Ｙワード線WYq等は、図示されないＹアド
レスデコーダYADに結合され、択一的にハイレベルの選
択状態とされる。データ線Dq等は、図示されないカラム
スイッチCSWを介して共通データ線に結合され、さらに
ライトアンプWA及びセンスアンプSAに結合される。これ
らのライトアンプWA及びセンスアンプSAは、それぞれシ
ングルエンド型の書き込み回路又は読み出し増幅回路を
備える。
ダXADに結合され、択一的にハイレベルの選択状態とさ
れる。また、Ｙワード線WYq等は、図示されないＹアド
レスデコーダYADに結合され、択一的にハイレベルの選
択状態とされる。データ線Dq等は、図示されないカラム
スイッチCSWを介して共通データ線に結合され、さらに
ライトアンプWA及びセンスアンプSAに結合される。これ
らのライトアンプWA及びセンスアンプSAは、それぞれシ
ングルエンド型の書き込み回路又は読み出し増幅回路を
備える。
この実施例のメモリアレイMARYは、列選択制御MOSFET
Q51が追加されることで、いわゆる単一選択方式とさ
れ、指定された１個のメモリセルのみが対応するデータ
線Dq等に結合される。したがって、このデータ線のみ
が、プリチャージレベルから選択されたメモリセルの保
持データに従ったレベルに変化され、その他のデータ線
はすべてプリチャージレベルのままとされる。このた
め、スタティック型RAMの読み出し電流が著しく削減さ
れるとともに、各データ線が単一化されることで、メモ
リセル及びメモリアレイMARYの構成が簡素化される。そ
の結果、単一選択方式を採るにもかかわらず、第20図に
示される従来のスタティック型RAMにおいて８個必要と
されたメモリセルあたりの所要MOSFET数が６個に削減さ
れ、３本必要とされた列あたりの所要信号線数が２本に
削減される。これにより、低消費電力化ならびに高集積
化を図った単一選択方式のスタティック型RAMを実現で
きる。
Q51が追加されることで、いわゆる単一選択方式とさ
れ、指定された１個のメモリセルのみが対応するデータ
線Dq等に結合される。したがって、このデータ線のみ
が、プリチャージレベルから選択されたメモリセルの保
持データに従ったレベルに変化され、その他のデータ線
はすべてプリチャージレベルのままとされる。このた
め、スタティック型RAMの読み出し電流が著しく削減さ
れるとともに、各データ線が単一化されることで、メモ
リセル及びメモリアレイMARYの構成が簡素化される。そ
の結果、単一選択方式を採るにもかかわらず、第20図に
示される従来のスタティック型RAMにおいて８個必要と
されたメモリセルあたりの所要MOSFET数が６個に削減さ
れ、３本必要とされた列あたりの所要信号線数が２本に
削減される。これにより、低消費電力化ならびに高集積
化を図った単一選択方式のスタティック型RAMを実現で
きる。
第７図には、この発明が適用されたスタティック型RA
MのメモリアレイMARYの第４の実施例の回路図が示され
ている。
MのメモリアレイMARYの第４の実施例の回路図が示され
ている。
第７図において、メモリアレイMARYは、特に制限され
ないが、同図の水平方向に平行して配置される書き込み
用ワード線WXwp（第１のワード線）及び読み出し用ワー
ド線WXrp（第２のワード線）等と、垂直方向に平行して
配置されるデータ線Dq等を含む。これらの書き込み用ワ
ード線及び読み出し用ワード線ならびにデータ線の交点
には、メモリセルMCpq等が格子状に配置される。
ないが、同図の水平方向に平行して配置される書き込み
用ワード線WXwp（第１のワード線）及び読み出し用ワー
ド線WXrp（第２のワード線）等と、垂直方向に平行して
配置されるデータ線Dq等を含む。これらの書き込み用ワ
ード線及び読み出し用ワード線ならびにデータ線の交点
には、メモリセルMCpq等が格子状に配置される。
メモリアレイMARYを構成する各メモリセルは、一対の
CMOSインバータ回路N18及びN29が交差接続されてなるラ
ッチを基本構成とする。この実施例において、上記ラッ
チの一方の入出力ノードすなわちインバータ回路N18の
入力端子及びインバータ回路N19の出力端子の共通結合
されたノードは、特に制限されないが、入力ノードとし
て専用化され、他方の入出力ノードすなわちインバータ
回路N18の出力端子及びインバータ回路N19の入力端子の
共通結合されたノードは、出力ノードとして専用化され
る。また、上記ラッチを構成する一対のインバータ回路
のうち、その出力端子が上記入力ノードに結合される一
方のインバータ回路N19は、特に制限されないが、他方
のインバータ回路N18に対して小さな駆動能力を持つよ
うに設計される。
CMOSインバータ回路N18及びN29が交差接続されてなるラ
ッチを基本構成とする。この実施例において、上記ラッ
チの一方の入出力ノードすなわちインバータ回路N18の
入力端子及びインバータ回路N19の出力端子の共通結合
されたノードは、特に制限されないが、入力ノードとし
て専用化され、他方の入出力ノードすなわちインバータ
回路N18の出力端子及びインバータ回路N19の入力端子の
共通結合されたノードは、出力ノードとして専用化され
る。また、上記ラッチを構成する一対のインバータ回路
のうち、その出力端子が上記入力ノードに結合される一
方のインバータ回路N19は、特に制限されないが、他方
のインバータ回路N18に対して小さな駆動能力を持つよ
うに設計される。
上記ラッチの入力ノードは、書き込み用行選択制御MO
SFETQ52（第３のMISFET）を介して、対応するデータ線D
q等に結合される。また、上記ラッチの出力ノードは、
読み出し用行選択制御MOSFETQ53（第４のMISFET）を介
して、対応する上記データ線Dq等に結合される。書き込
み用行選択制御MOSFETQ52のゲートは、対応する書き込
み用ワード線WXwp等に結合され、読み出し用行選択制御
MOSFETQ53のゲートは、対応する読み出し用ワード線WXr
p等に結合される。
SFETQ52（第３のMISFET）を介して、対応するデータ線D
q等に結合される。また、上記ラッチの出力ノードは、
読み出し用行選択制御MOSFETQ53（第４のMISFET）を介
して、対応する上記データ線Dq等に結合される。書き込
み用行選択制御MOSFETQ52のゲートは、対応する書き込
み用ワード線WXwp等に結合され、読み出し用行選択制御
MOSFETQ53のゲートは、対応する読み出し用ワード線WXr
p等に結合される。
書き込み用ワード線WXwp及び読み出し用ワード線WXrp
等は、図示されないＸアドレスデコーダXADに結合さ
れ、スタティック型RAMの動作モードに応じて選択的に
かつ択一的にハイレベルの選択状態とされる。すなわ
ち、スタティック型RAMが書き込みモードとされる場
合、書き込み用ワード線WXwp等が択一的に選択状態とさ
れ、読み出しモードとされる場合、読み出し用ワード線
WXrp等が択一的に選択状態とされる。データ線Dq等は、
図示されないカラムスイッチCSWを介して共通データ線
に結合され、さらにライトアンプWA及びセンスアンプSA
に結合される。これらのライトアンプWA及びセンスアン
プSAは、それぞれシングルエンド型の書き込み回路又は
読み出し増幅回路を備える。
等は、図示されないＸアドレスデコーダXADに結合さ
れ、スタティック型RAMの動作モードに応じて選択的に
かつ択一的にハイレベルの選択状態とされる。すなわ
ち、スタティック型RAMが書き込みモードとされる場
合、書き込み用ワード線WXwp等が択一的に選択状態とさ
れ、読み出しモードとされる場合、読み出し用ワード線
WXrp等が択一的に選択状態とされる。データ線Dq等は、
図示されないカラムスイッチCSWを介して共通データ線
に結合され、さらにライトアンプWA及びセンスアンプSA
に結合される。これらのライトアンプWA及びセンスアン
プSAは、それぞれシングルエンド型の書き込み回路又は
読み出し増幅回路を備える。
この実施例のメモリアレイMARYは、いわゆる共通選択
方式を採り、スタティック型RAMは１ポートRAMであるに
もかかわらず、各メモリセルに対する書き込み経路なら
びに読み出し経路が、それぞれ独立して設けられる。こ
のため、この実施例のメモリアレイMARYでは、データ線
が単一化されにもかかわらず、メモリセル及びメモリア
レイの構成が簡素化されない。ところが、書き込み経路
と読み出し経路が分離され、メモリセルのラッチの入出
力ノードが入力ノード又は出力ノードに専用化されるこ
とで、その出力端子が上記入力ノードに結合される一方
のインバータ回路の駆動能力を選択的に小さくする等の
対策が施しやすい。その結果、スタティック型RAMの書
き込み電流を削減し、また書き込み動作の安定化を図る
ことができるものとなる。
方式を採り、スタティック型RAMは１ポートRAMであるに
もかかわらず、各メモリセルに対する書き込み経路なら
びに読み出し経路が、それぞれ独立して設けられる。こ
のため、この実施例のメモリアレイMARYでは、データ線
が単一化されにもかかわらず、メモリセル及びメモリア
レイの構成が簡素化されない。ところが、書き込み経路
と読み出し経路が分離され、メモリセルのラッチの入出
力ノードが入力ノード又は出力ノードに専用化されるこ
とで、その出力端子が上記入力ノードに結合される一方
のインバータ回路の駆動能力を選択的に小さくする等の
対策が施しやすい。その結果、スタティック型RAMの書
き込み電流を削減し、また書き込み動作の安定化を図る
ことができるものとなる。
第８図には、この発明が適用されたスタティック型RA
MのメモリアレイMARYの第５の実施例の回路図が示され
ている。この実施例のスタティック型RAMは、特に制限
されないが、２ポートRAMとされ、その二つのアクセス
ポートは、それぞれ書き込みポート及び読み出しポート
として専用化される。
MのメモリアレイMARYの第５の実施例の回路図が示され
ている。この実施例のスタティック型RAMは、特に制限
されないが、２ポートRAMとされ、その二つのアクセス
ポートは、それぞれ書き込みポート及び読み出しポート
として専用化される。
第８図において、メモリアレイMARYは、特に制限され
ないが、同図の水平方向に平行して配置される書き込み
用ワード線WXwp（第１のワード線）及び読み出し用ワー
ド線WXrp（第２のワード線）等と、垂直方向に平行して
配置される書き込み用データ線Dwq（第１のデータ線）
及び読み出し用データ線Drq（第２のデータ線）等を含
む。これらの書き込み用ワード線及び読み出し用ワード
線ならびに書き込み用データ線及び読み出し用データ線
の交点には、メモリセルMCpq等が格子状に配置される。
ないが、同図の水平方向に平行して配置される書き込み
用ワード線WXwp（第１のワード線）及び読み出し用ワー
ド線WXrp（第２のワード線）等と、垂直方向に平行して
配置される書き込み用データ線Dwq（第１のデータ線）
及び読み出し用データ線Drq（第２のデータ線）等を含
む。これらの書き込み用ワード線及び読み出し用ワード
線ならびに書き込み用データ線及び読み出し用データ線
の交点には、メモリセルMCpq等が格子状に配置される。
メモリアレイMARYを構成するメモリセルMCpq等は、一
対のCMOSインバータ回路N18及びN19が交差接続されてな
るラッチを基本構成とする。この実施例において、上記
ラッチを構成する一方のインバータ回路N19は、特に制
限されないが、他方のインバータ回路N18に対して小さ
な駆動能力を持つように設計される。
対のCMOSインバータ回路N18及びN19が交差接続されてな
るラッチを基本構成とする。この実施例において、上記
ラッチを構成する一方のインバータ回路N19は、特に制
限されないが、他方のインバータ回路N18に対して小さ
な駆動能力を持つように設計される。
上記ラッチの一方の入出力ノードは、特に制限されな
いが、入力ノードとして専用化され、書き込み用制御MO
SFETQ54（第５のMISFET）を介して、対応する書き込み
用データ線Dwq等に結合される。同様に、上記ラッチの
他方の入出力ノードは、出力ノードとして専用化され、
読み出し用制御MOSFETQ5（第６のMISFET）を介して、対
応する読み出し用データ線Drq等に結合される。書き込
み用制御MOSFETQ54のゲートは、対応する書き込み用ワ
ード線WXwp等に結合され、読み出し用制御MOSFETQ53の
ゲートは、対応する読み出し用ワード線WXrp等に結合さ
れる。
いが、入力ノードとして専用化され、書き込み用制御MO
SFETQ54（第５のMISFET）を介して、対応する書き込み
用データ線Dwq等に結合される。同様に、上記ラッチの
他方の入出力ノードは、出力ノードとして専用化され、
読み出し用制御MOSFETQ5（第６のMISFET）を介して、対
応する読み出し用データ線Drq等に結合される。書き込
み用制御MOSFETQ54のゲートは、対応する書き込み用ワ
ード線WXwp等に結合され、読み出し用制御MOSFETQ53の
ゲートは、対応する読み出し用ワード線WXrp等に結合さ
れる。
書き込み用ワード線WXwp等は、書き込みポートの図示
されない書き込み用ＸアドレスデコーダXADWに結合さ
れ、択一的にハイレベルの選択状態とされる。同様に、
読み出し用ワード線WXrp等は、読み出しポートの図示さ
れない読み出し用ＸアドレスデコーダXADRに結合され、
択一的にハイレベルの選択状態とされる。書き込み用デ
ータ線Dwq等は、図示されないカラムスイッチCSWを介し
て書き込み用共通データ線に結合され、さらにライトア
ンプWAに結合される。同様に、読み出し用データ線Drq
等は、上記カラムスイッチCSWを介して読み出し用共通
データ線に結合され、さらにセンスアンプSAに結合され
る。上記ライトアンプWA及びセンスアンプSAは、それぞ
れシングルエンド型の書き込み回路又は読み出し増幅回
路を備える。
されない書き込み用ＸアドレスデコーダXADWに結合さ
れ、択一的にハイレベルの選択状態とされる。同様に、
読み出し用ワード線WXrp等は、読み出しポートの図示さ
れない読み出し用ＸアドレスデコーダXADRに結合され、
択一的にハイレベルの選択状態とされる。書き込み用デ
ータ線Dwq等は、図示されないカラムスイッチCSWを介し
て書き込み用共通データ線に結合され、さらにライトア
ンプWAに結合される。同様に、読み出し用データ線Drq
等は、上記カラムスイッチCSWを介して読み出し用共通
データ線に結合され、さらにセンスアンプSAに結合され
る。上記ライトアンプWA及びセンスアンプSAは、それぞ
れシングルエンド型の書き込み回路又は読み出し増幅回
路を備える。
この実施例のメモリアレイMARYは、いわゆる共通選択
方式を採り、スタティック型RAMは２ポートRAMであるに
もかかわらず、各データ線が単一化されることで、メモ
リセルならびにメモリアレイMARYの回路構成が簡素化さ
れる。また、前述のように、メモリセルのラッチの入出
力ノードが入力ノード又は出力ノードとして専用化さ
れ、その出力端子が入力ノードに結合される一方のイン
バータ回路の駆動能力が選択的に小さくされる。その結
果、第21図に示される従来のスタティック型RAMにおい
て８個必要とされたメモリセルあたりの所要MOSFET数が
６個に削減され、４本必要とされたメモリアレイの列あ
たりの所要信号線数が２本に削減されるとともに、書き
込み電流が削減され、書き込み動作が安定化される。こ
れにより、スタティック型RAMの低コスト化ならびに低
消費電力化を図り、動作の安定化を図ることができる。
方式を採り、スタティック型RAMは２ポートRAMであるに
もかかわらず、各データ線が単一化されることで、メモ
リセルならびにメモリアレイMARYの回路構成が簡素化さ
れる。また、前述のように、メモリセルのラッチの入出
力ノードが入力ノード又は出力ノードとして専用化さ
れ、その出力端子が入力ノードに結合される一方のイン
バータ回路の駆動能力が選択的に小さくされる。その結
果、第21図に示される従来のスタティック型RAMにおい
て８個必要とされたメモリセルあたりの所要MOSFET数が
６個に削減され、４本必要とされたメモリアレイの列あ
たりの所要信号線数が２本に削減されるとともに、書き
込み電流が削減され、書き込み動作が安定化される。こ
れにより、スタティック型RAMの低コスト化ならびに低
消費電力化を図り、動作の安定化を図ることができる。
第９図には、この発明が適用されたスタティック型RA
MのメモリアレイMARYの第６の実施例の回路図が示され
ている。
MのメモリアレイMARYの第６の実施例の回路図が示され
ている。
第９図において、インバータ回路N18及びN19からなる
ラッチの入力ノードは、書き込み用行選択制御MOSFETQ5
4及び書き込み用列選択制御MOSFETQ56（第７のMISFET）
を介して、対応する書き込み用データ線Dwq等に結合さ
れる。同様に、上記ラッチの出力ノードは、読み出し用
行選択制御MOSFETQ55及び読み出し用列選択制御MOSFETQ
57（第８のMISFET）を介して、対応する書き込み用デー
タ線Dwq等に結合される。上記書き込み用行選択制御MOS
FETQ54のゲートは、対応する書き込み用Ｘワード線WXwp
（第１のＸワード線）等に結合され、書き込み用列選択
制御MOSFETQ56のゲートは、対応する書き込み用Ｙワー
ド線WYwq（第１のＹワード線）等に結合される。同様
に、上記読み出し用行選択制御MOSFETQ55のゲートは、
対応する読み出し用Ｘワード線WXrp（第２のＸワード
線）等に結合され、読み出し用列選択制御MOSFETQ57の
ゲートは、対応する読み出し用Ｙワード線WYrq（第２の
Ｙワード線）等に結合される。
ラッチの入力ノードは、書き込み用行選択制御MOSFETQ5
4及び書き込み用列選択制御MOSFETQ56（第７のMISFET）
を介して、対応する書き込み用データ線Dwq等に結合さ
れる。同様に、上記ラッチの出力ノードは、読み出し用
行選択制御MOSFETQ55及び読み出し用列選択制御MOSFETQ
57（第８のMISFET）を介して、対応する書き込み用デー
タ線Dwq等に結合される。上記書き込み用行選択制御MOS
FETQ54のゲートは、対応する書き込み用Ｘワード線WXwp
（第１のＸワード線）等に結合され、書き込み用列選択
制御MOSFETQ56のゲートは、対応する書き込み用Ｙワー
ド線WYwq（第１のＹワード線）等に結合される。同様
に、上記読み出し用行選択制御MOSFETQ55のゲートは、
対応する読み出し用Ｘワード線WXrp（第２のＸワード
線）等に結合され、読み出し用列選択制御MOSFETQ57の
ゲートは、対応する読み出し用Ｙワード線WYrq（第２の
Ｙワード線）等に結合される。
書き込み用Ｘワード線WXwp等は、書き込みポートの図
示されない書き込み用ＸアドレスデコーダXADWに結合さ
れ、択一的にハイレベルの選択状態とされる。同様に、
読み出し用Ｘワード線WXrp等は、読み出しポートの図示
されない読み出し用アドレスデコーダXADRに結合され、
択一的にハイレベルの選択状態とされる。一方、書き込
み用Ｙワード線WYwq等は、書き込みポートの図示されな
い書き込み用ＹアドレスデコーダYADWに結合され、択一
的にハイレベルの選択状態とされる。同様に、読み出し
用Ｙワード線WYrq等は、読み出しポートの図示されない
読み出し用ＹアドレスデコーダYADRに結合され、択一的
にハイレベルの選択状態とされる。書き込み用デコーダ
Dwq等は、図示されないカラムスイッチCSWを介して書き
込み用共通データ線に結合され、さらにライトアンプWA
に結合される。同様に、読み出し用データ線Drq等は、
上記カラムスイッチCSWを介して読み出し用共通データ
線に結合され、さらにセンスアンプSAに結合される。上
記ライトアンプWA及びセンスアンプSAは、それぞれシン
グルエンド型の書き込み回路又は読み出し増幅回路を備
える。
示されない書き込み用ＸアドレスデコーダXADWに結合さ
れ、択一的にハイレベルの選択状態とされる。同様に、
読み出し用Ｘワード線WXrp等は、読み出しポートの図示
されない読み出し用アドレスデコーダXADRに結合され、
択一的にハイレベルの選択状態とされる。一方、書き込
み用Ｙワード線WYwq等は、書き込みポートの図示されな
い書き込み用ＹアドレスデコーダYADWに結合され、択一
的にハイレベルの選択状態とされる。同様に、読み出し
用Ｙワード線WYrq等は、読み出しポートの図示されない
読み出し用ＹアドレスデコーダYADRに結合され、択一的
にハイレベルの選択状態とされる。書き込み用デコーダ
Dwq等は、図示されないカラムスイッチCSWを介して書き
込み用共通データ線に結合され、さらにライトアンプWA
に結合される。同様に、読み出し用データ線Drq等は、
上記カラムスイッチCSWを介して読み出し用共通データ
線に結合され、さらにセンスアンプSAに結合される。上
記ライトアンプWA及びセンスアンプSAは、それぞれシン
グルエンド型の書き込み回路又は読み出し増幅回路を備
える。
この実施例のメモリアレイMARYは、書き込み用列選択
制御MOSFETQ56ならびに読み出し用列選択制御MOSFETQ57
が追加されることで、書き込みポート及び読み出しポー
トともにいわゆる単一選択方式とされ、スタティック型
RAMの消費電力は著しく削減される。また、上記第５の
実施例の場合と同様に、各データ線が単一化されるた
め、２ポートRAMとされかつ単一選択方式とされるにも
かかわらず、メモリセル及びメモリアレイMARYの回路構
成が簡素化される。その結果、第22図に示される従来の
スタティック型RAMにおいて12個必要とされたメモリセ
ルあたりの所要MOSFET数が８個に削減され、６本必要と
された列あたりの所要信号線数が４本に削減される。こ
れにより、低消費電力と高集積化ならびに低コスト化を
図った単一選択方式の２ポートスタティック型RAMを実
現することができる。
制御MOSFETQ56ならびに読み出し用列選択制御MOSFETQ57
が追加されることで、書き込みポート及び読み出しポー
トともにいわゆる単一選択方式とされ、スタティック型
RAMの消費電力は著しく削減される。また、上記第５の
実施例の場合と同様に、各データ線が単一化されるた
め、２ポートRAMとされかつ単一選択方式とされるにも
かかわらず、メモリセル及びメモリアレイMARYの回路構
成が簡素化される。その結果、第22図に示される従来の
スタティック型RAMにおいて12個必要とされたメモリセ
ルあたりの所要MOSFET数が８個に削減され、６本必要と
された列あたりの所要信号線数が４本に削減される。こ
れにより、低消費電力と高集積化ならびに低コスト化を
図った単一選択方式の２ポートスタティック型RAMを実
現することができる。
第13図には、この発明が適用されたスタティック型RA
MのメモリアレイMARYの第10の実施例の回路図が示され
ている。
MのメモリアレイMARYの第10の実施例の回路図が示され
ている。
第13図において、メモリアレイMARYは、特に制限され
ないが、同図の水平方向に平行して配置される書き込み
用ワード線WXwp（第１のワード線）及び読み出し用ワー
ド線WXrp（第２のワード線）等と、垂直方向に平行して
配置されるデータ線Dq等を含む。これらの書き込み用ワ
ード線及び読み出し用ワード線ならびにデータ線の交点
には、メモリセルMCpq等が格子状に配置される。
ないが、同図の水平方向に平行して配置される書き込み
用ワード線WXwp（第１のワード線）及び読み出し用ワー
ド線WXrp（第２のワード線）等と、垂直方向に平行して
配置されるデータ線Dq等を含む。これらの書き込み用ワ
ード線及び読み出し用ワード線ならびにデータ線の交点
には、メモリセルMCpq等が格子状に配置される。
メモリアレイMARYを構成するメモリセルMCpq等は、一
対のCMOSインバータ回路N18及びN19が交差接続されてな
るラッチを基本構成とする。ここで、上記ラッチの一対
の入出力ノードは、特に制限されないが、それぞれ入力
ノード及び出力ノードとして専用化される。また、ラッ
チを構成する一対のインバータ回路のうち、その出力端
子が上記入力ノードに結合される一方のインバータ回路
N19は、他方のインバータ回路N18に対して小さな駆動能
力を持つように設計される。
対のCMOSインバータ回路N18及びN19が交差接続されてな
るラッチを基本構成とする。ここで、上記ラッチの一対
の入出力ノードは、特に制限されないが、それぞれ入力
ノード及び出力ノードとして専用化される。また、ラッ
チを構成する一対のインバータ回路のうち、その出力端
子が上記入力ノードに結合される一方のインバータ回路
N19は、他方のインバータ回路N18に対して小さな駆動能
力を持つように設計される。
上記ラッチの入力ノードは、書き込み用行選択制御MO
SFETQ73（第９のMISFET）を介して、対応するデータ線D
q等に結合される。上記データ線Dq等と回路の接地電位
（第１の電源電圧）との間には、読み出し用行選択制御
MOSFETQ71（第10のMISFET）ならびに読み出し用MOSFETQ
72（第11のMISFET）が直列形態に設けられる。書き込み
用行選択制御MOSFETQ73のゲートは、対応する上記書き
込み用ワード線WXwp等に結合される。また、読み出し用
行選択制御MOSFETQ71のゲートは、対応する上記読み出
し用ワード線WXrp等に結合され、読み出し用MOSFETQ72
のゲートは、上記ラッチの出力ノードに結合される。
SFETQ73（第９のMISFET）を介して、対応するデータ線D
q等に結合される。上記データ線Dq等と回路の接地電位
（第１の電源電圧）との間には、読み出し用行選択制御
MOSFETQ71（第10のMISFET）ならびに読み出し用MOSFETQ
72（第11のMISFET）が直列形態に設けられる。書き込み
用行選択制御MOSFETQ73のゲートは、対応する上記書き
込み用ワード線WXwp等に結合される。また、読み出し用
行選択制御MOSFETQ71のゲートは、対応する上記読み出
し用ワード線WXrp等に結合され、読み出し用MOSFETQ72
のゲートは、上記ラッチの出力ノードに結合される。
書き込み用ワード線WXwp及び読み出し用WXrp等は、図
示されないＸアドレスデコーダXADに結合され、スタテ
ィック型RAMの動作モードに応じて選択的にかつ択一的
にハイレベルの選択状態とされる。データ線Dq等は、特
に制限されないが、図示されないカラムスイッチCSWを
介して共通データ線に結合され、さらにライトアンプWA
及びセンスアンプSAに結合される。これらのライトアン
プWA及びセンスアンプSAは、それぞれシングルエンド型
の書き込み回路又は読み出し増幅回路を備える。
示されないＸアドレスデコーダXADに結合され、スタテ
ィック型RAMの動作モードに応じて選択的にかつ択一的
にハイレベルの選択状態とされる。データ線Dq等は、特
に制限されないが、図示されないカラムスイッチCSWを
介して共通データ線に結合され、さらにライトアンプWA
及びセンスアンプSAに結合される。これらのライトアン
プWA及びセンスアンプSAは、それぞれシングルエンド型
の書き込み回路又は読み出し増幅回路を備える。
この実施例のメモリアレイMARYは、いわゆる共通選択
方式を採り、スタティック型RAMは１ポートRAMであるに
もかかわらず、各メモリセルに対する書き込み経路及び
読み出し経路がそれぞれ独立して設けられる。このた
め、メモリセルを構成するラッチの一対の入出力ノード
が入力ノード及び出力ノードとして専用化され、その出
力端子が入力ノードに結合される一方のインバータ回路
の駆動能力が選択的に小さくされる。さらに、上記ラッ
チの出力ノードは、読み出し用MOSFETQ72のゲートを介
して、対応するデータ線Dq等に間接的に結合され、読み
出し動作にともなうメモリセルの保持データの破損が防
止される。このため、読み出し動作時におけるデータ線
Dqのプリチャージレベル等に関する制限が解かれ、読み
出し信号マージンが拡大される。その結果、スタティッ
ク型RAMの書き込み電流が削減されるとともに、その書
き込み動作ならびに読み出し動作が安定化されるものと
なる。
方式を採り、スタティック型RAMは１ポートRAMであるに
もかかわらず、各メモリセルに対する書き込み経路及び
読み出し経路がそれぞれ独立して設けられる。このた
め、メモリセルを構成するラッチの一対の入出力ノード
が入力ノード及び出力ノードとして専用化され、その出
力端子が入力ノードに結合される一方のインバータ回路
の駆動能力が選択的に小さくされる。さらに、上記ラッ
チの出力ノードは、読み出し用MOSFETQ72のゲートを介
して、対応するデータ線Dq等に間接的に結合され、読み
出し動作にともなうメモリセルの保持データの破損が防
止される。このため、読み出し動作時におけるデータ線
Dqのプリチャージレベル等に関する制限が解かれ、読み
出し信号マージンが拡大される。その結果、スタティッ
ク型RAMの書き込み電流が削減されるとともに、その書
き込み動作ならびに読み出し動作が安定化されるものと
なる。
第14図には、この発明が適用されたスタティック型RA
MのメモリアレイMARYの第11の実施例の回路図が示され
ている。この実施例のスタティック型RAMは、特に制限
されないが、２ポートRAMとされ、その二つのアクセス
ポートは、それぞれ書き込みポート及び読み出しポート
として専用化される。
MのメモリアレイMARYの第11の実施例の回路図が示され
ている。この実施例のスタティック型RAMは、特に制限
されないが、２ポートRAMとされ、その二つのアクセス
ポートは、それぞれ書き込みポート及び読み出しポート
として専用化される。
第14図において、メモリアレイMARYは、特に制限され
ないが、同図の水平方向に平行して配置される書き込み
用ワード線WXwp（第１のワード線）及び読み出し用ワー
ド線WXrp（第２のワード線）等と、垂直方向に平行して
配置される書き込み用データ線Dwq（第１のデータ線）
及び読み出し用データ線Drq（第２のデータ線）等を含
む。これらの書き込み用ワード線及び読み出し用ワード
線ならびに書き込み用データ線及び読み出し用データ線
の交点には、メモリセルMCpq等が格子状に配置される。
ないが、同図の水平方向に平行して配置される書き込み
用ワード線WXwp（第１のワード線）及び読み出し用ワー
ド線WXrp（第２のワード線）等と、垂直方向に平行して
配置される書き込み用データ線Dwq（第１のデータ線）
及び読み出し用データ線Drq（第２のデータ線）等を含
む。これらの書き込み用ワード線及び読み出し用ワード
線ならびに書き込み用データ線及び読み出し用データ線
の交点には、メモリセルMCpq等が格子状に配置される。
メモリアレイMARYを構成するメモリセルMCpq等は、一
対のCMOSインバータ回路N18及びN19が交差接続されてな
るラッチを基本構成とする。この実施例において、上記
ラッチを構成する一方のインバータ回路N19は、他方の
インバータ回路N18に比較して小さな駆動能力を持つよ
うに設計される。
対のCMOSインバータ回路N18及びN19が交差接続されてな
るラッチを基本構成とする。この実施例において、上記
ラッチを構成する一方のインバータ回路N19は、他方の
インバータ回路N18に比較して小さな駆動能力を持つよ
うに設計される。
上記ラッチの一方の入出力ノードは、特に制限されな
いが、入力ノードとして専用化され、書き込み用行選択
制御MOSFETQ73（第12のMISFET）を介して、対応する書
き込み用データ線Dwq等に結合される。読み出し用デー
タ線Drq等と回路の接地電位との間には、読み出し用行
選択制御MOSFETQ71（第13のMISFET）及び読み出し用MOS
FETQ72（第14のMISFET）が直列形態に設けられる。上記
ラッチの他方の入出力ノードは、出力ノードとして専用
化され、上記読み出し用MOSFETQ72のゲートに結合され
る。書き込み用行選択制御MOSFETQ73のゲートは、対応
する書き込み用ワード線WXwp等に結合され、読み出し用
行選択制御MOSFETQ71のゲートは、対応する読み出し用
ワード線WXrp等に結合される。
いが、入力ノードとして専用化され、書き込み用行選択
制御MOSFETQ73（第12のMISFET）を介して、対応する書
き込み用データ線Dwq等に結合される。読み出し用デー
タ線Drq等と回路の接地電位との間には、読み出し用行
選択制御MOSFETQ71（第13のMISFET）及び読み出し用MOS
FETQ72（第14のMISFET）が直列形態に設けられる。上記
ラッチの他方の入出力ノードは、出力ノードとして専用
化され、上記読み出し用MOSFETQ72のゲートに結合され
る。書き込み用行選択制御MOSFETQ73のゲートは、対応
する書き込み用ワード線WXwp等に結合され、読み出し用
行選択制御MOSFETQ71のゲートは、対応する読み出し用
ワード線WXrp等に結合される。
書き込み用ワード線WXwp等は、書き込みポートの図示
されない書き込み用ＸアドレスデコーダXADWに結合さ
れ、択一的にハイレベルの選択状態とされる。同様に、
読み出し用ワード線WXrp等は、読み出しポートの図示さ
れない読み出し用ＸアドレスデコーダXADRに結合され、
択一的にハイレベルの選択状態とされる。書き込み用デ
ータ線Dwq等は、図示されないカラムスイッチCSWを介し
て書き込み用共通データ線に結合され、さらにライトア
ンプWAに結合される。同様に、読み出し用データ線Drq
等は、上記カラムスイッチCSWを介して読み出し用共通
データ線に結合され、さらにセンスアンプSAに結合され
る。上記ライトアンプWA及びセンスアンプSAは、それぞ
れシングルエンド型の書き込み回路又は読み出し増幅回
路を備える。
されない書き込み用ＸアドレスデコーダXADWに結合さ
れ、択一的にハイレベルの選択状態とされる。同様に、
読み出し用ワード線WXrp等は、読み出しポートの図示さ
れない読み出し用ＸアドレスデコーダXADRに結合され、
択一的にハイレベルの選択状態とされる。書き込み用デ
ータ線Dwq等は、図示されないカラムスイッチCSWを介し
て書き込み用共通データ線に結合され、さらにライトア
ンプWAに結合される。同様に、読み出し用データ線Drq
等は、上記カラムスイッチCSWを介して読み出し用共通
データ線に結合され、さらにセンスアンプSAに結合され
る。上記ライトアンプWA及びセンスアンプSAは、それぞ
れシングルエンド型の書き込み回路又は読み出し増幅回
路を備える。
この実施例のメモリアレイMARYは、いわゆる共通選択
方式を採り、スタティック型RAMは２ポートRAMであるに
もかかわらず、各データ線が単一化されることで、メモ
リセルならびにメモリアレイMARYの回路構成が簡素化さ
れる。また、メモリセルのラッチの入出力ノードが入力
ノード又は出力ノードとして専用化され、その出力端子
が入力ノードに結合されるインバータ回路の駆動能力が
選択的に小さくされるとともに、ラッチの出力ノード
が、読み出し用MOSFETQ72のゲートを介して、対応する
読み出し用データ線Drq等に間接的に結合される。これ
により、メモリセルあたりの所要MOSFET数は７個で済
み、列あたりの所要信号線数は２本で済む。また、スタ
ティック型RAMの書き込み電流が削減され、さらにその
書き込み動作ならびに読み出し動作が安定化される。そ
の結果、スタティック型RAMの動作を安定化しつつ、そ
の低コスト化及び低消費電力化を推進できる。
方式を採り、スタティック型RAMは２ポートRAMであるに
もかかわらず、各データ線が単一化されることで、メモ
リセルならびにメモリアレイMARYの回路構成が簡素化さ
れる。また、メモリセルのラッチの入出力ノードが入力
ノード又は出力ノードとして専用化され、その出力端子
が入力ノードに結合されるインバータ回路の駆動能力が
選択的に小さくされるとともに、ラッチの出力ノード
が、読み出し用MOSFETQ72のゲートを介して、対応する
読み出し用データ線Drq等に間接的に結合される。これ
により、メモリセルあたりの所要MOSFET数は７個で済
み、列あたりの所要信号線数は２本で済む。また、スタ
ティック型RAMの書き込み電流が削減され、さらにその
書き込み動作ならびに読み出し動作が安定化される。そ
の結果、スタティック型RAMの動作を安定化しつつ、そ
の低コスト化及び低消費電力化を推進できる。
第15図には、この発明が適用されたスタティック型RA
MのセンスアンプSAの第２の実施例の回路図が示されて
いる。センスアンプSAに関する以下の実施例は上記第２
図の実施例を踏襲するものであるため、その特徴的な部
分について、説明を追加する。
MのセンスアンプSAの第２の実施例の回路図が示されて
いる。センスアンプSAに関する以下の実施例は上記第２
図の実施例を踏襲するものであるため、その特徴的な部
分について、説明を追加する。
第15図において、センスアンプSAは、上記第２図の実
施例と同様に、一対の差MOSFETQ45及びQ46を含むセンス
回路を基本構成とする。センス回路の非反転入力ノード
niは、読み出し用共通データ線CDrに結合され、MOSFETQ
8及びQ9を介して回路の電源電圧に結合される。上記非
反転入力ノードniは、さらに第１の短絡手段となる相補
スイッチMOSFETQ13・Q48を介して、反転出力ノード▲
▼に結合される。センス回路の非反転出力ノードno
は、出力インバータ回路N11の入力端子に結合され、さ
らにプリセット用MOSFETQ10を介して回路の電源電圧に
結合される。
施例と同様に、一対の差MOSFETQ45及びQ46を含むセンス
回路を基本構成とする。センス回路の非反転入力ノード
niは、読み出し用共通データ線CDrに結合され、MOSFETQ
8及びQ9を介して回路の電源電圧に結合される。上記非
反転入力ノードniは、さらに第１の短絡手段となる相補
スイッチMOSFETQ13・Q48を介して、反転出力ノード▲
▼に結合される。センス回路の非反転出力ノードno
は、出力インバータ回路N11の入力端子に結合され、さ
らにプリセット用MOSFETQ10を介して回路の電源電圧に
結合される。
この実施例においては、読み出し用共通データ線CDr
は、特に制限されないが、さらにMOSFETQ76からなる容
量手段を介して、回路の接地電位に結合される。ここ
で、上記容量手段は、特に制限されないが、メモリアレ
イの読み出し用データ線の寄生容量をCdとし、読み出し
用共通データ線CDrの寄生容量をCcとするとき、 Cm＝Cd−Cc なる静電容量Cmを持つように設計される。
は、特に制限されないが、さらにMOSFETQ76からなる容
量手段を介して、回路の接地電位に結合される。ここ
で、上記容量手段は、特に制限されないが、メモリアレ
イの読み出し用データ線の寄生容量をCdとし、読み出し
用共通データ線CDrの寄生容量をCcとするとき、 Cm＝Cd−Cc なる静電容量Cmを持つように設計される。
第２図の実施例のセンスアンプSAでは、前述のよう
に、読み出し用データ線の選択動作が終了した時点で、
選択された読み出し用データ線及び読み出し用共通デー
タ線によるチャージシェアが行われる。その結果、選択
された読み出し用データ線及び読み出し用共通データ線
は、 なる所定のレベルVsとされる。ここで、読み出し用共通
データ線CDrの寄生容量Ccは、通常読み出し用共通デー
タ線の寄生容量Cdに比較して小さいため、上記レベルVs
は、センス回路にとって所望のバイアスレベルとはなら
ない。このため、上記第２図の実施例では、プリチャー
ジMOSFETQ8をチャージシェア終了後も所定の期間だけオ
ン状態とし、レベル補正を行った。つまり、第２図の実
施例のセンスアンプSAでは、レベルVsを最適バイアスレ
ベルVrとするため、MOSFETQ8がオン状態とされる期間を
的確に設定する必要があった。
に、読み出し用データ線の選択動作が終了した時点で、
選択された読み出し用データ線及び読み出し用共通デー
タ線によるチャージシェアが行われる。その結果、選択
された読み出し用データ線及び読み出し用共通データ線
は、 なる所定のレベルVsとされる。ここで、読み出し用共通
データ線CDrの寄生容量Ccは、通常読み出し用共通デー
タ線の寄生容量Cdに比較して小さいため、上記レベルVs
は、センス回路にとって所望のバイアスレベルとはなら
ない。このため、上記第２図の実施例では、プリチャー
ジMOSFETQ8をチャージシェア終了後も所定の期間だけオ
ン状態とし、レベル補正を行った。つまり、第２図の実
施例のセンスアンプSAでは、レベルVsを最適バイアスレ
ベルVrとするため、MOSFETQ8がオン状態とされる期間を
的確に設定する必要があった。
ところが、この実施例のセンスアンプSAでは、上記MO
SFETQ76からなり、かつ、 Cm＝Cd−Cc なる静電容量Cmを有する容量手段が、読み出し用共通デ
ータ線CDrと回路の接地電位との間に付加される。この
ため、選択された読み出し用データ線及び読み出し用共
通データ線CDrの上記チャージシェア後のレベルVsは、 となる。つまり、この実施例のセンスアンプSAでは、読
み出し用共通データ線CDrと回路の接地電位との間にMOS
FETQ76からなる容量手段が付加されることで、選択され
た読み出し用データ線及び読み出し用共通データ線CDr
のチャージシェア後のレベルVsは、回路の電源電圧Vcc
のほぼ二分の一すなわちセンス回路に対する最適バイア
スレベルVrとなる。これにより、プリチャージMOSFETQ8
の動作タイミングに注意を払うことなく、センス回路の
バイアス電圧を最適化できるものである。
SFETQ76からなり、かつ、 Cm＝Cd−Cc なる静電容量Cmを有する容量手段が、読み出し用共通デ
ータ線CDrと回路の接地電位との間に付加される。この
ため、選択された読み出し用データ線及び読み出し用共
通データ線CDrの上記チャージシェア後のレベルVsは、 となる。つまり、この実施例のセンスアンプSAでは、読
み出し用共通データ線CDrと回路の接地電位との間にMOS
FETQ76からなる容量手段が付加されることで、選択され
た読み出し用データ線及び読み出し用共通データ線CDr
のチャージシェア後のレベルVsは、回路の電源電圧Vcc
のほぼ二分の一すなわちセンス回路に対する最適バイア
スレベルVrとなる。これにより、プリチャージMOSFETQ8
の動作タイミングに注意を払うことなく、センス回路の
バイアス電圧を最適化できるものである。
第17図には、この発明が適用されたスタティック型RA
MのセンスアンプSAの第４の実施例の回路図が示されて
いる。
MのセンスアンプSAの第４の実施例の回路図が示されて
いる。
第17図において、センスアンプSAは、上記第２図の実
施例と同様に、一対の差動MOSFETQ45及びQ46を含むセン
ス回路SCを基本構成とする。センス回路SCの非反転出力
ノードnoは、出力インバータ回路N11の入力端子に結合
され、さらにプリセット用MOSFETQ10を介して回路の電
源電圧に結合される。
施例と同様に、一対の差動MOSFETQ45及びQ46を含むセン
ス回路SCを基本構成とする。センス回路SCの非反転出力
ノードnoは、出力インバータ回路N11の入力端子に結合
され、さらにプリセット用MOSFETQ10を介して回路の電
源電圧に結合される。
この実施例において、センスアンプSAは、センス回路
SCの前段に設けられるレベルシフト回路LS1（第１のレ
ベルシフト回路）を備える。レベルシフト回路LS1は、
特に制限されないが、一対の差動MOSFETQ78・Q77と、こ
れらのMOSFETのドレインと回路の電源電圧との間にそれ
ぞれ設けられるMOSFETQ80及びQ79を含む。MOSFETQ78及
びQ77の共通結合されたソースは、回路の接地電位に結
合される。また、MOSFETQ78のゲートは、レベルシフト
回路LS1の非反転入力ノードniとされ、上記読み出し用
共通データ線CDrに結合されるとともに、上述のMOSFETQ
8及びQ9を介して回路の電源電圧に結合される。レベル
シフト回路LS1の非反転入力ノードniは、さらに相補ス
イッチMOSFETQ13・Q48（第１の短絡手段）を介して、MO
SFETQ77のゲートすなわちレベルシフト回路LS1の反転入
力ノード▲▼に結合される。MOSFETQ80及びQ79のゲ
ートは共通結合され、タイミング信号φr1が供給され
る。また、MOSFETQ78のドレインは、MOSFETQ46のゲート
すなわちセンス回路SCの非反転入力ノードに結合され、
MOSFETQ77のドレインは、MOSFETQ45のゲートすなわちセ
ンス回路SCの反転入力ノードに結合される。
SCの前段に設けられるレベルシフト回路LS1（第１のレ
ベルシフト回路）を備える。レベルシフト回路LS1は、
特に制限されないが、一対の差動MOSFETQ78・Q77と、こ
れらのMOSFETのドレインと回路の電源電圧との間にそれ
ぞれ設けられるMOSFETQ80及びQ79を含む。MOSFETQ78及
びQ77の共通結合されたソースは、回路の接地電位に結
合される。また、MOSFETQ78のゲートは、レベルシフト
回路LS1の非反転入力ノードniとされ、上記読み出し用
共通データ線CDrに結合されるとともに、上述のMOSFETQ
8及びQ9を介して回路の電源電圧に結合される。レベル
シフト回路LS1の非反転入力ノードniは、さらに相補ス
イッチMOSFETQ13・Q48（第１の短絡手段）を介して、MO
SFETQ77のゲートすなわちレベルシフト回路LS1の反転入
力ノード▲▼に結合される。MOSFETQ80及びQ79のゲ
ートは共通結合され、タイミング信号φr1が供給され
る。また、MOSFETQ78のドレインは、MOSFETQ46のゲート
すなわちセンス回路SCの非反転入力ノードに結合され、
MOSFETQ77のドレインは、MOSFETQ45のゲートすなわちセ
ンス回路SCの反転入力ノードに結合される。
これにより、レベルシフト回路LS1は、上記タイミン
グ信号φr1がハイレベルとされることで選択的に動作状
態とされる。このとき、レベルシフト回路LS1は、非反
転入力ノードni及び反転入力ノード▲▼のレベル差
を増幅する作用を持つとともに、その直流レベルを、MO
SFETQ78とQ80あるいはMOSFETQ77とQ79のコンダクタンス
比に見合った分だけ高くする作用を持つ。
グ信号φr1がハイレベルとされることで選択的に動作状
態とされる。このとき、レベルシフト回路LS1は、非反
転入力ノードni及び反転入力ノード▲▼のレベル差
を増幅する作用を持つとともに、その直流レベルを、MO
SFETQ78とQ80あるいはMOSFETQ77とQ79のコンダクタンス
比に見合った分だけ高くする作用を持つ。
この実施例のセンスアンプSAにおいて、上記MOSFETQ8
はタイミング信号φr1によって制御され、読み出し用共
通データ線CDrのプリチャージ用MOSFETとしての作用の
みを持つ。言い換えると、MOSFETQ8は、選択された読み
出し用データ線及び読み出し用共通データ線CDrのチャ
ージシェア後のレベルVsを補正する作用を持たない。し
たがって、読み出し用共通データ線CDr等のチャージシ
ェア後のレベルVsは、前述のように、比較的低いレベル
となる。このレベルVsは、第２図の実施例の場合と同様
に、選択されたメモリセルの読み出し信号が出力される
直前までオン状態とされる相補スイッチMOSFETQ13・Q48
を介して、レベルシフト回路LS1の反転入力ノード▲
▼に伝達され、その基準電位とされる。その結果、読
み出し用共通データ線CDrを介して出力される読み出し
信号は、レベルシフト回路LS1によってその直流レベル
が最適バイアスレベルVrまで高められまた基準電位すな
わちレベルVsとのレベル差が拡大されつつ、センス回路
SCに伝達される。これにより、この実施例のセンスアン
プSAは、プリチャージMOSFETQ8の動作タイミングに注意
を払うことなく、また比較的大きなレイアウト面積を必
要とする容量手段を設けることなく、センス回路SCのバ
イアス電圧を最適化できるものである。
はタイミング信号φr1によって制御され、読み出し用共
通データ線CDrのプリチャージ用MOSFETとしての作用の
みを持つ。言い換えると、MOSFETQ8は、選択された読み
出し用データ線及び読み出し用共通データ線CDrのチャ
ージシェア後のレベルVsを補正する作用を持たない。し
たがって、読み出し用共通データ線CDr等のチャージシ
ェア後のレベルVsは、前述のように、比較的低いレベル
となる。このレベルVsは、第２図の実施例の場合と同様
に、選択されたメモリセルの読み出し信号が出力される
直前までオン状態とされる相補スイッチMOSFETQ13・Q48
を介して、レベルシフト回路LS1の反転入力ノード▲
▼に伝達され、その基準電位とされる。その結果、読
み出し用共通データ線CDrを介して出力される読み出し
信号は、レベルシフト回路LS1によってその直流レベル
が最適バイアスレベルVrまで高められまた基準電位すな
わちレベルVsとのレベル差が拡大されつつ、センス回路
SCに伝達される。これにより、この実施例のセンスアン
プSAは、プリチャージMOSFETQ8の動作タイミングに注意
を払うことなく、また比較的大きなレイアウト面積を必
要とする容量手段を設けることなく、センス回路SCのバ
イアス電圧を最適化できるものである。
第18図には、この発明が適用されたスタティック型RA
MのセンスアンプSAの第５の実施例の回路図が示されて
いる。
MのセンスアンプSAの第５の実施例の回路図が示されて
いる。
この実施例のスタティック型RAMでは、特に制限され
ないが、読み出し用データ線及び読み出し用共通データ
線CDrは、スタティック型RAMが非選択状態とされると
き、ともに回路の電源電圧のようなハイレベルにプリチ
ャージされる。このため、カラムスイッチCSWによる読
み出し用データ線の選択動作が終了した後も、選択され
た読み出し用データ線及び読み出し用共通データ線の直
流レベルは、回路の電源電圧Vccのままとされる。
ないが、読み出し用データ線及び読み出し用共通データ
線CDrは、スタティック型RAMが非選択状態とされると
き、ともに回路の電源電圧のようなハイレベルにプリチ
ャージされる。このため、カラムスイッチCSWによる読
み出し用データ線の選択動作が終了した後も、選択され
た読み出し用データ線及び読み出し用共通データ線の直
流レベルは、回路の電源電圧Vccのままとされる。
第18図において、センスアンプSAは、上記第２図の実
施例と同様に、一対の差動MOSFETQ45及びQ46を含むセン
ス回路SCを基本構成とする。センス回路SCの非反転出力
ノードnoは、出力インバータN11の入力端子に結合さ
れ、さらにプリセット用MOSFETQ10を介して回路の電源
電圧に結合される。
施例と同様に、一対の差動MOSFETQ45及びQ46を含むセン
ス回路SCを基本構成とする。センス回路SCの非反転出力
ノードnoは、出力インバータN11の入力端子に結合さ
れ、さらにプリセット用MOSFETQ10を介して回路の電源
電圧に結合される。
この実施例において、センスアンプSAは、センス回路
SCの前段に設けられるレベルシフト回路LS2（第２のレ
ベルシフト回路）を備える。レベルシフト回路LS2は、
特に制限されないが、一対の差動MOSFETQ82・Q81と、こ
れらのMOSFETのソース側にそれぞれ設けられるMOSFETQ8
4及びQ83とを含む。MOSFETQ82及びQ81のドレインは回路
の電源電圧に結合され、MOSFETQ84及びQ83の共通結合さ
れたソースは、駆動MOSFETQ85を介して回路の接地電位
に結合される。MOSFETQ82のゲートは、レベルシフト回
路LS2の非反転入力ノードとして、上記読み出し用共通
データ線CDrに結合される。また、MOSFETQ81のゲート
は、レベルシフト回路LS2の反転入力ノードとして、回
路の電源電圧に結合される。つまり、この実施例のスタ
ティック型RAMでは、前述のように、選択された読み出
し用データ線ならびに読み出し用共通データ線の直流レ
ベルが回路の電源電圧Vccとされるため、レベルシフト
回路LS2の基準電位は、回路の電源電圧となる。
SCの前段に設けられるレベルシフト回路LS2（第２のレ
ベルシフト回路）を備える。レベルシフト回路LS2は、
特に制限されないが、一対の差動MOSFETQ82・Q81と、こ
れらのMOSFETのソース側にそれぞれ設けられるMOSFETQ8
4及びQ83とを含む。MOSFETQ82及びQ81のドレインは回路
の電源電圧に結合され、MOSFETQ84及びQ83の共通結合さ
れたソースは、駆動MOSFETQ85を介して回路の接地電位
に結合される。MOSFETQ82のゲートは、レベルシフト回
路LS2の非反転入力ノードとして、上記読み出し用共通
データ線CDrに結合される。また、MOSFETQ81のゲート
は、レベルシフト回路LS2の反転入力ノードとして、回
路の電源電圧に結合される。つまり、この実施例のスタ
ティック型RAMでは、前述のように、選択された読み出
し用データ線ならびに読み出し用共通データ線の直流レ
ベルが回路の電源電圧Vccとされるため、レベルシフト
回路LS2の基準電位は、回路の電源電圧となる。
MOSFETQ83のゲートは、そのドレインに結合され、さ
らにMOSFETQ84のゲートに共通結合される。これによ
り、MOSFETQ84及びQ83は、電流ミラー形態とされる。駆
動MOSFETQ85のゲートには、上述のタイミング信号φr1
が供給される。MOSFETQ82のソースは、レベルシフト回
路LS2の非反転出力ノードとして、センス回路SCの非反
転入力ノードniに結合される。
らにMOSFETQ84のゲートに共通結合される。これによ
り、MOSFETQ84及びQ83は、電流ミラー形態とされる。駆
動MOSFETQ85のゲートには、上述のタイミング信号φr1
が供給される。MOSFETQ82のソースは、レベルシフト回
路LS2の非反転出力ノードとして、センス回路SCの非反
転入力ノードniに結合される。
これらのことから、レベルシフト回路LS2は、上記タ
イミング信号φr1がハイレベルとされることで、選択的
に動作状態とされる。このとき、レベルシフト回路LS2
は、その非反転入力ノードすなわち読み出し用共通デー
タ線CDrと反転入力ノードすなわち回路の電源電圧との
レベル差を増幅する作用を持つとともに、その直流レベ
ルを、MOSFETQ82及びQ84ならびにMOSFETQ81及びQ83のコ
ンダクタンス比に見合った分だけ低くする作用を持つ。
イミング信号φr1がハイレベルとされることで、選択的
に動作状態とされる。このとき、レベルシフト回路LS2
は、その非反転入力ノードすなわち読み出し用共通デー
タ線CDrと反転入力ノードすなわち回路の電源電圧との
レベル差を増幅する作用を持つとともに、その直流レベ
ルを、MOSFETQ82及びQ84ならびにMOSFETQ81及びQ83のコ
ンダクタンス比に見合った分だけ低くする作用を持つ。
この実施例のセンスアンプSAは、さらに、センス回路
SCの非反転入力ノードni及び反転入力ノード▲▼間
に設けられる相補スイッチMOSFETQ13・Q48（第１の短絡
手段）を含む。この相補スイッチMOSFETは、上記第２の
実施例の場合と同様に、センスアンプSAが非動作状態と
されるときオン状態とされ、センスアンプSAが動作状態
とされ読み出し用共通データ線CDrに選択されたメモリ
セルの読み出し信号が伝達される直前にオフ状態とされ
る。このとき、読み出し用共通データ線CDrのレベル
は、ほぼ回路の電源電圧そのものであり、レベルシフト
回路LS2の非反転出力ノードの直流レベルは、ほぼ回路
の電源電圧の二分の一すなわちセンス回路の最適バイア
スレベルVrとされる。このレベルは、相補スイッチMOSF
ETQ13・Q48がオン状態とされることで、センス回路SCの
反転入力ノード▲▼に伝達され、センス回路SCの基
準電位とされる。その結果、この実施例のセンスアンプ
SAは、プリチャージMOSFETのオフタイミングに注意を払
う必要なく、また比較的大きなレイアウト面積を必要と
する容量手段を設けることなく、センス回路SCのバイア
ス電圧を最適化できるものである。
SCの非反転入力ノードni及び反転入力ノード▲▼間
に設けられる相補スイッチMOSFETQ13・Q48（第１の短絡
手段）を含む。この相補スイッチMOSFETは、上記第２の
実施例の場合と同様に、センスアンプSAが非動作状態と
されるときオン状態とされ、センスアンプSAが動作状態
とされ読み出し用共通データ線CDrに選択されたメモリ
セルの読み出し信号が伝達される直前にオフ状態とされ
る。このとき、読み出し用共通データ線CDrのレベル
は、ほぼ回路の電源電圧そのものであり、レベルシフト
回路LS2の非反転出力ノードの直流レベルは、ほぼ回路
の電源電圧の二分の一すなわちセンス回路の最適バイア
スレベルVrとされる。このレベルは、相補スイッチMOSF
ETQ13・Q48がオン状態とされることで、センス回路SCの
反転入力ノード▲▼に伝達され、センス回路SCの基
準電位とされる。その結果、この実施例のセンスアンプ
SAは、プリチャージMOSFETのオフタイミングに注意を払
う必要なく、また比較的大きなレイアウト面積を必要と
する容量手段を設けることなく、センス回路SCのバイア
ス電圧を最適化できるものである。
以上の複数の実施例に示されるように、この発明を大
規模論理集積回路装置に搭載されるスタティック型RAM
等の半導体記憶装置に適用することで、次のような作用
効果が得られる。なお、以下に記載される作用効果の項
番は、特許請求の範囲の項番と対応付けられる。
規模論理集積回路装置に搭載されるスタティック型RAM
等の半導体記憶装置に適用することで、次のような作用
効果が得られる。なお、以下に記載される作用効果の項
番は、特許請求の範囲の項番と対応付けられる。
（１）１ポートスタティック型RAM等のメモリアレイを
構成するデータ線を単一化し、また各メモリセルを、一
対のインバータ回路が交差接続されてなるラッチと、こ
のラッチの一方の入出力ノードと上記データ線との間に
設けられる行選択制御MOSFETとにより構成する。これに
より、１ポートスタティック型RAM等のメモリセルあた
りの所要MOSFET数を５個に、また列あたりの所要信号線
数を１本に削減し、その高集積化及び低コスト化を図る
ことができる。
構成するデータ線を単一化し、また各メモリセルを、一
対のインバータ回路が交差接続されてなるラッチと、こ
のラッチの一方の入出力ノードと上記データ線との間に
設けられる行選択制御MOSFETとにより構成する。これに
より、１ポートスタティック型RAM等のメモリセルあた
りの所要MOSFET数を５個に、また列あたりの所要信号線
数を１本に削減し、その高集積化及び低コスト化を図る
ことができる。
（２）上記（１）項において、メモリセルの行選択制御
MOSFETと直列に列選択制御MOSFETを設けることで、いわ
ゆる単一選択型のメモリアレイを構成する。これによ
り、１ポートスタティック型RAM等の消費電力を著しく
削減できるとともに、単一選択方式を採る１ポートスタ
ティック型RAM等のメモリセルあたりの所要MOSFET数を
６個に、また列あたりの所要信号線数を２本に削減し、
その高集積化及び低コスト化を図ることができる。
MOSFETと直列に列選択制御MOSFETを設けることで、いわ
ゆる単一選択型のメモリアレイを構成する。これによ
り、１ポートスタティック型RAM等の消費電力を著しく
削減できるとともに、単一選択方式を採る１ポートスタ
ティック型RAM等のメモリセルあたりの所要MOSFET数を
６個に、また列あたりの所要信号線数を２本に削減し、
その高集積化及び低コスト化を図ることができる。
（３）１ポートスタティック型RAM等のメモリアレイを
構成するデータ線を単一化し、書き込み用ワード線及び
読み出し用ワード線を設ける。また、各メモリセルを、
一対のインバータ回路が交差接続されてなるラッチと、
このラッチの一方の入出力ノードと上記データ線との間
に設けられそのゲートが上記書き込み用ワード線に結合
される書き込み用行選択制御MOSFETならびに上記ラッチ
の一方又は他方の入出力ノードと上記データ線との間に
設けられそのゲートが上記読み出し用ワード線に結合さ
れる読み出し用行選択制御MOSFETとにより構成する。こ
れにより、メモリセルに対する書き込み経路及び読み出
し経路を分離し、例えば上記ラッチを構成する一対のイ
ンバータ回路のうちその出力端子が書き込み用入出力ノ
ードに結合される一方のインバータ回路の駆動能力を他
方のインバータ回路より小さくするなど、上記書き込み
経路及び読み出し経路をそれぞれ最適化できる。
構成するデータ線を単一化し、書き込み用ワード線及び
読み出し用ワード線を設ける。また、各メモリセルを、
一対のインバータ回路が交差接続されてなるラッチと、
このラッチの一方の入出力ノードと上記データ線との間
に設けられそのゲートが上記書き込み用ワード線に結合
される書き込み用行選択制御MOSFETならびに上記ラッチ
の一方又は他方の入出力ノードと上記データ線との間に
設けられそのゲートが上記読み出し用ワード線に結合さ
れる読み出し用行選択制御MOSFETとにより構成する。こ
れにより、メモリセルに対する書き込み経路及び読み出
し経路を分離し、例えば上記ラッチを構成する一対のイ
ンバータ回路のうちその出力端子が書き込み用入出力ノ
ードに結合される一方のインバータ回路の駆動能力を他
方のインバータ回路より小さくするなど、上記書き込み
経路及び読み出し経路をそれぞれ最適化できる。
（４）２ポートスタティック型RAM等のメモリアレイを
構成する各ポートのデータ線を単一化し、また各メモリ
セルを、一対のインバータ回路が交差接続されてなるラ
ッチと、上記ラッチの一方あるいは一方及び他方の入出
力ノードと各ポートのデータ線との間にそれぞれ設けら
れる２個の行選択制御MOSFETとにより構成する。これに
より、２ポートスタティック型RAM等のメモリセルあた
りの所要MOSFET数を６個に、また列あたりの所要信号線
数を２本に削減し、その高集積化及び低コスト化を図る
ことができる。
構成する各ポートのデータ線を単一化し、また各メモリ
セルを、一対のインバータ回路が交差接続されてなるラ
ッチと、上記ラッチの一方あるいは一方及び他方の入出
力ノードと各ポートのデータ線との間にそれぞれ設けら
れる２個の行選択制御MOSFETとにより構成する。これに
より、２ポートスタティック型RAM等のメモリセルあた
りの所要MOSFET数を６個に、また列あたりの所要信号線
数を２本に削減し、その高集積化及び低コスト化を図る
ことができる。
（５）上記（４）項において、メモリセルの各行選択制
御MOSFETと直列に列選択制御MOSFETをそれぞれ設けるこ
とで、いわゆる単一選択型の２ポートメモリアレイを構
成する。これにより、２ポートスタティック型RAM等の
消費電力を著しく削減できるとともに、単一選択方式を
採る２ポートスタティック型RAM等のメモリセルあたり
の所要MOSFET数を８個に、また列あたりの所要信号線数
を４本に削減し、その高集積化及び低コスト化を図るこ
とができる。
御MOSFETと直列に列選択制御MOSFETをそれぞれ設けるこ
とで、いわゆる単一選択型の２ポートメモリアレイを構
成する。これにより、２ポートスタティック型RAM等の
消費電力を著しく削減できるとともに、単一選択方式を
採る２ポートスタティック型RAM等のメモリセルあたり
の所要MOSFET数を８個に、また列あたりの所要信号線数
を４本に削減し、その高集積化及び低コスト化を図るこ
とができる。
（６）１ポートスタティック型RAM等のメモリアレイを
構成するデータ線を単一化し、書き込み用ワード線及び
読み出し用ワード線を設ける。また、各メモリセルを、
一対のインバータ回路が交差接続されてなるラッチと、
このラッチの一方の入出力ノードと上記データ線との間
に設けられそのゲートが上記書き込み用ワード線に結合
される書き込み用行選択制御MOSFETと、上記データ線と
回路の接地電位との間に直列形態に設けられるそのゲー
トが上記読み出し用ワード線に結合される読み出し用行
選択制御MOSFETならびにそのゲートが上記ラッチの一方
又は他方の入出力ノードに結合される読み出し用MOSFET
とにより構成する。これにより、メモリセルに対する書
き込み経路及び読み出し経路を分離し、上記書き込み経
路及び読み出し経路をそれぞれ最適化することができ
る。また、上記読み出し経路において、ラッチの出力ノ
ードが上記読み出し用MOSFETのゲートを介して間接的に
データ線に結合されることで、読み出し動作にともなう
メモリセルの保持データの破損を防止できるため、デー
タ線ならびに共通データ線にプリチャージレベル等を任
意に設定できる。その結果、１ポートスタティック型RA
M等の読み出し信号マージンを高め、その読み出し動作
を安定化できる。
構成するデータ線を単一化し、書き込み用ワード線及び
読み出し用ワード線を設ける。また、各メモリセルを、
一対のインバータ回路が交差接続されてなるラッチと、
このラッチの一方の入出力ノードと上記データ線との間
に設けられそのゲートが上記書き込み用ワード線に結合
される書き込み用行選択制御MOSFETと、上記データ線と
回路の接地電位との間に直列形態に設けられるそのゲー
トが上記読み出し用ワード線に結合される読み出し用行
選択制御MOSFETならびにそのゲートが上記ラッチの一方
又は他方の入出力ノードに結合される読み出し用MOSFET
とにより構成する。これにより、メモリセルに対する書
き込み経路及び読み出し経路を分離し、上記書き込み経
路及び読み出し経路をそれぞれ最適化することができ
る。また、上記読み出し経路において、ラッチの出力ノ
ードが上記読み出し用MOSFETのゲートを介して間接的に
データ線に結合されることで、読み出し動作にともなう
メモリセルの保持データの破損を防止できるため、デー
タ線ならびに共通データ線にプリチャージレベル等を任
意に設定できる。その結果、１ポートスタティック型RA
M等の読み出し信号マージンを高め、その読み出し動作
を安定化できる。
（７）２ポートスタティック型RAM等の二つのアクセス
ポートを、それぞれ書き込みポート及び読み出しポート
として専用化し、各ポートのデータ線をそれぞれ単一化
する。また、各メモリセルを、一対のインバータ回路が
交差接続されてなるラッチと、このラッチの一方の入出
力ノードと上記書き込み用データとの間に設けられ書き
込み用行選択制御MOSFETと、上記読み出し用データ線と
回路の接地電位との間に直列形態に設けられる読み出し
用行選択制御MOSFETならびに読み出し用MOSFETとにより
構成し、上記ラッチの一方又は他方の入出力ノードと上
記読み出し用データ線を、上記読み出し用MOSFETのゲー
トを介して間接的に結合する。これにより、２ポートス
タティック型RAM等の読み出し動作を安定化しつつ、メ
モリセルあたりの所要MOSFET数を７個に、また列あたり
の所要信号線数を２本にそれぞれ削減し、その高集積化
及び低コスト化を図ることができる。
ポートを、それぞれ書き込みポート及び読み出しポート
として専用化し、各ポートのデータ線をそれぞれ単一化
する。また、各メモリセルを、一対のインバータ回路が
交差接続されてなるラッチと、このラッチの一方の入出
力ノードと上記書き込み用データとの間に設けられ書き
込み用行選択制御MOSFETと、上記読み出し用データ線と
回路の接地電位との間に直列形態に設けられる読み出し
用行選択制御MOSFETならびに読み出し用MOSFETとにより
構成し、上記ラッチの一方又は他方の入出力ノードと上
記読み出し用データ線を、上記読み出し用MOSFETのゲー
トを介して間接的に結合する。これにより、２ポートス
タティック型RAM等の読み出し動作を安定化しつつ、メ
モリセルあたりの所要MOSFET数を７個に、また列あたり
の所要信号線数を２本にそれぞれ削減し、その高集積化
及び低コスト化を図ることができる。
（８）上記（７）項において、メモリセルの書き込み用
行選択制御MOSFETと直列に書き込み用列選択制御MOSFET
を設け、また読み出し用データ線をカラムスイッチを介
して読み出し用共通データ線に選択的に接続する。これ
により、上記２ポートスタティック型RAM等の書き込み
ポートをいわゆる単一選択方式とし、その消費電力を著
しく削減できる。
行選択制御MOSFETと直列に書き込み用列選択制御MOSFET
を設け、また読み出し用データ線をカラムスイッチを介
して読み出し用共通データ線に選択的に接続する。これ
により、上記２ポートスタティック型RAM等の書き込み
ポートをいわゆる単一選択方式とし、その消費電力を著
しく削減できる。
（９）上記（８）項において、読み出し用データ線を回
路の接地電位のようなロウレベルにプリチャージし、読
み出し用共通データ線を回路の電源電圧のようなハイレ
ベルにプリチャージする。これにより、各メモリセルに
読み出し用行選択制御MOSFETを設けることなく、上記２
ポートスタティック型RAM等の読み出しポートをいわゆ
る単一選択方式とし、その消費電力を著しく削減でき
る。また、上記（７）ないし（９）項により、単一選択
方式を採る２ポートスタティック型RAM等のメモリセル
あたりの所要MOSFET数を８個に、また列あたりの所要信
号線数を３本にそれぞれ削減し、その高集積化及び低コ
スト化を図ることができる。
路の接地電位のようなロウレベルにプリチャージし、読
み出し用共通データ線を回路の電源電圧のようなハイレ
ベルにプリチャージする。これにより、各メモリセルに
読み出し用行選択制御MOSFETを設けることなく、上記２
ポートスタティック型RAM等の読み出しポートをいわゆ
る単一選択方式とし、その消費電力を著しく削減でき
る。また、上記（７）ないし（９）項により、単一選択
方式を採る２ポートスタティック型RAM等のメモリセル
あたりの所要MOSFET数を８個に、また列あたりの所要信
号線数を３本にそれぞれ削減し、その高集積化及び低コ
スト化を図ることができる。
（10）上記（９）項において、書き込み用データ線を隣
接する２列のメモリセルによって共有し、書き込み用行
選択制御MOSFETを隣接する列に配置される２個のメモリ
セルで共有する。これにより、上記単一選択方式を採る
２ポートスタティック型RAM等のメモリセルあたりの所
要MOSFET数を7.5個に削減し、列あたりの所要信号線数
を2.5本に削減して、その高集積化及び低コスト化を推
進できる。
接する２列のメモリセルによって共有し、書き込み用行
選択制御MOSFETを隣接する列に配置される２個のメモリ
セルで共有する。これにより、上記単一選択方式を採る
２ポートスタティック型RAM等のメモリセルあたりの所
要MOSFET数を7.5個に削減し、列あたりの所要信号線数
を2.5本に削減して、その高集積化及び低コスト化を推
進できる。
（11）上記（10）項において、各メモリセルのラッチの
一対の入出力ノードをそれぞれ入力ノード及び出力ノー
ドとして専用化し、上記ラッチを構成する一対のインバ
ータ回路のうち、その出力端子が出力ノードに結合され
る一方のインバータ回路の駆動能力を他方のインバータ
回路より小さくする。これにより、２ポートスタティッ
ク型RAMの書き込み電流を削減し、その書き込み動作を
安定化できる。
一対の入出力ノードをそれぞれ入力ノード及び出力ノー
ドとして専用化し、上記ラッチを構成する一対のインバ
ータ回路のうち、その出力端子が出力ノードに結合され
る一方のインバータ回路の駆動能力を他方のインバータ
回路より小さくする。これにより、２ポートスタティッ
ク型RAMの書き込み電流を削減し、その書き込み動作を
安定化できる。
（12）差動型のセンス回路を基本構成とするセンスアン
プの非反転入力ノードを所定の入力信号線に結合し、上
記非反転入力ノードとその反転入力ノードとの間に、読
み出し信号等が伝達される直前の入力信号線の直流レベ
ルを基準電位として上記反転入力ノードに伝達する第１
の短絡手段を設ける。これにより、安定動作しうるシン
グルエンド型のセンスアンプを実現できる。
プの非反転入力ノードを所定の入力信号線に結合し、上
記非反転入力ノードとその反転入力ノードとの間に、読
み出し信号等が伝達される直前の入力信号線の直流レベ
ルを基準電位として上記反転入力ノードに伝達する第１
の短絡手段を設ける。これにより、安定動作しうるシン
グルエンド型のセンスアンプを実現できる。
（13）上記（12）項のセンスアンプを、データ線を単一
化し、かつ読み出し用データ線を回路の接地電位のよう
なロウレベルにプリチャージし読み出し用共通データ線
を回路の電源電圧のようなハイレベルにプリチャージす
る上記スタティック型RAM等に適用する。これにより、
上記スタティック型RAM等のデータ線の単一化を推進す
ることができる。
化し、かつ読み出し用データ線を回路の接地電位のよう
なロウレベルにプリチャージし読み出し用共通データ線
を回路の電源電圧のようなハイレベルにプリチャージす
る上記スタティック型RAM等に適用する。これにより、
上記スタティック型RAM等のデータ線の単一化を推進す
ることができる。
（14）上記（13）項において、センスアンプのセンス回
路を、実績のある電流ミラー型増幅回路により構成す
る。また、上記センス回路の非反転出力ノードを、出力
インバータ回路の入力端子に結合し、上記非反転出力ノ
ードと回路の電源電圧との間に、プリセットMOSFETを設
ける。これにより、センスアンプの動作を安定化できる
とともに、センスアンプが非動作状態とされるときその
出力レベルを確定できる。
路を、実績のある電流ミラー型増幅回路により構成す
る。また、上記センス回路の非反転出力ノードを、出力
インバータ回路の入力端子に結合し、上記非反転出力ノ
ードと回路の電源電圧との間に、プリセットMOSFETを設
ける。これにより、センスアンプの動作を安定化できる
とともに、センスアンプが非動作状態とされるときその
出力レベルを確定できる。
（15）上記（14）項のセンスアンプにおいて、センス回
路の非反転入力ノードすなわち読み出し用共通データ線
と回路の電源電圧との間に、比較的小さなコンダクタン
スを持つように設計され、かつ選択されたメモリセルの
保持データが論理“0"であるとき、言い換えると読み出
し用データ線が対応する読み出し用MOSFETによってディ
スチャージされないとき、選択的にオン状態とされるMO
SFETを設ける。これにより、選択されたメモリセルの保
持データの如何にかかわらず、読み出し用共通データ線
と基準電位との間のレベル差を確保できるため、センス
アンプの動作を安定化できる。
路の非反転入力ノードすなわち読み出し用共通データ線
と回路の電源電圧との間に、比較的小さなコンダクタン
スを持つように設計され、かつ選択されたメモリセルの
保持データが論理“0"であるとき、言い換えると読み出
し用データ線が対応する読み出し用MOSFETによってディ
スチャージされないとき、選択的にオン状態とされるMO
SFETを設ける。これにより、選択されたメモリセルの保
持データの如何にかかわらず、読み出し用共通データ線
と基準電位との間のレベル差を確保できるため、センス
アンプの動作を安定化できる。
（16）上記（15）項のセンスアンプにおいて、センス回
路の非反転入力ノードすなわち読み出し用共通データ線
と回路の接地電位との間に、読み出し用データ線及び読
み出し用共通データ線の寄生容量値の差に相当する静電
容量値を有する容量手段を付加する。これにより、選択
された読み出し用データ線及び読み出し共通データ線の
チャージシェア終了後のレベルを、ほぼ回路の電源電圧
の二分の一すなわちセンス回路の最適バイアスレベルと
し、その動作を安定化できる。
路の非反転入力ノードすなわち読み出し用共通データ線
と回路の接地電位との間に、読み出し用データ線及び読
み出し用共通データ線の寄生容量値の差に相当する静電
容量値を有する容量手段を付加する。これにより、選択
された読み出し用データ線及び読み出し共通データ線の
チャージシェア終了後のレベルを、ほぼ回路の電源電圧
の二分の一すなわちセンス回路の最適バイアスレベルと
し、その動作を安定化できる。
（17）上記（15）項のセンスアンプにおいて、センス回
路の非反転入力ノードすなわち読み出し用共通データ線
と回路の電源電圧との間に設けられるプリチャージMOSF
ETを、選択された読み出し用データ線及び読み出し用共
通データ線によるチャージシェアが終了した後も、さら
に所定の期間だけオン状態とする。これにより、比較的
大きいレイアウト面積が必要な容量手段を設けることな
く、読み出し用共通データ線のチャージシェア終了後の
レベルを所定のレベルまで押し上げ、センス回路に対し
て効率的なバイアス電圧を与えることができる。
路の非反転入力ノードすなわち読み出し用共通データ線
と回路の電源電圧との間に設けられるプリチャージMOSF
ETを、選択された読み出し用データ線及び読み出し用共
通データ線によるチャージシェアが終了した後も、さら
に所定の期間だけオン状態とする。これにより、比較的
大きいレイアウト面積が必要な容量手段を設けることな
く、読み出し用共通データ線のチャージシェア終了後の
レベルを所定のレベルまで押し上げ、センス回路に対し
て効率的なバイアス電圧を与えることができる。
（18）上記（15）項のセンスアンプにおいて、センス回
路の前段に、読み出し用共通データ線の直流レベルを高
くして伝達する第１のレベルシフト回路を設け、上記第
１の短絡手段を、レベルシフト回路の非反転及び反転入
力ノード間に設ける。これにより、比較的大きいレイア
ウト面積が必要な容量手段を設けることなく、またプリ
チャージMOSFETのオフタイミングに注意を払うことな
く、センス回路に対して効率的なバイアス電圧を与える
ことができる。
路の前段に、読み出し用共通データ線の直流レベルを高
くして伝達する第１のレベルシフト回路を設け、上記第
１の短絡手段を、レベルシフト回路の非反転及び反転入
力ノード間に設ける。これにより、比較的大きいレイア
ウト面積が必要な容量手段を設けることなく、またプリ
チャージMOSFETのオフタイミングに注意を払うことな
く、センス回路に対して効率的なバイアス電圧を与える
ことができる。
（19）上記（15）項のセンスアンプにおいて、読み出し
用データ線及び読み出し用共通データ線をともに回路の
電源電圧のようなハイレベルにプリチャージし、また上
記センス回路の前段に、読み出し用共通データ線の直流
レベルを低くして伝達する第２のレベルシフト回路を設
ける。これにより、比較的大きいレイアウト面積が必要
な容量手段を設けることなく、またプリチャージMOSFET
のオフタイミングに注意を払うことなく、センス回路に
対して効率的なバイアス電圧を与えることができる。
用データ線及び読み出し用共通データ線をともに回路の
電源電圧のようなハイレベルにプリチャージし、また上
記センス回路の前段に、読み出し用共通データ線の直流
レベルを低くして伝達する第２のレベルシフト回路を設
ける。これにより、比較的大きいレイアウト面積が必要
な容量手段を設けることなく、またプリチャージMOSFET
のオフタイミングに注意を払うことなく、センス回路に
対して効率的なバイアス電圧を与えることができる。
（20）電流ミラー型増幅回路からなり駆動MOSFETを介し
て選択的に動作状態とされるセンス回路を含み、かつ上
記センス回路の非反転出力ノードと回路の電源電圧との
間に設けられるプリセットMOSFETを含むセンスアンプに
おいて、上記センス回路の非反転及び反転出力ノード間
に、センス回路が動作状態とされてから所定の期間だけ
伝達状態とされる第２の短絡手段を設ける。これによ
り、上記プリセットMOSFETが設けられることによって生
じるセンス回路のオフセットを解消し、その動作を安定
化できる。
て選択的に動作状態とされるセンス回路を含み、かつ上
記センス回路の非反転出力ノードと回路の電源電圧との
間に設けられるプリセットMOSFETを含むセンスアンプに
おいて、上記センス回路の非反転及び反転出力ノード間
に、センス回路が動作状態とされてから所定の期間だけ
伝達状態とされる第２の短絡手段を設ける。これによ
り、上記プリセットMOSFETが設けられることによって生
じるセンス回路のオフセットを解消し、その動作を安定
化できる。
さらに、上記（１）項ないし（20）の作用効果によ
り、スタティック型RAMを含む大規模論理集積回路装置
等の動作を安定化しつつ、そのチップ面積を縮小し、そ
の低消費電力化及び低コスト化を図ることができる。
り、スタティック型RAMを含む大規模論理集積回路装置
等の動作を安定化しつつ、そのチップ面積を縮小し、そ
の低消費電力化及び低コスト化を図ることができる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、スタティック型RAMは、同図のメモリアレイMARY
に代表されるような複数のメモリアレイを含むものであ
ってもよいし、複数ビットの記憶データを同時に入出力
するいわゆる多ビット構成のRAMであってもよい。ま
た、メモリアレイMARYを構成するメモリセルは、各イン
バータ回路のＰチャンネルMOSFETを高抵抗に置き換えた
いわゆる高抵抗負荷型のスタティック型メモリセルRAM
であってもよい。カラムスイッチCSWを構成するスイッ
チMOSFETは、データ線及び共通データ線のプリチャージ
レベルあるいは信号レベルに応じて、ＰチャンネルMOSF
ET又はＮチャンネルMOSFETのいずれか一方のみで構成し
てもよい。第１図の実施例では、メモリセルのラッチの
一対の入出力ノードを出力ノード及び入力ノードとして
専用化しているが、ラッチのいずれかの入出力ノードを
上記入力ノード及び出力ノードとして兼用してもよい。
この場合、ライトアンプWAから供給される書き込み信号
の論理条件を、反転させる必要がある。第２図におい
て、MOSFETQ8は、センスアンプSAが非動作状態とされる
とき読み出し用共通データ線をプリチャージする作用
と、読み出し用共通データ線等のチャージシェア後のレ
ベルVsを補正する作用とを兼ね備えるが、用途ごとに別
途のMOSFETを設け、それぞれ最適タイミングでオン状態
としてもよい。相補スイッチMOSFETQ13・Q48及びQ14・Q
49等は、ＰチャンネルMOSFET又はＮチャンネルMOSFETの
いずれか一方のみで構成してもよい。タイミング信号φ
r1及びφr3ならびに反転タイミング信号▲▼及び
▲▼を形成するためのインバータ回路N12ないしN
15は、それぞれ必要に応じて複数段のインバータ回路に
置き換えてもよい。第３図において、書き込み用及び読
み出し用ＸアドレスデコーダXADW及びXADRならびに書き
込み用及び読み出し用ＹアドレスデコーダYADW及びYADR
は、それぞれメモリアレイMARYをはさんで両側に配置し
てもよい。また、データ入力バッファDIB及びデータ出
力バッファDOBは、省略してもよい。各実施例におい
て、MOSFETは、他種のMISFETに置き換えてもよい。ま
た、特許請求の範囲第１項ないし第20項に記載される発
明は、種々の組み合わせをもって適用することができ
る。例えば、第６図に示されるメモリアレイMARYの第３
の実施例に、特許請求の範囲第10項記載の発明を追加適
用することで、第11図に示されるメモリアレイMARYの第
８の実施例を得ることができる。また、第７図に示され
るメモリアレイMARYの第４の実施例に、特許請求の範囲
第２項記載の発明を追加適用することで、第10図に示さ
れるメモリアレイMARYの第７の実施例を得ることができ
る。同様に、第９図に示されるメモリアレイMARYの第６
の実施例に、特許請求の範囲第10項記載の発明を追加適
用することで、第12図に示されるメモリアレイMARYの第
９の実施例を得ることができる。さらに、第２図に示さ
れるセンスアンプSAの第１の実施例から、特許請求の範
囲第20項記載の発明を削除することで、第16図に示され
るセンスアンプSAの第３の実施例を得ることができる。
この特許請求の範囲第20項記載の発明は、第15図及び第
17図ならびに第18図に示されるセンスアンプSAの実施例
にも、追加して適用できる。各実施例において、同様に
発明の部分的な追加あるいは削除が可能であり、その組
み合わせによって他の複数の実施例が得られる。各回路
図において、例えば、回路の電源電圧を接地電位に置き
換え同時に回路の接地電位を負の電源電圧に置き換える
等、回路の電源電圧の組み合わせは任意である。また、
電源電圧の組み合わせに応じて、ＰチャンネルMOSFET及
びＮチャンネルMOSFETを置き換えることもできる。第１
図及び第２図ならびに第５図ないし第22図に示される各
回路の具体的な構成や、第３図に示されるスタティック
型RAMのブロック構成ならびに第４図に示される制御信
号の組み合わせ等、種々の実施形態を採りうる。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、スタティック型RAMは、同図のメモリアレイMARY
に代表されるような複数のメモリアレイを含むものであ
ってもよいし、複数ビットの記憶データを同時に入出力
するいわゆる多ビット構成のRAMであってもよい。ま
た、メモリアレイMARYを構成するメモリセルは、各イン
バータ回路のＰチャンネルMOSFETを高抵抗に置き換えた
いわゆる高抵抗負荷型のスタティック型メモリセルRAM
であってもよい。カラムスイッチCSWを構成するスイッ
チMOSFETは、データ線及び共通データ線のプリチャージ
レベルあるいは信号レベルに応じて、ＰチャンネルMOSF
ET又はＮチャンネルMOSFETのいずれか一方のみで構成し
てもよい。第１図の実施例では、メモリセルのラッチの
一対の入出力ノードを出力ノード及び入力ノードとして
専用化しているが、ラッチのいずれかの入出力ノードを
上記入力ノード及び出力ノードとして兼用してもよい。
この場合、ライトアンプWAから供給される書き込み信号
の論理条件を、反転させる必要がある。第２図におい
て、MOSFETQ8は、センスアンプSAが非動作状態とされる
とき読み出し用共通データ線をプリチャージする作用
と、読み出し用共通データ線等のチャージシェア後のレ
ベルVsを補正する作用とを兼ね備えるが、用途ごとに別
途のMOSFETを設け、それぞれ最適タイミングでオン状態
としてもよい。相補スイッチMOSFETQ13・Q48及びQ14・Q
49等は、ＰチャンネルMOSFET又はＮチャンネルMOSFETの
いずれか一方のみで構成してもよい。タイミング信号φ
r1及びφr3ならびに反転タイミング信号▲▼及び
▲▼を形成するためのインバータ回路N12ないしN
15は、それぞれ必要に応じて複数段のインバータ回路に
置き換えてもよい。第３図において、書き込み用及び読
み出し用ＸアドレスデコーダXADW及びXADRならびに書き
込み用及び読み出し用ＹアドレスデコーダYADW及びYADR
は、それぞれメモリアレイMARYをはさんで両側に配置し
てもよい。また、データ入力バッファDIB及びデータ出
力バッファDOBは、省略してもよい。各実施例におい
て、MOSFETは、他種のMISFETに置き換えてもよい。ま
た、特許請求の範囲第１項ないし第20項に記載される発
明は、種々の組み合わせをもって適用することができ
る。例えば、第６図に示されるメモリアレイMARYの第３
の実施例に、特許請求の範囲第10項記載の発明を追加適
用することで、第11図に示されるメモリアレイMARYの第
８の実施例を得ることができる。また、第７図に示され
るメモリアレイMARYの第４の実施例に、特許請求の範囲
第２項記載の発明を追加適用することで、第10図に示さ
れるメモリアレイMARYの第７の実施例を得ることができ
る。同様に、第９図に示されるメモリアレイMARYの第６
の実施例に、特許請求の範囲第10項記載の発明を追加適
用することで、第12図に示されるメモリアレイMARYの第
９の実施例を得ることができる。さらに、第２図に示さ
れるセンスアンプSAの第１の実施例から、特許請求の範
囲第20項記載の発明を削除することで、第16図に示され
るセンスアンプSAの第３の実施例を得ることができる。
この特許請求の範囲第20項記載の発明は、第15図及び第
17図ならびに第18図に示されるセンスアンプSAの実施例
にも、追加して適用できる。各実施例において、同様に
発明の部分的な追加あるいは削除が可能であり、その組
み合わせによって他の複数の実施例が得られる。各回路
図において、例えば、回路の電源電圧を接地電位に置き
換え同時に回路の接地電位を負の電源電圧に置き換える
等、回路の電源電圧の組み合わせは任意である。また、
電源電圧の組み合わせに応じて、ＰチャンネルMOSFET及
びＮチャンネルMOSFETを置き換えることもできる。第１
図及び第２図ならびに第５図ないし第22図に示される各
回路の具体的な構成や、第３図に示されるスタティック
型RAMのブロック構成ならびに第４図に示される制御信
号の組み合わせ等、種々の実施形態を採りうる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である大規模論理集積回
路装置に搭載されるスタティック型RAMに適用した場合
について説明したが、それに限定されるものではなく、
例えば、メモリアレイに関する各発明は、スタティック
型RAMとして単体で用いられるものやその他のディジタ
ル装置に搭載されるスタティック型RAMもしくはバイポ
ーラ・CMOS型RAM等にも適用できるし、シングルエンド
型センスアンプは、さらにリードオンリーメモリ等の各
種半導体記憶装置にも適用できる。本発明は、少なくと
もスタティック型メモリセルを基本構成としあるいはシ
ングルエンド型センスアンプを必要とする半導体記憶装
置ならびにこのような半導体記憶装置を内蔵するディジ
タル集積回路装置に広く適用できる。
明をその背景となった利用分野である大規模論理集積回
路装置に搭載されるスタティック型RAMに適用した場合
について説明したが、それに限定されるものではなく、
例えば、メモリアレイに関する各発明は、スタティック
型RAMとして単体で用いられるものやその他のディジタ
ル装置に搭載されるスタティック型RAMもしくはバイポ
ーラ・CMOS型RAM等にも適用できるし、シングルエンド
型センスアンプは、さらにリードオンリーメモリ等の各
種半導体記憶装置にも適用できる。本発明は、少なくと
もスタティック型メモリセルを基本構成としあるいはシ
ングルエンド型センスアンプを必要とする半導体記憶装
置ならびにこのような半導体記憶装置を内蔵するディジ
タル集積回路装置に広く適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、スタティック型RAM等のメモリアレイ
を構成するデータ線を単一化し、これらのデータ線が選
択的に接続されるセンスアンプをシングルエンド型とす
る。また、上記メモリアレイをいわゆる単一選択型と
し、データ線を隣接する２列のメモリセルで共有すると
ともに、行選択用の制御MOSFETを隣接する列に配置され
る２個のメモリセルで共有する。さらに、シングルエン
ド型センスアンプを、電流ミラー型のセンス回路を基本
に構成し、その非反転入力ノードすなわち入力信号線と
反転入力ノードとの間に、読み出し信号等が出力される
直前の直流レベルを伝達する短絡手段を設ける。これに
より、スタティック型RAMの読み出し電流を削減しつ
つ、メモリアレイの列あたりの所要信号線数を削減し、
メモリセルあたりの所要MOSFET数を削減できる。また、
そのデータ線が単一化されるスタティック型RAM等に適
合しかつ安定動作しうるシングルエンド型センスアンプ
を実現し、スタティック型RAM等のデータ線の単一化を
推進することができる。その結果、スタティック型RAM
等の低消費電力化及びレイアウト所要面積の縮小を図
り、スタティック型RAM等を搭載する大規模集積回路装
置等の低消費電力化及び低コスト化を図ることができ
る。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、スタティック型RAM等のメモリアレイ
を構成するデータ線を単一化し、これらのデータ線が選
択的に接続されるセンスアンプをシングルエンド型とす
る。また、上記メモリアレイをいわゆる単一選択型と
し、データ線を隣接する２列のメモリセルで共有すると
ともに、行選択用の制御MOSFETを隣接する列に配置され
る２個のメモリセルで共有する。さらに、シングルエン
ド型センスアンプを、電流ミラー型のセンス回路を基本
に構成し、その非反転入力ノードすなわち入力信号線と
反転入力ノードとの間に、読み出し信号等が出力される
直前の直流レベルを伝達する短絡手段を設ける。これに
より、スタティック型RAMの読み出し電流を削減しつ
つ、メモリアレイの列あたりの所要信号線数を削減し、
メモリセルあたりの所要MOSFET数を削減できる。また、
そのデータ線が単一化されるスタティック型RAM等に適
合しかつ安定動作しうるシングルエンド型センスアンプ
を実現し、スタティック型RAM等のデータ線の単一化を
推進することができる。その結果、スタティック型RAM
等の低消費電力化及びレイアウト所要面積の縮小を図
り、スタティック型RAM等を搭載する大規模集積回路装
置等の低消費電力化及び低コスト化を図ることができ
る。
第１図は、この発明が適用されたスタティック型RAMの
メモリアレイ及びその周辺回路の一実施例を示す回路
図、 第２図は、この発明が適用されたスタティック型RAMの
センスアンプ及びライトアンプの一実施例を示す回路
図、 第３図は、第１図のメモリアレイならびに第２図のセン
スアンプ及びライトアンプを含むスタティック型RAMの
一実施例を示すブロック図、 第４図は、第３図のスタティック型RAMの読み出し動作
の一実施例を示すタイミング図、 第５図は、この発明が適用されたスタティック型RAMの
メモリアレイの第２の実施例を示す部分的な回路図、 第６図は、この発明が適用されたスタティック型RAMの
メモリアレイの第３の実施例を示す部分的な回路図、 第７図は、この発明が適用されたスタティック型RAMの
メモリアレイの第４の実施例を示す部分的な回路図、 第８図は、この発明が適用されたスタティック型RAMの
メモリアレイの第５の実施例を示す部分的な回路図、 第９図は、この発明が適用されたスタティック型RAMの
メモリアレイの第６の実施例を示す部分的な回路図、 第10図は、この発明が適用されたスタティック型RAMの
メモリアレイの第７の実施例を示す部分的な回路図、 第11図は、この発明が適用されたスタティック型RAMの
メモリアレイの第８の実施例を示す部分的な回路図、 第12図は、この発明が適用されたスタティック型RAMの
メモリアレイの第９の実施例を示す部分的な回路図、 第13図は、この発明が適用されたスタティック型RAMの
メモリアレイの第10の実施例を示す部分的な回路図、 第14図は、この発明が適用されたスタティック型RAMの
メモリアレイの第11の実施例を示す部分的な回路図、 第15図は、この発明が適用されたスタティック型RAMの
センスアンプの第２の実施例を示す回路図、 第16図は、この発明が適用されたスタティック型RAMの
センスアンプの第３の実施例を示す回路図、 第17図は、この発明が適用されたスタティック型RAMの
センスアンプの第４の実施例を示す回路図、 第18図は、この発明が適用されたスタティック型RAMの
センスアンプの第５の実施例を示す回路図、 第19図は、共通選択方式を採る従来の１ポートスタティ
ック型RAMのメモリアレイの一例を示す部分的な回路
図、 第20図は、単一選択方式を採る従来の１ポートスタティ
ック型RAMのメモリアレイの一例を示す部分的な回路
図、 第21図は、共通選択方式を採る従来の２ポートスタティ
ック型RAMのメモリアレイの一例を示す部分的な回路
図、 第22図は、単一選択方式を採る従来の２ポートスタティ
ック型RAMのメモリセルの一例を示す部分的な回路図で
ある。 MARY……メモリアレイ、MC00〜MCmn……スタティック型
メモリセル、CSW……カラムスイッチ。 SA……センスアンプ、LS1,LS2……レベルシフト回路、S
C……センス回路、WA……ライトアンプ。 ABW……書き込み用アドレスバッファ、ABR……読み出し
用アドレスバッファ、XADW……書き込み用Ｘアドレスデ
コーダ、XADR……読み出し用Ｘアドレスデコーダ、YADW
……書き込み用Ｙアドレスデコーダ、YADW……書き込み
用Ｙアドレスデコーダ、DIB……データ入力バッファ、D
OB……データ出力バッファ、TG……タイミング発生回
路。 Q1〜Q22……ＰチャンネルMOSFET、Q31〜Q101……Ｎチャ
ンネルMOSFET、N1〜N32……CMOSインバータ回路、NAG1
……ナンドゲート回路、NOG1……ノアゲート回路。
メモリアレイ及びその周辺回路の一実施例を示す回路
図、 第２図は、この発明が適用されたスタティック型RAMの
センスアンプ及びライトアンプの一実施例を示す回路
図、 第３図は、第１図のメモリアレイならびに第２図のセン
スアンプ及びライトアンプを含むスタティック型RAMの
一実施例を示すブロック図、 第４図は、第３図のスタティック型RAMの読み出し動作
の一実施例を示すタイミング図、 第５図は、この発明が適用されたスタティック型RAMの
メモリアレイの第２の実施例を示す部分的な回路図、 第６図は、この発明が適用されたスタティック型RAMの
メモリアレイの第３の実施例を示す部分的な回路図、 第７図は、この発明が適用されたスタティック型RAMの
メモリアレイの第４の実施例を示す部分的な回路図、 第８図は、この発明が適用されたスタティック型RAMの
メモリアレイの第５の実施例を示す部分的な回路図、 第９図は、この発明が適用されたスタティック型RAMの
メモリアレイの第６の実施例を示す部分的な回路図、 第10図は、この発明が適用されたスタティック型RAMの
メモリアレイの第７の実施例を示す部分的な回路図、 第11図は、この発明が適用されたスタティック型RAMの
メモリアレイの第８の実施例を示す部分的な回路図、 第12図は、この発明が適用されたスタティック型RAMの
メモリアレイの第９の実施例を示す部分的な回路図、 第13図は、この発明が適用されたスタティック型RAMの
メモリアレイの第10の実施例を示す部分的な回路図、 第14図は、この発明が適用されたスタティック型RAMの
メモリアレイの第11の実施例を示す部分的な回路図、 第15図は、この発明が適用されたスタティック型RAMの
センスアンプの第２の実施例を示す回路図、 第16図は、この発明が適用されたスタティック型RAMの
センスアンプの第３の実施例を示す回路図、 第17図は、この発明が適用されたスタティック型RAMの
センスアンプの第４の実施例を示す回路図、 第18図は、この発明が適用されたスタティック型RAMの
センスアンプの第５の実施例を示す回路図、 第19図は、共通選択方式を採る従来の１ポートスタティ
ック型RAMのメモリアレイの一例を示す部分的な回路
図、 第20図は、単一選択方式を採る従来の１ポートスタティ
ック型RAMのメモリアレイの一例を示す部分的な回路
図、 第21図は、共通選択方式を採る従来の２ポートスタティ
ック型RAMのメモリアレイの一例を示す部分的な回路
図、 第22図は、単一選択方式を採る従来の２ポートスタティ
ック型RAMのメモリセルの一例を示す部分的な回路図で
ある。 MARY……メモリアレイ、MC00〜MCmn……スタティック型
メモリセル、CSW……カラムスイッチ。 SA……センスアンプ、LS1,LS2……レベルシフト回路、S
C……センス回路、WA……ライトアンプ。 ABW……書き込み用アドレスバッファ、ABR……読み出し
用アドレスバッファ、XADW……書き込み用Ｘアドレスデ
コーダ、XADR……読み出し用Ｘアドレスデコーダ、YADW
……書き込み用Ｙアドレスデコーダ、YADW……書き込み
用Ｙアドレスデコーダ、DIB……データ入力バッファ、D
OB……データ出力バッファ、TG……タイミング発生回
路。 Q1〜Q22……ＰチャンネルMOSFET、Q31〜Q101……Ｎチャ
ンネルMOSFET、N1〜N32……CMOSインバータ回路、NAG1
……ナンドゲート回路、NOG1……ノアゲート回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−204892（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/419
Claims (4)
- 【請求項１】差動形態にされたMISFETと、そのドレイン
に設けられた負荷手段と、 上記MISFETに動作電流を流す駆動MISFETとを含む差動増
幅回路と、 上記差動形態にされたMISFETの一方のゲートに接続され
てなり、選択されたメモリセルからの読み出し信号が伝
えられる信号線と、 上記信号線を電源電圧に対応した電圧にプリチャージす
るプリチャージMISFETと、 上記入力信号線と電源電圧との間に設けられ比較的小さ
なコンダクタンスを持つようにされた信号線負荷MISFET
と、 上記差動形態にされたMISFETのゲート間を短絡する短絡
MISFETとを含むセンスアンプであって、 上記センスアンプが非動作状態では、上記駆動MISFETを
オフ状態にし、上記プリチャージMISFET及び短絡MISFET
をオン状態にし、 上記センスアンプが動作状態にされる第１のタイミング
では、上記駆動MISFETをオン状態にし、 上記第１のタイミングより遅れた第２のタイミングで上
記信号線負荷MISFETをオン状態にし、 上記第２のタイミングより遅れた第３のタイミングで上
記短絡MISFETをオフ状態にし、 上記第１から第３のタイミングまでの間で上記プリチャ
ージMISFETをオフ状態にしてなるセンスアンプを具備す
ることを特徴とする半導体記憶装置。 - 【請求項２】請求項１において、 上記信号線は、共通データ線であり、 かかる共通データ線は、カラムスイッチを介して複数の
データ線が接続され、 上記データ線には複数のメモリセルの少なくとも出力ノ
ードが接続されてなり、かかるデータ線は回路の接地電
位にプリチャージされるものであり、 上記カラムスイッチのオン状態により上記共通データ線
とデータ線とが短絡されて実質的なプリチャージ動作が
行われ、 上記実質的なプリチャージ動作の後に上記メモリセルの
選択が行われて読み出し信号が伝えられるものであるこ
とを特徴とする半導体記憶装置。 - 【請求項３】請求項１において、 差動増幅MISFETのドレインに設けられる負荷手段は、上
記差動増幅MOSFETとは反対導電型で電流ミラー形態にさ
れた負荷MISFETからなり、 上記電流ミラー回路の出力側に対応した差動MISFETのド
レインには、センスアンプが非動作時にオン状態にされ
て出力電圧を電源電圧にプリセットするMISFETと、上記
出力電圧を受けるCMOSインバータ回路とが設けられるも
のであることを特徴とする半導体記憶装置。 - 【請求項４】請求項２において、 上記共通データ線には、ダミー容量が接続されるもので
あり、 上記のダミー容量を含んだ共通データ線における寄生容
量値と、上記データ線の寄生容量値とがほぼ等しくさ
れ、かつ、上記プリチャージMISFETは上記第１のタイミ
ングでオフ状態にされることを特徴とする半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007146A JP2837682B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体記憶装置 |
| KR1019900000032A KR0143903B1 (ko) | 1989-01-13 | 1990-01-04 | 반도체 기억장치 |
| US07/465,983 US4984201A (en) | 1989-01-13 | 1990-01-16 | Semiconductor storage device with common data line structure |
| US07/637,809 US5065363A (en) | 1989-01-13 | 1991-01-07 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007146A JP2837682B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体記憶装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10074917A Division JP3104671B2 (ja) | 1998-03-09 | 1998-03-09 | 半導体記憶装置 |
| JP10074916A Division JPH10222985A (ja) | 1998-03-09 | 1998-03-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02187991A JPH02187991A (ja) | 1990-07-24 |
| JP2837682B2 true JP2837682B2 (ja) | 1998-12-16 |
Family
ID=11657932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1007146A Expired - Fee Related JP2837682B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4984201A (ja) |
| JP (1) | JP2837682B2 (ja) |
| KR (1) | KR0143903B1 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170375A (en) * | 1989-04-21 | 1992-12-08 | Siemens Aktiengesellschaft | Hierarchically constructed memory having static memory cells |
| EP0509058A4 (en) * | 1990-01-05 | 1993-11-18 | Maspar Computer Corporation | Router chip with quad-crossbar and hyperbar personalities |
| JP2604276B2 (ja) * | 1990-11-20 | 1997-04-30 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH04251495A (ja) * | 1990-12-29 | 1992-09-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPH05144273A (ja) * | 1991-11-18 | 1993-06-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5243572A (en) * | 1992-01-15 | 1993-09-07 | Motorola, Inc. | Deselect circuit |
| US5289415A (en) * | 1992-04-17 | 1994-02-22 | Motorola, Inc. | Sense amplifier and latching circuit for an SRAM |
| JP2905647B2 (ja) * | 1992-04-30 | 1999-06-14 | 三菱電機株式会社 | スタティックランダムアクセスメモリ装置 |
| US5237219A (en) * | 1992-05-08 | 1993-08-17 | Altera Corporation | Methods and apparatus for programming cellular programmable logic integrated circuits |
| JP3208624B2 (ja) * | 1993-11-25 | 2001-09-17 | ソニー株式会社 | 半導体記憶装置 |
| TW330265B (en) * | 1994-11-22 | 1998-04-21 | Hitachi Ltd | Semiconductor apparatus |
| KR100431478B1 (ko) * | 1995-07-27 | 2004-08-25 | 텍사스 인스트루먼츠 인코포레이티드 | 고밀도2포트메모리셀 |
| US5642325A (en) * | 1995-09-27 | 1997-06-24 | Philips Electronics North America Corporation | Register file read/write cell |
| US5901079A (en) * | 1997-01-13 | 1999-05-04 | International Business Machines Corporation | Skewed memory cell apparatus and method |
| US6016390A (en) * | 1998-01-29 | 2000-01-18 | Artisan Components, Inc. | Method and apparatus for eliminating bitline voltage offsets in memory devices |
| JP2001291389A (ja) * | 2000-03-31 | 2001-10-19 | Hitachi Ltd | 半導体集積回路 |
| JP2002056681A (ja) | 2000-08-09 | 2002-02-22 | Toshiba Corp | メモリ装置 |
| US6519204B2 (en) * | 2000-11-03 | 2003-02-11 | Broadcom Corporation | Very small swing high performance CMOS static memory (multi-port register file) with power reducing column multiplexing scheme |
| US6396308B1 (en) * | 2001-02-27 | 2002-05-28 | Sun Microsystems, Inc. | Sense amplifier with dual linearly weighted inputs and offset voltage correction |
| US6493254B1 (en) * | 2001-06-28 | 2002-12-10 | Intel Corporation | Current leakage reduction for loaded bit-lines in on-chip memory structures |
| US6898111B2 (en) * | 2001-06-28 | 2005-05-24 | Matsushita Electric Industrial Co., Ltd. | SRAM device |
| US6754119B2 (en) * | 2001-07-26 | 2004-06-22 | Samsung Electronics Co., Ltd. | Sense amplifier for memory device |
| JP3998553B2 (ja) * | 2002-09-30 | 2007-10-31 | Ｎｅｃエレクトロニクス株式会社 | 差動出力回路，及びそれを用いた回路 |
| JP2004362695A (ja) * | 2003-06-05 | 2004-12-24 | Renesas Technology Corp | 半導体記憶装置 |
| KR100604890B1 (ko) * | 2004-07-22 | 2006-07-28 | 삼성전자주식회사 | 단위 ｓｒａｍ들 단위로 초기화할 수 있는 반도체 장치 |
| KR100649351B1 (ko) * | 2005-03-31 | 2006-11-27 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| JP4832004B2 (ja) * | 2005-06-09 | 2011-12-07 | パナソニック株式会社 | 半導体記憶装置 |
| JP4865360B2 (ja) * | 2006-03-01 | 2012-02-01 | パナソニック株式会社 | 半導体記憶装置 |
| US7898894B2 (en) * | 2006-04-12 | 2011-03-01 | International Business Machines Corporation | Static random access memory (SRAM) cells |
| KR100837272B1 (ko) * | 2006-08-22 | 2008-06-11 | 삼성전자주식회사 | 플래시 메모리 장치의 블록 상태 저장 장치 |
| JP5151370B2 (ja) * | 2007-09-28 | 2013-02-27 | ソニー株式会社 | 半導体装置 |
| JP5165992B2 (ja) * | 2007-10-17 | 2013-03-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7894280B2 (en) * | 2007-10-31 | 2011-02-22 | Texas Instruments Incorporated | Asymmetrical SRAM cell with separate word lines |
| JP2013206512A (ja) * | 2012-03-29 | 2013-10-07 | Kyushu Institute Of Technology | 半導体記憶装置 |
| EP3350807B1 (en) | 2015-09-17 | 2021-01-06 | Xenergic AB | Sram architectures for reduced leakage |
| US11276448B2 (en) * | 2020-03-26 | 2022-03-15 | Micron Technology, Inc. | Memory array with multiplexed select lines and two transistor memory cells |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS608553B2 (ja) * | 1977-08-24 | 1985-03-04 | 株式会社日立製作所 | Ｍｉｓ型半導体記憶装置 |
| JPS61204892A (ja) * | 1985-03-06 | 1986-09-10 | Nec Corp | 半導体センスアンプ回路 |
| JPH0734311B2 (ja) * | 1986-01-21 | 1995-04-12 | 株式会社東芝 | メモリセル |
| US4807194A (en) * | 1986-04-24 | 1989-02-21 | Matsushita Electric Industrial Co., Ltd. | Seimiconductor memory device having sub bit lines |
| US4802122A (en) * | 1987-04-28 | 1989-01-31 | Advanced Micro Devices, Inc. | Fast flush for a first-in first-out memory |
| JPS63285794A (ja) * | 1987-05-18 | 1988-11-22 | Ricoh Co Ltd | スタティック・ランダムアクセスメモリ装置 |
| KR0141494B1 (ko) * | 1988-01-28 | 1998-07-15 | 미다 가쓰시게 | 레벨시프트회로를 사용한 고속센스 방식의 반도체장치 |
-
1989
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