JPH02187991A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
大規模論理集積回路装置等に搭載されるオンチップのス
タティック型ＲＡＭ　（ランダム・アクセス・メモリ）
等に利用して特に有効な技術に関するものである。

〔従来の技術〕

メモリアレイ及び周辺回路をＣＭＯ３（相補型ＭＯ３）
により構成することで、動作の高速化と低消費電力化を
図ったＣＭＯＳスタティック型ＲＡＭがあり、またこの
ようなスタティック型ＲＡＭを搭載する論理集結回路装
置がある。

上記スタティック型ＲＡＭにおいて、メモリアレイを構
成するメモリセルのそれぞれは、例えば第１９図のメモ
リセルＭＣ０Ｏに代表して示されるように、一対のＣＭ
ＯＳインバータ回路Ｎ３０及びＮ３１が交差接続されて
なる（ここで、例えばインバータ回路Ｎ３０の入力端子
がインバータ回路Ｎ３１の出力端子に結合され、同時に
インバータ回路Ｎ３０の出力端子がインバータ回路Ｎ３
１の入力端子に結合される状態を“インバータ回路Ｎ３
０及びＮ３１が交差接続されてなる”のように略する。

以下同様）ラッチと、これらのラッチの一対の入出力ノ
ードと対応する相補データ線ＤＯ−ＤＯ−Ｄｎ−Ｄｎと
の間に設けられそれぞれのゲートが対応するワード線Ｗ
ＸＯ〜Ｗ　Ｘ　ｍに共通結合される一対の行選択制御Ｍ
Ｏ３ＦＥＴＱ８６及びＱ８７を含む。各メモリセルは、
対応するワード線ＷｘＯ〜ＷＸｍが択一的にハイレベル
とされることで、行単位すなわちｎ＋１個単位で共通選
択され、そのうちの１個が、カラムスイッチＣＳＷを介
して、相補共通データ線ＣＤ　−ＣＤに択一的に接続さ
れる。

つまり、このスタティック型ＲＡＭでは、最終的に指定
された１個のメモリセルだけが選択されるにもかかわら
ず、ワード線の選択動作が行われる時点で、同一の行に
配置されるｆｉ＋１個のメモリセルが一斉に選択状態と
される。このとき、すべての相補データ線ＤＯ・丁１〜
Ｄｎ−−には、選択されたメモリセルの保持データに対
応する読み出し電流が流される。このため、特に複数ビ
ットの記憶データを同時に入出力するいわゆる多ビツト
構成のスタティック型ＲＡＭにおいて、低消費電力化を
妨げる一因となっている。

第２０図には、上記スタティック型ＲＡＭの低消費電力
化を図る一つの手段として提案された単一選択型メモリ
アレイの回路図が部分的に示されている。インバータ回
路Ｎ３０及びＮ３１からなるラッチの一対の入出力ノー
ドと対応する相補データ線Ｄｑ−Ｄｑとの間には、上記
行選択制御ＭＯ３ＦＥＴＱ８６及びＱ８７と直列形感に
、列選択制御ＭＯ３ＦＥＴＱ８８及びＱ８９が設けられ
る。ＭＯ３ＦＥＴＱ８６及びＱ８７のゲートは、ウアド
レスに従った行単位の選択を受ける。同様に、ＭＯＳＦ
ＥＴＱ８８及びＱ８９のゲートは、対応するＹワード線
ＷＹ（１等に共通結合され、カラムアドレスに従った列
単位の選択を受ける。その結果、上記ロウアドレスなら
びにカラムアドレスによって指定される１個のメモリセ
ルのみが、対応する相補データ線Ｄｑ−Ｄｑ等に択一的
に結合され、スタティック型ＲＡＭの読み出し電流が著
しく削減される。

上記単一選択型メモリアレイを有するスタティック型Ｒ
ＡＭについては、例えば、特公昭６〇−８５５３号公報
等に記載されている。

〔発明が解決しようとする課題〕

論理集積回路装置が大規模化され高性能化されるのにと
もなって、これに搭載されるスタティック型ＲＡＭが大
容量化され、また多ポート化される傾向にある０本願発
明者等も、第２１図に示される２ボ一トＲＡＭのメモリ
アレイを開発し、さらにこのメモリアレイをもとに、第
２２図に示される単一選択型のメモリアレイを考えた。

ところが、このメモリアレイでは、メモリセルあたり合
計１２１囚のＭＯＳＦＥＴが必要となり、また列あたり
合計６本の相補データ線１）ｗｑ−１）ｗｑ及びＤｒｑ
−ＤｒｑならびにＹワード線Ｗ　Ｙ　ｗ　ｑ及びＷＹｒ
ｑ等が必要となる。その結果、メモリアレイのレイアウ
ト所要面積が増大し、スタティック型ＲＡＭのチップが
大型化する。

これに対処するため、上記特公昭６０−８５５３号公報
では、さらに、相補データ線ＤＷｑ−Ｄｗｑ及びＤｒｑ
−Ｄｒｑ等を門接する２列のメモリセルで共有し、また
行選択制御ＭＯ５ＦＥＴＱ９０〜Ｑ９３を隣接する列に
配置された２個のメモリセルで共有する方法が提案され
ている。しかし、この方法を採ったとしても、依然メモ
リセルあたり１０価のＭＯＳ　Ｆ　ＥＴが必要であり、
また列あたり４本の信号線が必要である。そこで、本願
発明者等は、さらにメモリアレイを構成するデータ線の
単一線化を考えたが、これに適合しうる効果的なシング
ルエンド型センスアンプがなかった。このため、スタテ
ィック型ＲＡＭのレイアウト所要面積が思うように縮小
されず、スタティック型ＲＡＭを搭載する論理集積回路
装置等の低コスト化が制限される結果となった。

この発明の目的は、低消費電力化及びレイアウト所要面
積の縮小を図ったスタティック型ＲＡＭ等の半導体記憶
装置を提供し、これに通した各種のメモリアレイ及びシ
ングルエンド型センスアンプを提供することにある。こ
の発明の他の目的は、スタティック型ＲＡＭを搭載する
大規模論理集積回路装置等の低消費電力化及び低コスト
化を図ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、スタティック型Ｒ，ＡＭ等のメモリアレイを
構成するデータ線を単一化し、これらのデータ線が選択
的に接続されるセンスアンプをシングルエンド型とする
。また、上記メモリアレイを単−選択型とし、データ線
を隣接する２列のメモリセルで共有するとともに、行選
択制御ＭＯ３ＦＥＴを隣接する列に配置される２個のメ
モリセルで共有する。さらに、シングルエンド型のセン
スアンプを、電流ミラー型のセンス回路を基本に構成し
、共通データ線に結合される上記センス回路の非反転入
力ノードとその反転入力ノードとの間に、共通データ線
のチャージシェア後のレベルヲー時的に伝達する短絡手
段を設ける。

〔作　　用〕

上記した手段によれば、スタティック型ＲＡＭの読み出
し電流を著しく削減しつつ、メモリアレイの列あたりの
所要信号線数を削減し、またメモリセルあたりの所要Ｍ
ＯＳ　Ｆ　ＥＴ数を削減できる。

また、データ線の単一化に適合しかつ安定動作しうるシ
ングルエンド型のセンスアンプを実現し、スタティック
型ＲＡＭ等のデータ線の単一化を推進できる。その結果
、スタティック型ＲＡＭの低消費電力化及びレイアウト
所要面積の縮小を図り、スタティック型ＲＡＭを搭載す
る大規模論理集積回路装置等の低消費電力化及び低コス
ト化を図ることができる。

第３図には、この発明が通用されたスタティック型ＲＡ
Ｍの一実施例のブロック図が示されている。また、第１
図には、第３図のスタティック型ＲＡＭのメモリアレイ
ＭＡＲＹ及びカラムスイッチＣ８Ｗの一実施例の回路図
が示され、第２図には、センスアンプＳＡ及びライトア
ンプＷＡの一実施例の回路図が示されている。さらに、
第４図には、第３図のスタティック型ＲＡＭの読み出し
動作の一実施例のタイミング図が示されている。

これらの図に従って、この実施例のスタティック型ＲＡ
Ｍの構成と動作の概要ならびにその特徴を説明する。な
お、このスタティック型ＲＡＭは、特に制限されないが
、例えばディジタル処理システム等の大規模論理集積回
路装置に搭載される。

第１図及び第２図に示される各回路素子ならびに第３図
の各ブロックを構成する回路素子は、大規模論理集積回
路装置の図示されない他の回路素子とともに、特に制限
されないが、単結晶シリコンのような１個の半導体基板
上において形成される。

以下の図において、チャンネル（バックゲート）部に矢
印が付加されるＭＯＳ　Ｆ　ＥＴはＰチャンネル型（第
２導電型）であり、矢印の付加されないＮチャンネル型
（第１導電型）のＭＯＳＦＥＴと区別して示される。

第３図において、この実施例のスタティック型ＲＡＭは
、特に制限されないが、２ポ一トＲＡＭとされ、その二
つのアクセスポートは、それぞれ書き込みポート及び読
み出しボートとして専用化される。このうち、書き込み
ポートには、特に制限されないが、論理集積回路装置の
図示されない前段回路から、起動制御信号となる書き込
みクロック信号ＣＷが供給され、さらに入力データＤｌ
ｎ及びに＋１ビツトの書き込みアドレス信号ＡＷＯ〜Ａ
Ｗｋが供給される。同様に、読み出しボートには、特に
制限されないが、上記前段回路から、起動制御信号とな
る読み出しクロック信号ＣＲが供給され、さらにに＋ｌ
ビットの読み出しアドレス信号ＡＲＯ−ＡＲｋが供給さ
れる。読み出しボートから出力される読み出し信号は、
出力データｏｕｔとして、論理集積回路装置の図示され
ない後段回路に供給される。

スタティック型ＲＡＭは、特に制限されないが、その大
半のレイアウト面積を占めて配置されるメモリアレイＭ
ＡＲＹ及びカラムスイッチＣ８Ｗを基本構成とする。ま
た、特に制限されないが、上記書き込みポートに対応し
て設けられる書き込み用アドレスバッファＡＢＷと書き
込み用ＸアドレスデコーダＸ　Ａ　Ｄ　Ｗ及び書き込み
用ＹアドレスデコーダＹＡＤＷならびにライトアンプＷ
Ａ及びデータ人カバフフ７ＤＩＢを備え、上記読み出し
ボートに対応して設けられる読み出し用アドレスバッフ
ァＡＢＲと読み出し用ＸアドレスデコーダＸＡＤＲ及び
読み出し用ＹアドレスデコーダＹＡＤＲならびにセンス
アンプＳＡ及びデータ出力バッファＤＯＢを備える。

メモリアレイＭＡＲＹは、特に制限されないが、第１図
に示されるように、水平方向に平行して配置されるｍ＋
１本の書き込み用ＸワードｕＡＷ　Ｘ　ｖＯ〜ＷＸｗｍ
（第１のＸワード線）及び読み出し用Ｘワード線ＷＸ　
ｒ　Ｏ〜ＷＸ　ｒｍ　（第２のＸワード線）を含み、ま
た垂直方向に平行して配置される（ｎ＋１）／２本の書
き込み用データ線Ｄｗｌないし［］ｗｎ　（第１のデー
タＩｊＩ）とｆｉ＋１本の読み出し用データ１１！ｔＤ
ｒｏ〜Ｄｒｎ（第２のデータ線）及び書き込み用Ｙワー
ド線Ｗ　Ｙ　ｗ　Ｏ〜Ｗ　Ｙ　ｗｎ（第１のＹワード線
）とを含む、上記Ｘワード線ならびに上記データ線及び
Ｙワード線の交点には、（ｍ＋１）ｘ　（Ｈ＋ｌ）個の
スタティック型メモリセルＭＣ０Ｏ〜ＭＣ０ｎないしＭ
　Ｃｍ　Ｏ〜ＭＣｍｎが格子状に配置される。言うまで
もなく、上記書き込み用Ｘワード線Ｗ　Ｘ　ｗ　Ｏ−Ｗ
　Ｘ　ｙ　ｍと書き込み用Ｙワード線ＷＹＷＯ〜Ｗ　Ｙ
　ｗ　ｎならびに書き込み用データ線ＤＷＩないしｐｗ
ｎはスタティック型ＲＡＭの書き込みポートに対応し、
上記読み出し用Ｘワード１ｊｌＷＸ　ｒ　Ｏ〜ＷＸ　ｒ
　ｍならびに読み出し用データ線ＤｒＯ”Ｄｒｎはスタ
ティック型ＲＡＭの読み出しポートに対応する。この実
施例において、上記書き込み用データ線及び読み出し用
データ線は、それぞれ単一化される。

その結果、スタティック型ＲＡＭのメモリセルが簡素化
され、メモリアレイの列あたりの所要信号線数が削減さ
れるものとなる。

メモリアレイＭＡＲＹを構成する各メモリセルＭＣは、
特に制限されないが、第１図のメモリセルＭＣ０Ｏ及び
ＭＣ０Ｉに代表して示されるように、一対のＣＭＯＳイ
ンバータ回路Ｎｌ及びＮ２あるいはＮ３及びＮ４が交差
接続されてなるラッチを基本構成とする。この実施例に
おいて、インバータ回路Ｎ１の入力端子及びインバータ
回路Ｎ２の出力端子の共通結合されたノードは、基本的
には入出力兼用ノードであるが、各ラッチの入力ノード
として専用化される。同様に、インバータ回路Ｎ１の出
力端子とインバータ回路Ｎ２の入力端子の共通結合され
たノードは、基本的には入出力兼用ノードであるが、各
ラッチの出力ノードとして専用化される。さらに、その
出力端子が各ラッチの上記入力ノードに結合されるイン
バータ回路Ｎ２及びＮ４は、他方のインバータ回路Ｎ１
又はＮ３に比較して小さな駆動部力を持つように設計さ
れる。その結果、メモリセルに対する書き込み経路及び
読み出し経路が分離され、スタティック型ＲＡ　Ｍの書
き込み電流が削減されるとともに、書き込み動作の安定
化が図られる。

各ラッチの入力ノードは、書き込み用の列選択制御ＭＯ
ＳＦＥＴＱ３５又はＱ３８（第１５（７）ＭＯＳＦＥＴ
）に結合され、さらに書き込み用の行選択制御ＭＯ３Ｆ
ＥＴＱ３９　（第１２のＭＯＳＦＥＴ）を介して、対応
する書き込み用データ線ＤｗｌないしＤｗｎに結合され
る。上記行選択制御ＭＯ３ＦＥＴＱ３９のゲートは、対
応するＸワード線ＷＸｗＯ”ＷＸｗｍにそれぞれ共通結
合され、列選択制ｇＪＭＯ８ＦＥＴＱ３５及びＱ３Ｂの
ゲートは、対応するＹワード線ＷＹＷＯ〜Ｗ　Ｙ　ｗ　
ｎにそれぞれ共通結合される。つまり、この実施例のメ
モリアレイＭＡＲＹでは、メモリセルが書き込みポート
において択一的に選択され、いわゆる単一選択方式とさ
れる。また、書き込み用データ線ＤＷＩないしＩ）ｗｎ
が隣接する２列のメモリセルによって共有され、行選択
制御ＭＯ３ＦＥＴＱ３９がそれぞれ隣接する列に配置さ
れる２個のメモリセルによって共有される。その結果、
スタティック型ＲＡＭのメモリセルがさらに簡素化され
るとともに、列方向の所要信号線数がさらに削減される
ものとなる。

一方、各ラッチの出力ノードは、読み出し用ＭＯ３ＦＥ
ＴＱ３４又はＱ３７（第１４のＭＯＳＦＥＴ）のゲート
に結合される。これらのＭＯ５ＦＥＴＱ３４及びＱ３７
のソースは回路の接地電位（第１の電源電圧）に結合さ
れ、そのドレインは、読み出し用の行選択制御ＭＯ３Ｆ
ＥＴＱ３３又はＱ３６（第１３のＭＯＳＦＥＴ）を介し
て、対応する読み出し用データ線ＤｒＯ〜Ｄｒｎ　（第
２のデータ線）にそれぞれ結合される。つまり、この実
施例のメモリアレイＭＡＲＹでは、各ラッチの出力ノー
ドが、読み出し用ＭＯ３ＦＥＴＱ３４又はＱ３７のゲー
トを介して、間接的に対応する読み出し用データ線Ｄｒ
Ｏ−ｗＤｒｎに結合される。

その結果、後述するように、読み出し動作にともなうメ
モリセルの保持データの破損を防止できるため、読み出
しデータ線及び読み出し共通データ線のプリチャージレ
ベル等に関する制限が解かれるものとなる。

メモリアレイＭＡＲＹを構成する書き込み用Ｘワード線
ＷＸｗＯ〜Ｗ　Ｘ　ｗ　ｍは、書き込み用Ｘアドレスデ
コーダＸＡＤＷに結合され、択一的に選択状態とされる
。同様に、メモリアレイＭＡＲＹを構成する読み出し用
Ｘワード線ＷＸｒＯ〜ＷＸｒｍは、読み出し用Ｘアドレ
スデコーダＸＡＤＲに結合され、択一的に選択状態とさ
れる。書き込み用ＸアドレスデコーダＸＡＤＷには、第
３図に示されるように、書き込み用アドレスバッファＡ
ＢＷからｌ＋ｌピントの内部アドレス信号ａＷＸＯ〜ａ
ｗｘｉが供給され、タイミング発生回路ＴＧからタイミ
ング信号φｘｗが供給される。同様に、読み出し用Ｘア
ドレスデコーダＸＡＤＲには、読み出し用アドレスバッ
ファＡＢＲからｔ＋１ピントの内部アドレス信号ａ　ｒ
ｘＱ〜ａｒｘｉが供給され、タイミング発生回路ＴＧか
らタイミング信号φｘｒが供給される。ここで、タイミ
ング信号φｘｗは、特に制服されないが、通常ロウレベ
ルとされ、書き込みクロック信号ＣＷのハイレベルを受
けて書き込みポートが選択状態とされるとき、所定のタ
イミングでハイレベルとされる。同様に、タイミング１
ｇ号φＸ「は、第４図に示されるように、通常ロウレベ
ルとされ、読み出し用クロック信号ＣＲのハイレベルを
受けて読み出しボートが選択状態とされるとき、所定の
タイミングでハイレヘルとされる。

書き込み用ＸアドレスデコーダＸＡＤＷは、上記タイミ
ング信号φｘｗがハイレベルとされることで、選択的に
動作状態とされる。この動作状態において、書き込み用
ＸアドレスデコーダＸＡＤＷは、上記内部アドレス信号
ａｗｘＱ−ｗａｗｘｉをデコードし、対応する書き込み
用Ｘワード線ＷＸＷＯ＝ＷＸｗｍを択一的にハイレベル
の選択状態とする。同様に、読み出し用Ｘアドレスデコ
ーダＸＡＤＲは、上記タイミング信号φｘｒがハイレベ
ルとされることで、選択的に動作状態とされる。この動
作状態において、読み出し用ＸアドレスデコーダＸＡＤ
Ｒは、上記内部アドレス信号ａｒｘＱ〜ａｒｘｉをデコ
ードし、対応する読み出し用Ｘワード線ＷＸｒ　０ｘＷ
Ｘ　ｒｍを択一的にハイレベルの選択状態とする。

暑き込み用アドレスバッファＡＢＷは、論理集積回路装
置の図示されない前段回路から供給されるに十１ビット
の書き込みアドレス信号ＡＷＯ〜ＡＷｋを取り込み、こ
れを保持する。また、これらの書き込みアドレス信号を
もとに、１＋１ビ。

トの内部アドレス信号ａｗｘＱｘａｗｘｌならびにｊ＋
ｌビットの内部アドレス信号ａｗｙ　Ｑ〜ａｗｙｊを形
成する。このうち、内部アドレス信号ａｗｘＱ−ｗａｗ
ｘｉは、前述のように、書き込み用Ｘアドレスデコーダ
ＸＡＤＷに供給され、内部アドレス信号ａｗｙＱｘａｗ
ｙｊは、後述する書き込み用ＹアドレスデコーダＹＡＤ
Ｗに供給され、る、同様に、読み出し用アドレスバッフ
ァＡＢＲは、論理集積回路装置の図示されない前段回路
から供給されるに＋ｌビットの読み出しアドレス信号Ａ
ＲＯ〜ＡＲｋを取り込み、これを保持する。

また、これらの読み出しアドレス信号をもとに、ｉ＋ｌ
ピントの内部アドレス信号ａｒｘＱｘａｒｘｉならびに
ｊ＋ｌビットの内部アドレス（菌寄ａｒｙＱｘａｒｙｊ
を形成する。このうち、内部アドレス信号ａｒｘＯｘａ
ｒｘｉは、前述のように、読み出し用Ｘアドレスデコー
ダＸＡＤＲに供給され、内部アドレス信号ａｒｙＱ〜ａ
ｒｙｊは、後述する読み出し用ＹアドレスデコーダＹＡ
ＤＲに供給される。

一方、メモリアレイＭＡＲＹを構成する書き込み用Ｙ’
７−ド線Ｗ　Ｙ　ｗ　Ｏ〜Ｗ　Ｙｗ　（１は、第１図に
示されるように、カラムスイッチＣ３Ｗを経て、書き込
み用ＹアドレスデコーダＹＡＤＷに結合され、択一的に
選択状態とされる。書き込み用ＹアドレスデコーダＹＡ
ＤＷには、第３図に示されるように、書き込み用アドレ
スバッファＡＢＷからｊ＋１ビットの内部アドレス信号
ａｗｙ　Ｑ〜ａＷｙｊが供給され、タイミング発生回路
ＴＧからタイミング信号φｙｗが供給される。ここで、
タイミング信号φｙｗは、通常ロウレベルとされ、書き
込みクロック信号ＣＷのハイレベルを受けて書き込みボ
ートが選択状態とされるとき、所定のタイミングでハイ
レベルとされる。

書き込み用ＹアドレスデコーダＹＡＤＷは、上記タイミ
ング信号φｙｗがハイレベルとされることで、選択的に
動作状態とされる。この動作状態において、書き込み用
ＹアドレスデコーダＹＡＤＷは、上記内部アドレス信号
ａｗｙＱ〜ａｗｙ　ｊをデコードし、対応する書き込み
用Ｙワード線ＷＹＷＯ〜Ｗ　Ｙ　ｗ　ｎを択一的にハイ
レベルの選択状態とする。

次に、メモリアレイＭＡＲＹを構成する書き込み用デー
タ線ＤＷＩないしｌａｗｎは、特に制限されないが、そ
の一方において、対応するＰチャンネル型のプリチャー
ジＭＯ３ＦＥＴＱＩを介して回路の電源電圧（第２の電
源電圧）に結合され、その他方において、カラムスイッ
チＣ８Ｗの対応するスイッチＭＯ３ＦＥＴＱ３・Ｑ４１
及びＱ４・Ｑ４２（第１のスイッチ手段）を介して、書
き込み用共通データ線ＣＤＷ　（第１の共通データ線）
に選択的に接続される。ここで、回路の電源電圧は、特
に制限されないが、＋５Ｖのような正の電源電圧とされ
る。

プリチャージＭＯＳＦＥＴＱＩのゲートは共通結合され
、タイミング発生回路ＴＧから反転タイミング信号φｐ
ｗが供給される。ここで、反転タイミング信号１７；は
、特に制限されないが、書き込みボートが非選択状態と
されるときロウレベルとされ、選択状態とされるとき、
所定のタイミングでハイレベルとされる。

プリチャージＭＯ３ＦＥＴＱＩは、書き込みボートが非
選択状態とされ上記反転タイミング信号１ｖマがロウレ
ベルとされることで選択的にオン状態となり、対応する
書き込み用データ線ＤＷＩないしＤｗｎを回路の電源電
圧のようなノ＼イレベルにプリチャージする。書き込み
ボートが選択状態とされ上記反転タイミング信号φｐｗ
が７１イレベルとされるとき、これらのプリチャージＭ
ＯＳＦＥＴＱＩはオフ状態となる。

同様に、メモリアレイＭＡＲＹを構成する読み出し用デ
ータ線ＤｒＯ〜Ｄｒｎは、特に制限されないが、その一
方において、対応するＮチャンネル型のプリチャージＭ
Ｏ３ＦＥＴＱ３１又はＱ３２を介して回路の接地電位に
結合され、その他方において、カラムスイッチＣ３Ｗの
対応するスイッチＭＯ５ＦＥＴＱ２・Ｑ４０又はＱ５・
Ｑ４３（第２のスイッチ手段）を介して、読み出し用共
通データ線ＣＤｒ（第２の共通データ線）に選択的に接
続される。

プリチャージＭＯ５ＦＥＴＱ３１及びＱ３２のゲートは
共通結合され、タイミング発生回路ＴＧからタイミング
信号φｐｒが供給される。ここで、タイミング信号φｐ
ｒは、特に制限されないが、第４図に示されるように、
読み出しボートが非選択状態とされるときハイレベルと
され、選択状態とされるとき、所定のタイミングでロウ
レベルとされる。

プリチャージＭＯ３ＦＥＴＱ３１及びＱ３２は、読み出
しボートが非選択状態とされ上記タイミング信号φｐｒ
がハイレベルとされることで選択的にオン状態となる。

その結果、対応する読み出し用データ線ＤｒＯ〜Ｄｒｎ
は、第４図に示されるように、回路の接地電位のような
ロウレベルにプリチャージされる。読み出しボートが選
択状態とされ上記タイミング信号φｐｒがロウレベルと
されるとき、これらのプリチャージＭＯ３ＦＥＴＱ３１
及びＱ３２はオフ状態となる。

カラムスイッチＣ８Ｗは、特に制限されないが、メモリ
アレイＭＡＲＹの書き込み用データ線ｐｗ１ないしＤｗ
ｎに対応して設けられ（ｎ＋１）／２組の相補スイッチ
ＭＯ３ＦＥＴＱ３・Ｑ４１及びＱ４・Ｑ４２と、読み出
し用データ線ＤｒＯ〜Ｄｒｎに対応して設けられるｆｉ
＋１個の相補スイッチＭＯ３ＦＢＴＱ２・Ｑ４０又はＱ
５・Ｑ４３を含む、このうち、相補スイッチＭＯ３ＦＥ
ＴＱ３・Ｑ４１及びＱ４・Ｑ４２は、各組ごとにそれぞ
れ共通結合され、さらにその一方はメモリアレイＭＡＲ
Ｙの対応する書き込み用データ線Ｄｗｌないしｐｗｎに
結合され、その他方は書き込み用共通データ線ＣＤｗに
共通結合される。ＭＯ３ＦＥＴＱ４１及びＱ４２のゲー
トは、対応する上記書き込み用Ｙワード線Ｗ　Ｙ　ｗ　
Ｏ”　Ｗ　Ｙ　ｗ　ｎに結合され、ＭＯ３ＦＥＴＱ３及
びＱ４のゲートは、対応するインバータ回路Ｎ６及びＮ
７を介して、対応する上記書き込み用Ｙワード線ＷＹｗ
Ｏ〜ｗｙｗｎに結合される。その結果、上記書き込み用
データ線ＤｗｌないしＤｗｎは、対応する書き込み用Ｙ
ワード線ＷＹｗＯ又はｗｙｗｌないしＷ　Ｙ　ｗト１又
はＷ　Ｙ　ｗ　ｎが択一的にハイレベルとされることを
条件に、書き込み用共通データ線ＣＤＷに選択的に接続
状態とされる。

ところで、この実施例の書き込みポートでは、メモリセ
ルの入力ノードが択一的に選択されるため、選択動作の
みに限って言えば上記のようなカラムスイッチＣ３Ｗは
必要とされない、しかし、すべての書き込み用データ線
が書き込み用共通データ線に常時結合されることで、ラ
イトアンプＷＡに対する負荷が著しく大きなものとなり
、ライトアンプＷＡは相当の駆動能力を必要とする。こ
のため、この実施例では、上記のような書き込み用のス
イッチＭＯ３ＦＥＴを設けることで、書き込み用データ
線と書き込み用共通データ線を選択的に接続し、ライト
アンプＷＡの負荷を軽減し、その所要駆動能力の削減を
図っている。

一方、相補スイッチＭＯ３ＦＥＴＱ２・Ｑ４０及びＱ５
・Ｑ４３は、その一方がメモリアレイＭＡＲＹの対応す
る読み出し用データ線ＤｒＯ〜Ｄｒｎに結合され、その
他方が読み出し用共通データ線ＣＤｒに共通結合される
。ＭＯ３ＦＥＴＱ４０及びＱ４３のゲートは、対応する
読み出し用Ｙワード線ＷＹ　ｒ　Ｏ〜ＷＹ　ｒ　ｎに結
合され、ＭＯ３ＦＥＴＱ２及びＱ５のゲートは、対応す
るインバータ回路Ｎ５及びＮ８を介して、対応する上記
読み出し用Ｙワード線ＷＹｒＯ〜ＷＹｒｎに結合される
。これらの読み出し用Ｙワード線ＷＹｒＯ〜ＷＹｒｎは
、読み出し用ＹアドレスデコーダＹＡＤＲに結合され、
択一的にハイレベルの選択状態とされる。その結果、上
記読み出し用データ線ＤｒＯ〜Ｄｒｎは、対応する読み
出し用Ｙワード線ＷＹｒＯ〜ＷＹｒｎが択一的にハイレ
ベルとされることを条件に、読み出し用共通データ線Ｃ
Ｄｒに選択的に接続状態とされる。

読み出し用ＹアドレスデコーダＹＡＤＲには、第３図に
示されるように、読み出し用アドレスバッファＡＢＲか
らｊ＋１ビットの内部アドレス信号ａｒｙＯ−ａｒｙｊ
が供給され、タイミング発生回路ＴＧからタイミング信
号φｙｒが供給される。ここで、タイミング信号φｙ「
は、特に制限されないが、第４図に示されるように、通
常ロウレベルとされ、読み出しクロック信号ＣＲのハイ
レベルを受けて読み出しポートが選択状態とされるとき
、上記タイミング信号φｘｒに先立ってハイレベルとさ
れる。

読み出し用ＹアドレスデコーダＹＡＤＲは、上記タイミ
ング信号φｙｒがハイレベルとされることで、選択的に
動作状態とされる。この動作状態において、読み出し用
ＹアドレスデコーダＹＡＤＲは　上記内部アドレス信号
ａｒｙＯ−ａｒｙｊをデコードし、対応する上記読み出
し用Ｙワード線ＷＹｒＯ〜Ｗ　Ｙ　ｒ　ｎを択一的にハ
イレベルの選択状態とする。

この実施例のスタティック型ＲＡ　Ｍにおいて、上記読
み出し用データ線ＤｒＯ〜Ｄｒｎは、前述のように、読
み出しポートが非選択状態とされるとき、回路の接地電
位のようなロウレベルにプリチャージされる。また、読
み出し共通データ線ＣＤｒは、後述するように、読み出
しポートが非選択状態とされるとき、Ｐチャンネル型の
プリチャージＭＯ３ＦＥＴＱ８を介して回路の電源電圧
のようなハイレベルにプリチャージされる。さらに、読
み出し用Ｙワード線ＷＹｒＯ〜ＷＹｒｎは、第４図に示
されるように、読み出し用Ｘワード線ＷＸｒＯ〜Ｗ　Ｘ
　ｒ　ｍに先立って、択一的にハイレベルの選択状態と
される。

このため、まず、読み出し用Ｙワード線ＷＹｒＯ〜ＷＹ
ｒｎのいずれかがハイレベルとされ、対応する読み出し
用データ線ＤｒＯ〜Ｄｒｎと読み出し用共通データ線Ｃ
Ｄｒとが選択的に接続状態とされた時点で、それぞれの
寄生容量に応じたチャージシェアが生しる。その結果、
接続された読み出し用データ線及び読み出し用共通デー
タ線のレベルが、第４図に示されるように、所定のレベ
ルＶｒ（第１のレベル）に落ち着く、そして、読み出し
用Ｘワード線ＷＸ　ｒ　Ｑ　−ＷＸ　ｒ　ｍのいずれか
がハイレベルとされ対応するメモリセルの出力ノードが
上記読み出し用データ線に結合された時点で、その保持
データに従、た読み出し電流が択一的に流される。すな
わち、選択されたメモリセルの保持データが論理“１′
であると、対応するラッチの出力ノードがハイレベルと
され、読み出し用ＭＯ３ＦＥＴＱ３４又はＱ３７がオン
状態となる。このため、対応する読み出し用データ線Ｄ
ｒＯ〜Ｄｒｎ及び読み出し用共通データ線ＣＤｒのレベ
ルは、第４図に実線で示されるように、次第に低くされ
、結局回路の接地電位のようなロウレベルとなる。一方
、選択されたメモリセルの保持データが論理“Ｏ″であ
ると、対応するラッチの出力ノードがロウレベルとされ
、読み出し用ＭＯ３ＦＥＴＱ３４又はＱ３７はオフ状態
のままとされる。このため、対応する読み出し用データ
線ＤｒＯ〜ｐｒｎ及び読み出し用共通データ線ＣＤｒの
レベルは、上記チャージシェア後のレベルＶｒを維持し
ようとする。

この実施例では、後述するように、比較的小さなコンダ
クタンスを有しかつセンスアンプＳＡが動作状態とされ
る間継続してオン状態とされるＭＯ３ＦＥＴＱ９が、読
み出し用共通データ線ＣＤｒと回路の電源電圧との間に
設けられる。このため、選択されたメモリセルの保持デ
ータが論理“Ｏゝである場合、対応する読み出し用デー
タ線ＤｒＯ＝Ｄｒｎ及び読み出し用共通データ線ＣＤｒ
のレベルは、第４図に点線で示されるように、徐々に押
し上げられる。その結果、後述するように、スタティッ
ク型ＲＡＭの読み出し動作が、選択されたメモリセルの
保持データの如何にかかわらず安定化されるものとなる
。

ところで、この実施例のメモリアレイＭＡＲＹでば、読
み出し用Ｘワード線ＷＸ　ｒ　Ｏ”ＷＸ　ｒ　ｍが択一
的に選択されるとき、この読み出しＸワード線に結合さ
れるｎ＋１個のメモリセルの出力ノードが一斉に対応す
る読み出し用データ線ＤｒＯ〜Ｄｒｎに結合される。こ
れらの読み出し用データ線は、前述のように、カラムス
イッチｃｓｗの対応する相補スイッチＭＯ３ＦＥＴＱ２
・Ｑ４０又はＱ５・Ｑ４３がオン状態とされることで、
読み出し用共通データ線ＣＤｒに接続され、チャージシ
ェアによってそのレベルが上昇する。その結果、選択さ
れたメモリセルの保持データに従った読み出し電流が流
される。ところが、選択されない他の読み出し用データ
線に着目した場合、そのレベルはロウレベルのままとさ
れるため、メモリセルの読み出し用ＭＯ３ＦＥＴＱ３４
又はＱ３７がオン状態となっても読み出し電流は流され
ない。

つまり、この実施例のメモリアレイＭＡＲＹは、読み出
しポートの行選択がワード線栄位で行われいわゆる共通
選択方式を採るにもかかわらず、実質的に指定された１
個のメモリセルのみが選択されるいわゆる単一選択方式
とされる。その結果、上記書き込みボートが単一選択方
式とされることもあいまって、スタティック型ＲＡＭの
消費電力が著しく削減されるものとなる。

第３図において、書き込み用共通データ線ＣＤＷは、ラ
イトアンプＷＡの出力端子に結合され、読み出し用共通
データ線ＣＤｒは、センスアンプＳＡの入力端子に結合
される。ライトアンプＷＡの入力端子は、データ入カバ
ソファＤＩＢの出力端子に結合され、センスアンプＳＡ
の出力端子は、データ出力バッファＤＯＢの入力端子に
結合される。データ人カバソファＤＩＢの入力端子には
、論理集積回路装置の図示されない前段回路から入力デ
ータＤｉｎが供給され、データ出力バッファＤＯＢの出
力信号は、出力データｏｕｔとして論理集積回路装置の
図示されない後段回路に供給される。ライトアンプＷＡ
には、タイミング発生回路ＴＧから、タイミング信号φ
Ｗ及び上述の反転タイミング信号φｐｗが供給され、セ
ンスアンプＳＡには、上述のタイミング信号φｐｒが供
給される、また、データ出カバソファＤＯＢには、タイ
ミング信号φＯｅが供給される。ここで、タイミング信
号φＷは、通常ロウレベルとされ、書き込みポートが選
択状態とされるとき、所定のタイミングで一時的にハイ
レベルとされる。また、タイミング信号φａｓは、第４
図に示されるように、通常ロウレベルとされ、読み出し
ポートが選択状態とされるとき、他のタイミング信号に
遅れてハイレベルとされる。

データ入力バッファＤＩＢは、スタティック型ＲＡＭの
書き込みポートが選択状態とされるとき、論理集積回路
装置の図示されない前段回路から供給される入力データ
Ｄｉｎを取り込み、これを保持する。また、この入力デ
ータＤｉｎをもとに、内部入力データｄｉを形成し、ラ
イトアンプＷＡに供給する。

ライトアンプＷＡは、特に制限されないが、第２図に示
されるように、回路の電源電圧及び接地電位間に直列形
態に設けられる２個の出力ＭＯ３ＦＥＴＱ？及びＱ４４
を基本構成とする。これらのＭＯ３ＦＥＴＱ７及びＱ４
４の共通結合されたドレインは、上記書き込み用共通デ
ータ線ＣＤＷに結合され、さらにプリチャージＭＯＳ　
Ｆ　ＥＴＱ６を介して回路の電源電圧に結合される。こ
のプリチャージＭＯ３ＦＥＴＱ６のゲートには、上記反
転タイミング信号φｐｗが供給される。

ライトアンプＷＡの出力ＭＯ３ＦＥＴＱ７のゲートは、
ナントゲート回路ＮＡＧｌの出力端子に結合され、出力
ＭＯ３ＦＥＴＱ４４のゲートは、ノアゲート回路Ｎ０Ｇ
ｌの出力端子に結合される。

ナントゲート回路ＮＡＧ１の一方の入力端子には、上記
タイミング信号φＷが供給され、ノアゲート回路Ｎ０Ｇ
１の一方の入力端子には、上記タイミング信号φＷのイ
ンバータ回路ＮＩＯによる反転信号が供給される。ナン
トゲート回路ＮＡＧ１及びノアゲート回路Ｎ０Ｇｌの他
方の入力端子には、上記内部入力データｄｉのインバー
タ回路Ｎ９による反転信号が共通に供給される。

スタティック型ＲＡ　Ｍの書き込みポートが非選択状態
とされるとき、上記反転タイミング信号φｐｗならびに
タイミング信号φＷはともにロウレベルとされる。した
がって、ナントゲート回路ＮＡＧＩの出力信号は、内部
入力データｄｉに関係なくハイレベルに固定され、ノア
ゲート回路Ｎ。

Ｇｌの出力信号は、内部入力データｄｉに関係なくロウ
レベルに固定される。このため、出力ＭＯ３ＦＥＴＱ７
及びＱ４４は、ともにオフ状態となる。このとき、反転
タイミング信号φｐｗがロウレベルとされることで、プ
リチャージＭＯ３ＦＥＴＱ６がオン状態となり、書き込
み用共通データ線ＣＤｗは、回路の電源電圧のようなハ
イレベルにプリチャージされる。

スタティック、型ＲＡＭの書き込みポートが選択状態と
されると、まず反転タイミング信号φｐｗがハイレベル
とされ、続いてタイミング信号φＷが所定のタイミング
で一時的にハイレベルとされる。ライトアンプＷＡでは
、反転タイミング信号φｐｗがハイレベルとされること
で、プリチャージＭＯＳ　Ｆ　ＥＴＱ　６がオフ状態と
なり、書き込み用共通データ線ＣＤｗのプリチャージ動
作が停止される。また、タイミング信号φＷがハイレベ
ルとされることで、出力ＭＯ３ＦＥＴＱ？又はＱ４４が
内部入力データｄｉに従って相補的にオン状態となり、
書き込み用共通データ線ＣＤＷが選択的にロウレベル又
はハイレベルとされる。

すなわち、入力データＤｉｎが論理“１”とされ、内部
入力データｄｉがハイレベルとされるとき、ライトアン
プＷＡでは、タイミング信号φＷがハイレベルとされた
時点で、ノアゲート回路Ｎ０ＧＩの出力信号がハイレベ
ルとなる。したがって、出力ＭＯ３ＦＥＴＱ４４がオン
状態となり、書き込み用共通データ線ＣＤＷが回路の接
地電位のようなロウレベルとされる。書き込み用共通デ
ータ線ＣＤｗのロウレベルは、前述のように、カラムス
イッチＣ３Ｗ及び対応する書き込み用データ線ＤＷＩな
いしＤｗｎを介して、選択されたメモリセルに伝達され
る。その結果、対応するラッチの入力ノードがロウレベ
ルとされ、出力ノードがハイレベルとされる。このとき
、選択されたメモリセルのラッチを構成するインバータ
回路のうちその出力端子が上記入力ノードに結合される
インバータ回路Ｎ２は、前述のように、他方のインバー
タ回路Ｎｌに比較して小さな駆動能力を持つように設計
される。このため、この実施例のスタティック型ＲＡＭ
では、メモリセルの書き込みに必要な動作電流が削減さ
れ、また書き込み動作の安定化が図られる。

一方、入力データＤｉｎが論理“０”とされ、内部入力
データｄｉがロウレベルとされると、ライトアンプＷＡ
では、タイミング信号φＷがハイレベルとされた時点で
、ナントゲート回路ＮＡＧ１の出力信号がロウレベルと
なる。したがって、出力ＭＯ５ＦＥＴＱ７がオン状態と
なり、書き込み用共通データｌＪＩ　ＣＤ　ｗが回路の
電源電圧のようなハイレベルとされる。書き込み用共通
データ線ＣＤｗのハイレベルは、同様に、カラムスイッ
チＣ３Ｗ及び対応する書き込み用データ線ＤＷＩないし
［）ｗｎを介して、選択されたメモリセルに伝達される
。その結果、対応するラッチの入力ノードがハイレベル
とされ、その出力ノードがロウレベルとされる。

次に、センスアンプＳＡは、特に制限されないが、第２
図に示されるように、差動形態とされる一対のＭＯＳＦ
ＥＴＱ４６　（第１６のＭＯＳＦＥＴ）及びＱ４５（第
１７のＭＯＳＦＥＴ）を含むセンス回路（差動増幅回路
）を基本構成とする。

ＭＯＳＦＥＴＱ４６及びＱ４５のドレインと回路の電源
電圧との間には、ＭＯＳＦＥＴＱ１２　（第１８のＭＯ
ＳＦＥＴ＞及びＱｌｌ　（第１９１７）ＭＯＳＦＥＴ）
がそれぞれ設けられる。ＭＯＳＦＥＴＱ１２のゲートは
、そのドレインに結合され、さらにＭＯ３ＦＥＴＱＩ　
１のゲートに結合される。

これにより、ＭＯ３ＦＥＴＱＩ　２及びＱｌｌは、電流
ミラー形態とされる。ＭＯＳＦＥＴＱ４６及びＱ４５の
共通結合されたソースと回路の接地電位との間には、駆
動ＭＯ３ＦＥＴＱ４７　（第２０（７）ＭＯＳＦＥＴ）
が設けられる。駆動ＭＯ５ＦＥＴＱ４７のゲートには、
上記タイミング信号φｐｒのインバータ回路Ｎ１２によ
る反転遅延信号すなわちタイミング信号φｒｌが供給さ
れる。

ＭＯＳＦＥＴＱ４６のゲートは、このセンス回路の非反
転入力ノードｎｉとして、上記読み出し用共通データ線
ＣＤｒに結合され、特に制限されないが、さらにＭＯＳ
ＦＥＴＱ８　（第２３＜７）ＭＯＳＦＥＴ）及びＱ９　
（第２２のＭＯＳＦＥＴ）を介して回路の電源電圧に結
合される。このうち、ＭＯＳＦＥＴＱ９のゲートには、
上記タイミング信号φｐｒのインバータ回路Ｎ１２及び
Ｎ１３による遅延信号すなわち反転タイミング信号φｒ
２が供給され、ＭＯＳＦＥＴＱ８のゲートには、上記反
転タイミング信号ＴＴ下のインバータ回路Ｎ１４による
反転ｉ！ｉ！延信号すなわちタイミング信号φｒ３が供
給される。この実施例において、ＭＯＳＦＥＴＱ９は、
比較的小さなコンダクタンスを持つように設計される。

センスアンプＳＡは、さらに上記センス回路の非反転入
力ノードｎｉとＭＯＳＦＥＴＱ４５のゲートすなわち反
転入力ノードｎｉとの間に設けられる相補スイッチＭＯ
３ＦＥＴＱＩ　３・Ｑ４８　（第１の短絡手段）を含む
、このうち、ＭＯＳＦＥＴＱ１３のゲートには、上記タ
イミング信号φｒ３が供給され、ＭＯＳＦＥＴＱ４８の
ゲートには、上記タイミング信号φｒ３のインバータ回
路Ｎ１５による反転信号すなわち反転タイミング信号７
ｒ４が供給される。この実施例において、上記タイミン
グ信号φ７１及びφｒ３ならびに反転タイミング信号φ
ｒ２及び−ｒ４は、第４図に示されるような時間関係を
持つ。すなわち、タイミング信号ψｒｌは、タイミング
信号φｐｒをやや遅延して反転した信号とされ、反転タ
イミング信号７ｒ２は、上記タイミング信号φｒ１をや
や遅延して反転した信号とされる。さらに、タイミング
信号φ「３は、上記反転タイミング信号φｒ２をやや遅
延して反転した信号とされ、反転タイミング信号ψｒ４
は、上記タイミング信号φｒ３をほぼ遅延なく反転した
信号とされる。上記相補スイッチＭＯ３ＦＥＴＱＩ　３
・Ｑ４８は、タイミング信号φｒ３がロウレベル′とさ
れ反転タイミング信号φｒ４がハイレベルとされるとき
、はぼ同時にオン状態となり、センス回路の非反転入力
ノードｎｌと反転入力ノードｎｉを短絡する。

ＭＯ５ＦＥＴＱ４５及びＱｌｌの共通結合されたドレイ
ンは、このセンス回路の非反転出力ノードｎｏとして、
出力インバータ回路Ｎｉｌの入力端子に結合され、さら
にブリセントＭＯ３ＦＥＴＱＩＯ（第２１のＭＯＳＦＥ
Ｔ）を介して回路の電源電圧に結合される。このＭＯ３
ＦＥＴＱＩＯのゲートには、上記タイミング信号φｒｌ
が供給される。出力インバータ回路ＮＩＬの出力信号は
、センスアンプＳＡの出力信号すなわち内部出力データ
ｄＯとして、データ出力パンツ７ＤＯＢに供給される。

この実施例のセンスアンプＳＡは、特に制限されないが
、さらに上記センス回路の非反転出力ノードｎｏとＭＯ
３ＦＥＴＱ４６及びＱ１０の共通結合されたドレインす
なわち反転出力ノードｎ。

との間に設けられる相補スイッチＭＯ３ＦＥＴＱ１４・
Ｑ４９（第２の短絡手段）を含む、このうち、ＭＯ３Ｆ
ＥＴＱＩ　４のゲートには、上記タイミング信号φｒ３
が供給され、ＭＯ５ＦＥＴＱ４９のゲートには、上記反
転タイミング信号φｒ４が供給される。これにより、相
補スイッチＭＯ３ＦＥＴＱ１４−Ｑ４９は、タイミング
信号φｒ３がロウレベルとされ、反転タイミング信号φ
ｒ４がハイレベルとされるとき、上記相補スイッチＭＯ
３ＦＥＴＱＩ　３・Ｑ４８と同時にオン状態となり、セ
ンス回路の非反転出力ノードｎｏと反転出力ノードｒ下
を短絡する。

スタティック型ＲＡ　Ｍの読み出しポートが非選択状態
とされ、上記タイミング信号φｐｒがハイレベルとされ
るとき、第４図に示されるように、タイミング信号φｒ
ｌ及びφｒ３はロウレベルとされ、反転タイミング信号
φｒ２及びφｒ４はハイレベルとされる。したがって、
センスアンプＳＡでは、プリチャージＭＯ３ＦＥＴＱ８
ならびにプリセットＭＯ３ＦＥＴＱＩ　Ｏがオン状態と
なり、ＭＯ３ＦＥＴＱ９及び駆動ＭＯ３ＦＥＴＱ４７が
オフ状態となる。また、相補スイッチＭＯ３ＦＥＴＱ１
３・Ｑ４８及びＱ１４・Ｑ４９がともにオン状態となり
、センス回路の非反転入力ノードｎｉと反転入力ノード
ｎｉならびに非反転出力ノードｎｏと反転出力ノードτ
τが短絡される。これにより、センス回路は、非動作状
態とされ、その非反転入力ノードｎｉすなわち読み出し
用共通データ線ＣＤｒと非反転出力ノードｎｏは、回路
の電？Ｊ！Ａ電圧のようなハイレベルにプリチャージさ
れる。これらのハイレベルは、上記相補スイッチＭＯ３
ＦＥＴＱ１３・Ｑ４Ｂ及びＱ１４・Ｑ４９を介して、セ
ンス回路の反転入力ノードｎｉ及び反転出力ノードＴτ
にも伝達される。センスアンプＳＡの出力信号すなわち
内部出力データｄＯは、センス回路の非反転出力ノード
ｎｏがハイレベルとされることで、ロウレベルとされる
。

スタティック型ＲＡＭの読み出しボートが選択伊態とさ
れタイミング信号φｐｒがロウレベルとされると、セン
スアンプＳＡでは、第４図に示されるように、まずやや
遅れてタイミング信号φ「１がハイレベルとされ、さら
にやや遅れて反転タイミング信号φｒ２がロウレベルと
される。また、これにやや遅れてタイミング信号φｒ３
がノ＼イレベルとされ、はぼ同時に反転タイミング信号
φｒ４がロウレベルとされる。ここで、上記タイミング
信号φｒｌがハイレベルとされるタイミングは、特に制
限されないが、カラムスイッチＣ８Ｗによる読み出し用
データ線の選択動作すなわち列選択動作が開始される直
前とされ、タイミング信号φｒ３がハイレベルとされ反
転タイミング信号φｒ４がロウレベルとされるタイミン
グは、上記読み出し用データ線の選択動作が終了してか
ら読み出し用Ｘワード線による行選択動作が開始される
までの間とされる。

センスアンプＳＡでは、まず上記タイミング信号φｒ１
がハイレベルとされることで、ＭＯ３ＦＥＴＱＩＯがオ
フ状態となり、駆動’ＭＯ３ＦＥＴＱ４７がオン状態と
なる。したがって、非反転出力ノードｎＯのプリセット
動作が停止されるとともに、センス回路が、その非反転
出力ノードｎＯ及び反転出力ノードｒτが短絡されたま
まの状態で、動作状態とされる。このため、センス回路
の非反転出力ノードｎＯ及び反転自力ノードｎｏは、と
もにほぼ中心レベルまで低下される。これにより、プリ
チャージＭＯ３ＦＥＴＱＩ　Ｏが設けられることにとも
なうオフセットが解消され、非反転出力ノードｎｏ及び
反転出力ノードτ７の動作開始直前のレベルが均一化さ
れる。その結果、この実施例のセンス回路は、相補スイ
ッチＭＯ３ＦＥＴＱＩ４・Ｑ４９が付加されない従来の
センス回路に比較して、その動作が安定化され、等測的
にスタティック型ＲＡＭの読み出し動作が高速化される
ものとなる。

次に、センスアンプＳＡでは、反転タイミング信号φｒ
２がロウレベルとされることで、ＭＯ３ＦＥＴＱ９がオ
ン状態となる。このＭＯ３ＦＥＴＱ９は、前述のように
、比較的小さなコンダクタンスを持つように設計され、
またセンス回路が動作状態とされる間、継続してオン状
態とされる。

その結果、ＭＯ３ＦＥＴＱ９は、第４図に点線で示され
るように、選択されたメモリセルの保持データが論理“
０”である場合に、読み出し用共通データ線ＣＤｒのレ
ベルを徐々に上昇させ、センス回路の動作を安定化させ
る作用を持つ。

ところで、タイミング信号φｒ３がハイレベルとされ反
転タイミング信号φｒ４がロウレベルとされるのに先立
って、メモリアレイＭＡＲＹ及びカラムスイッチＣ８Ｗ
では、読み出し用ＹワードＰＡＷＹｒＯ〜ＷＹｒｎによ
る読み出し用データ線ＤｒＯ”Ｄｒｎの選択動作が開始
され、指定される１本の読み出し用データ線と読み出し
用共通データ線ＣＤｒが接続状態とされる。そして、前
述のように、チャージシェア作用によって選択された読
み出し用データ線のレベルが上昇し、読み出し用共通デ
ータ線ＣＤｒのレベルが低下して、ともに所定のレベル
に到達する。ここで、チャージシェア終了後のレベルＶ
ｓは、回路の電源電圧Ｖｃｃとし、選択された読み出し
用データ線及び読み出し用共通データ線ＣＤｒの寄生容
量をそれぞれｃｄ及びＣｃとするとき、 Ｃｃ Ｖｓ−ＶｃｃＸ Ｃｃ＋Ｃｄ となる０通常のスタティック型ＲＡＭにおいて、上記読
み出し用データ線の寄生容量Ｃｄは、読み出し用共通デ
ータ線の寄生容量Ｃｃに比較して例えば４倍程度大きい
、したがって、上記チャージシェア後のレベルＶａは、
回路の電源電圧Ｖｃｃを＋５Ｖとするとき、約＋ｔＶの
ような低いレベルとなり、センスアンプＳＡの差動増幅
回路が効率的に動作できるバイアス電圧とならない、こ
のため、この実施例のセンスアンプＳＡでは、読み出し
用データ線の選択動作が開始されてから、言い換えると
選択された統み出し用データ線及び読み出し用共通デー
タ線ＣＤｒによるチャージシェアが開始されてから、相
補スイッチＭＯ３ＦＥＴＱ１３・Ｑ４８によるセンス回
路の非反転入力ノードｎｉ及び反転入力ノードｎｉの短
絡処理が解かれるまでの間、ＭＯ８ＦＥＴＱ８がオン状
態のままとされる。その結果、選択された読み出し用デ
ータ線及び読み出し用共通データ線ＣＤｒのレベルが押
し上げられ、回路の電源電圧Ｖｃｃの二分の１のような
所定のレベルＶｒ（第１のレベル）とされる、これによ
り、センスアンプＳＡのセンス回路に対して、最も効率
的なバイアス電圧が与えられるものとなる。

タイミング信号φｒ３がハイレベルとされ、反転タイミ
ング信号φｒ４がロウレベルとされると、センスアンプ
ＳＡでは、相補スイッチＭＯ３ＦＥＴＱ１３・Ｑ４Ｂ及
びＱ１４・Ｑ４９がオフ状態となり、センス回路の非反
転入力ノードｎｉ及び反転入カッーＦｎｉ間ならびに非
反転出力ノードｎｏ及び反転出力ノードに；“間の短絡
処理が解かれる。また、上記プリチャージＭＯ３ＦＥＴ
ＱＢがオフ状態となり、読み出し用共通データ線Ｃ’Ｄ
ｒのプリチャージ動作が停止される。これにより、セン
ス回路は、実質的に増幅動作を行いうる状態とされ、読
み出し用共通データ線ＣＤｒにメモリセルの読み出し信
号が伝達されるのを待ち合わせる。ところで、センス回
路の反転入力ノードｎ４には、次に相補スイッチＭＯ３
ＦＥＴＱ１３・Ｑ４８がオン状態とされるまでの間、上
記レベル■ｒが保持され、読み出し信号の増幅動作を行
う基準電位とされる。

メモリアレイＭＡＲＹの読み出し用Ｘワード線ＷＸ　ｒ
　Ｏ＝ＷＸ　ｒ　ｍが択一的にハイレベルとされ、行選
択動作が行われると、選択された１個のメモリセルの読
み出し信号が、すでに選択済みの読み出し用データ線及
び読み出し用共通データ線ＣＤｒを介して、センスアン
プＳＡに伝達される。この読み出し信号は、前述のよう
に、選択されたメモリセルの保持データが論理“１”で
あると、第４図に実線で示されるように、上記レベルＶ
ｒから徐々に低下して最終的に回路の接地電位のような
ロウレベルとされ、また選択されたメモリセルの保持デ
ータが論理゛０”であると、上記レベルＶｒを維持しよ
うとする。

ところが、この実施例のスタティック型ＲＡＭでは、前
述のように、比較的小さなコンダクタンスを持つＭＯ３
ＦＥＴＱ９が、読み出し用共通データ線ＣＤｒと回路の
電源電圧との間に設けられ、センス回路が動作状態とさ
れる間、継続してオン状態とされる。このため、読み出
し用共通データ＊ｊｉＣＤｒのレベルすなわち上記読み
出し信号は、第４図に点線で示されるように、ＭＯＳ　
Ｆ　ＥＴＱ９を介して回路の電源電圧が供給されること
で徐々に押し上げられる。その結果、センス回路の非反
転入力ノードｎｉのレベルすなわち読み出し信号と反転
入力ノードｎｉのレベルすなわち基準電位Ｖｒとの間に
は、選択されたメモリセルの保持データに従ったレベル
差が生じ、このレベル差がセンス回路によって増幅され
る。

これにより、これまで中間レベルとされていたセンス回
路の非反転出力ノードｎｏが、選択されたメモリセルの
保持データに従って急速に変化される。すなわち、選択
されたメモリセルの保持データが論理“１”である場合
、第４図に実線で示されるように、センス回路の非反転
出力ノードｎＯは急速に回路の接地電位のようなロウレ
ベルとされ、インバータ回路Ｎｌｌの出力信号すなわち
内部出力データｄＯがハイレベルとされる。一方、選択
されたメモリセルの保持データが論理“０”である場合
、第４図に点線で示されるように、センス回路の非反転
出力ノードｎＯは急速に回路の電源電圧のようなハイレ
ベルとされ、内部出力データｄｏはロウレベルのままと
される。

センスアンプＳＡの出力信号すなわち上記内部出力デー
タｄｏは、後述するように、タイミング信号φｏｓがハ
イレベルとされることで、データ出カバソファＤＯＢを
介して送出され、出力データｏｕｔとして、論理集積回
路装置の図示されない後段回路に伝達される。

データ出カバソファＤＯＢは、タイミング信号φＯｅが
ハイレベルとされることで、選択的に動作状態とされる
。この動作状態において、データ出力バッファＤＯＢは
、センスアンプＳＡから出力される上記内部出力データ
ｄＯをもとに出力データｏｕｔを形成し、論理集積回路
装置の図示されない後段回路に供給する。

タイミング発生回路ＴＧは、論理集積回路装置の図示さ
れない前段回路から供給される書き込みクロック信号Ｃ
Ｗ及び読み出しクロック信号ＣＲをもとに、上記各種の
タイミング信号を形成し、スタティック型ＲＡＭの各回
路に供給する。

以上のように、この実施例のスタティック型ＲＡＭは、
大規模論理集積回路装置に搭載され、それぞれ書き込み
ボート及び読み出しボートとして専用化された二つのア
クセスボートを有する２ボー）ＲＡＭとされる。この実
施例のスタティック型ＲＡＭは、メモリアレイＭＡＲＹ
及びセンスアンプＳＡの構成ならびに選択方法等につい
て、次のような特徴を有する。すなわち、 （１）メモリアレイの書き込みボートに対応する書き込
み用データ線ならびに読み出しボートに対応する読み出
し用データ線は、それぞれ単一化される。

これにより、スタティック型ＲＡＭの列あたりの所要信
号線数が削減され、メモリセルあたりの所要ＭＯＳＦＥ
Ｔ数が削減される。

（２）メモリアレイを構成するメモリセルは、２個のＣ
ＭＯＳインバータ回路が交差接続されてなるラッチを基
本構成とし、上記ラッチの一対の入出力ノードは、各ボ
ートに対応してそれぞれ専用化され、入力ノード及び出
力ノードとされる。また、ラッチを構成する２個のイン
バータ回路のうち、その出力端子が上記入力ノードに結
合される一方のインバータ回路の駆動能力は、他方のイ
ンバータ回路に比較して小さくされる。これにより、ス
タティック型ＲＡＭの書き込み電流が削減され、その書
き込み動作が安定化される。

（３）上記ラッチの入力ノードは、書き込み用の行選択
制御ＭＯ３ＦＥＴ及び列選択制御ＭＯ３ＦＥＴを介して
、書き込み用データ線に結合され、また上記ラッチの出
力ノードは、読み出し用データ線と回路の接地電位との
間に銃み出し用の行選択制御ＭＯ３ＦＥＴと直列形感に
設けられる読み出し用ＭＯ３ＦＥＴのゲートを介して、
読み出し用データ線に間接的に結合される。これにより
、読み出し動作にともなうメモリセルの保持データ破損
を防止できるため、読み出し用データ線ならびに読み出
し用共通データ線のプリチャージレベル等に対する制限
が解かれる。

（４）書き込み用データ線は、隣接する２列のメモリセ
ルによって共有され、書き込み用の行選択制御ＭＯＳＦ
ＥＴは、隣接する列に配置される２個のメモリセルによ
って共有される。これにより、スタティック型ＲＡＭの
列あたりの所要信号線数がさらに削減され、メモリセル
あたりの所要ＭＯＳＦＥＴ数がさらに削減される。

（５）読み出し用データ線は、読み出しポートが非選択
状態とされるとき、回路の接地電位にプリチャージされ
、読み出し用共通データ線は、回路の電源電圧にプリチ
ャージされる。読み出し用データ線は、列選択用カラム
スイッチを介して読み出し用共通データ線に選択的に接
続され、このとき選択された読み出し用データ線と読み
出し用共通データ線との間で、それぞれの寄生容量に応
じたチャージシェアが生じる０列選択されない読み出し
用データ線についてはプリチャージレベルすなわち回路
の接地電位のままとされ、メモリセルの読み出し用ＭＯ
３ＦＥＴを介する読み出し電流は流されない、その結果
、読み出しポートは、メモリセルごとに読み出し用の列
選択制御ＭＯ３ＦＥＴを設けられず、ワード線単位の共
通選択方式を採るにもかかわらず、実質的に単一選択方
式とされる。これにより、スタティック型ＲＡＭの両ボ
ートはともに単一選択方式とされ、スタティック型ＲＡ
Ｍの消′ＩＲ電力が著しく削減される。

（６）上記読み出し用共通データ線は、電流ミラー型の
センス回路の非反転入力ノードに結合され、上記非反転
入力ノードとその反転入力ノードとの間には、選択され
た読み出し用データ線及び読み出し用共通データ線のチ
ャージシェア後のレベルＶｒを、その反転入力ノードに
伝達する第１の短絡手段が設けられる。これにより、セ
ンス回路の基準電位として、読み出しｆδ号が重畳され
る以前の直流レベルを用いることができるため、上記単
一データ線方式に適合しかつ安定動作しうるシングルエ
ンド型センスアンプを実現できる。

（７）上記センスアンプは、読み出し用共通データ線と
回路の電源電圧との間に設けられ、上記チャージシェア
が行われてから所定の期間だけオン状態とされるレベル
補正用のＭＯＳＦＥＴを備える。

これにより、読み出し用データ線及び読み出し用共通デ
ータ線の寄生容量の不均衡を禎正し、チャージシェア後
のレベルＶｒを所望のレベルまで引き上げることができ
るため、センスアンプの動作をさらに安定化できる。

（８）上記センスアンプは、読み出しポートが非選択状
態とされるとき、センス回路の非反転出力ノードをハイ
レベルにブリセントするＭＯＳＦＥＴを備える。また、
センス回路が動作状態とされる当初において、その非反
転出力ノード及び反転出力ノード間を一時的に短絡する
第２の短絡手段を備える。これにより、非選択状態時の
センスアンプの出力レベルが確定されるとともに、セン
ス回路のオフセントが解消され、センスアンプの動作が
さらに安定化される。

（９）上記センスアンプは、読み出し用共通データ線と
回路の電源電圧との間に設けられ、センス回路が動作状
態とされる間継続してオン状態とされる比較的コンダク
タンスの小さなＭＯＳＦＥＴを備える。読み出し用共通
データ線のレベルは、メモリセルの保持データが論理“
０”であるとき、上記チャージシェア後のレベルＶ「の
ままとされるが、このＭＯＳ　Ｆ　ＥＴによって徐々に
押し上げられる。これにより、選択されたメモリセルの
保持データの如何にかかわらず、基準電位とのレベル差
が確保されるため、センスアンプの動作がさらに安定化
される。

第５図には、この発明が適用されたスタティック型ＲＡ
ＭのメモリアレイＭＡＲＹの第２の実施例の回路図が示
されている。以下の実施例のメモリアレイＭＡＲＹの回
路図では、第９行の第９列又は第Ｑ−１列に配置される
メモリセルＭＣｐ（１及びＭＣｐｑ−１とこれらのメモ
リセルに関するメモリアレイ周辺部が例示的に示される
。その他のアドレスに配置されるメモリセルならびにメ
モリアレイ周辺部については、類推されたい、また、以
下の実施例は、基本的に上記第１の実施例を踏襲するも
のであるため、その特徴的な部分について、説明を追加
する。

第５図において、メモリアレイＭＡＲＹは、特に制限さ
れないが、同図の水平方向に平行して配置されるワード
線ＷＸｐ等と、垂直方向に平ｊテして配置されるデータ
＄ｊｌＤｑ等ならびにこれらのワード線とデータ線の交
点に格子状に配置されるメモリセルＭＣｐｑ等を含む。

メモリアレイＭＡＲＹを構成するメモリセルＭＣｐｑ等
は、一対のＣＭＯＳインバータ回路Ｎ１６及びＮ１７が
交差接続されてなるラッチを基本構成とする。上記ラッ
チの一方の入出力ノードと対応するデータ線Ｄｑ等との
間には、行選択用の制御ＭＯ３ＦＥＴＱ５Ｑ　（第１の
ＭｒＳＦＥＴ）が設けられる。この行選択制ｆ、ＴＩＭ
Ｏ３ＦＥＴＱ５０のゲートは、対応するワード線ＷＸｐ
等に結合される。

ワード線ＷＸｐ等は、図示されないＸアドレスデコーダ
ＸＡＤに結合され、択一的にハイレベルの選択状態とさ
れる。また、データ線Ｄｑ等は、図示されないカラムス
イッチＣ８Ｗを介して共通データ線に結合され、さらに
ライトアンプＷＡ及びセンスアンプＳＡに結合される。

これらのライトアンプＷＡ及びセンスアンプＳＡは、そ
れぞれシングルエンド型の書き込み回路又は読み出し増
幅回路を備える。

この実施例のメモリアレイＭＡＲＹは、いわゆる共通選
択方式を採り、スタティック型ＲＡＭは１ボ一トＲＡＭ
とされる。この実施例において、データ線Ｄｑ等は単一
化され、各メモリセルならびにメモリアレイＭＡＲＹは
、その構成が簡素化される。その結果、第１９図に示さ
れる従来のスタティック型ＲＡＭにおいて６個必要とさ
れたメモリセルあたりの所９Ｍ０ＳＦＥＴ数が５個に削
減され、また２本必要とされた列あたりの所要信号線数
が１本に削減される。これにより、メモリアレイＭＡＲ
Ｙの高集積化が図られ、スタティック型ＲＡＭの低コス
ト化が推進される。

第６図には、この発明が適用されたスタティック型ＲＡ
ＭのメモリアレイＭＡＲＹの第３の実施例の回路図が示
されている。

第６図において、インバータ回路Ｎ１６及びＮ１７から
なるラッチの一方の入出力ノードは、行選択制御ＭＯ３
ＦＥＴＱ５０及び列選択制御ＭＯ３ＦＥＴＱ５１　（第
２のＭＩＳＦＥＴ）を介して、対応するデータ線Ｄｑ等
に結合される０行選択制御ＭＯ３ＦＥＴＱ５０のゲート
は、対応するＸワード線ＷＸｐ等に結合され、列選択制
御ＭＯ３ＦＥＴＱ５１のゲートは、対応するＹワード線
ＷＹｑ等に結合される。

Ｘワード線ＷＸｐ等は、図示されないＸアドレスデコー
ダＸＡＤに結合され、択一的にハイレベルの選択状態と
される。また、Ｙワード線ＷＹｑ等は、図示されないＹ
アドレスデコーダＹＡＤに結合され、択一的にハイレベ
ルの選択状態とされる。データ線Ｄｑ等は、図示されな
いカラムスイッチＣ８Ｗを介して共通データ線に結合さ
れ、さらにライトアンプＷＡ及びセンスアンプＳＡに結
合される。これらのライトアンプＷＡ及びセンスアンプ
ＳＡは、それぞれシングルエンド型の書き込み回路又は
読み出し増幅回路を備える。

この実施例のメモリアレイＭＡＲＹは、列選択制御ＭＯ
３ＦＥＴＱ５１が追加されることで、いわゆる単一選択
方式とされ、指定された１（ｌｌｉｔのメモリセルのみ
が対応するデータ線Ｄｑ等に結合される、したがって、
このデータ線のみが、プリチャージレベルから選択され
たメモリセルの保Ｗｒテータに従ったレベルに変化され
、その他のデータ線はすべてプリチャージレベルのまま
とされる。

このため、スタティック型ＲＡＭの読み出し電流が著し
く削減されるとともに、各データ線が単一化されること
で、メモリセル及びメモリアレイＭＡＲＹの構成が簡素
化される。その結果、単一選択方式を採るにもかかわら
ず、第２０図に示される従来のスタティック型ＲＡＭに
おいて８個必要とされたメモリセルあたりの所要ＭＯＳ
ＦＥＴ数が６個に削減され、３本必要とされた列あたり
の所要信号線数が２本に削減される。これにより、低消
費電力化ならびに高集積化を図った単一選択方式のスタ
ティック型ＲＡＭを実現できる。

第７図には、この発明が通用されたスタティック型ＲＡ
ＭのメモリアレイＭＡＲＹの第４の実施例の回路図が示
されている。

第７図において、メモリアレイＭＡＲＹは、特に制限さ
れないが、同図の水平方向に平行して配置される書き込
み用ワード線ｗｘｗｐ　（第１のワード線）及び読み出
し用ワード線Ｗ）（ｒｐ（第２のワード線）等と、垂直
方向に平行して配置されるデータ線Ｄｑ等を含む、これ
らの書き込み用ワード線及び読み出し用ワード線ならび
にデータ線の交点には、メモリセルＭＣｐｑ等が格子状
に配置される。

メモリアレイＭＡＲＹを構成する各メモリセルは、一対
のＣＭＯＳインバータ回路Ｎ１Ｂ及びＮ１９が交差接続
されてなるラッチを基本構成とする。この実施例におい
て、上記ラッチの一方の入出力ノードすなわちインバー
タ回路Ｎｌ＆の入力端子及びインバータ回路Ｎ１９の出
力端子の共通結合されたノードは、特に制限されないが
、入力ノードとして専用化され、他方の入出力ノードす
なわちインバータ回路Ｎ１８の出力端子及びインバータ
回路Ｎ１９の入力端子の共通結合されたノードは、出力
ノードとして専用化される。また、上記ラッチを構成す
る一対のインバータ回路のうち、その出力端子が上記入
力ノードに結合される一方のインバータ回路Ｎ１９は、
特に制限されないが、他方のインバータ回路Ｎ１Ｂに対
して小さな駆動能力を持つように設計される。

上記ラッチの入力ノードは、書き込み用行選択制御ＭＯ
３ＦＥＴＱ５２　（第３（７）ＭＩＳＦＥＴ）を介して
、対応するデータ線Ｄｑ等に結合される。

また、上記ラッチの出力ノードは、読み出し用行選択制
御ＭＯ３ＦＥＴＱ５３　（第４（７）ＭＩＳＦＥＴ）を
介して、対応する上記データ線Ｄｑ等に結合される。書
き込み用行選択制御ＭＯ３ＦＥＴＱ５２のゲートは、対
応する書き込み用ワード線Ｗ）Ｃｗｐ等に結合され、読
み出し用行選択制御ＭＯ３ＦＥＴＱ５３のゲートは、対
応する読み出し用ワーに線ＷＸｒｐ等に結合される。

書き込み用ワード線Ｗ　Ｘ　ｗ　ｐ及び読み出し用ワー
ド線ＷＸｒｐ等は、図示されないＸアドレスデコーダＸ
ＡＤに結合され、スタティック型ＲＡＭの動作モードに
応じて選択的にかつ択一的にハイレベルの選択状態とさ
れる。すなわち、スタティック型ＲＡＭが書き込みモー
ドとされる場合、書き込み用ワード線Ｗ　Ｘ　ｗ　ｐ等
が択一的に選択状態とされ、読み出しモードとされる場
合、読み出し用ワード線ＷＸｒｐ等が択一的に選択状態
とされる。データ線Ｄｑ等は、図示されないカラムスイ
ッチＣ８Ｗを介して共通データ線に結合され、さらにラ
イトアンプＷＡ及びセンスアンプＳＡに結合される。こ
れらのライトアンプＷＡ及びセンスアンプＳＡは、それ
ぞれシングルエンド型の書き込み回路又は読み出し増幅
回路を備える。

この実施例のメモリアレイＭＡＲＹは、いわゆる共通選
択方式を採り、スタティック型ＲＡＭは１ボ一トＲＡＭ
であるにもかかわらず、各メモリセルに対する書き込み
経路ならびに読み出し経路が、それぞれ独立して設けら
れる。このため、この実施例のメモリアレイＭＡＲＹで
は、データ線が単一化されるにもかかわらず、メモリセ
ル及びメモリアレイの構成が簡素化されない、ところが
、暑き込み経路と読み出し経路が分離され、メモリセル
のラッチの入出力ノードが入力ノード又は出力ノードに
専用化されることで、その出力端子が上記入力ノードに
結合される一方のインバータ回路の駆動能力を選択的に
小さくする等の対策が施しやすい、その結果、スタティ
ック型ＲＡＭの書き込み電流を削減し、また書き込み動
作の安定化を図ることができるものとなる。

第８図には、この発明が適用されたスタティック型ＲＡ
ＭのメモリアレイＭＡＲＹの第５の実施例の回路図が示
されている。この実施例のスタティック型ＲＡＭは、特
に制限されないが、２ボ一トＲＡＭとされ、その二つの
アクセスポートは、それぞれ書き込みポート及び読み出
しポートとして専用化される。

第８図において、メモリアレイＭＡＲＹは、特に制限さ
れないが、同図の水平方向に平行して配置される書き込
み用ワード線ＷＸＷｐ　（第１のワード線）及び読み出
し用ワード線ＷＸｒｐ（第２のワード線）等と、垂直方
向に平行して配置される書き込み用データ線Ｄｗｑ　（
第１のデータ線）及び読み出し用データ線Ｄｒｑ　（第
２のデータ線）等を含む、これらの書き込み用ワード線
及び読み出し用ワード線ならびに書き込み用データ線及
び読み出し用データ線の交点には、メモリセルＭＣｌ１
ｑ等が格子状に配置される。

メモリアレイＭＡＲＹを構成するメモリセルＭＣｐｑ等
は、一対のＣＭＯＳインバータ回路Ｎ１８及びＮ１９が
交差接続されてなるラッチを基本構成とする。この実施
例において、上記ラッチを構成する一方のインバータ回
路Ｎ１９は、特に制限されないが、他方のインバータ回
路Ｎ１８に対して小さな駆動能力を持つように設計され
る。

上記ラッチの一方の入出力ノードは、特に制限されない
が、入力ノードとして専用化され、書き込み用制御ＭＯ
ＳＦＥＴＱ５４　（第５のＭＩＳＦＥＴ）を介して、対
応する書き込み用データ線Ｄｗｑ等に結合される。同様
に、上記ラッチの他方の入出力ノードは、出力ノードと
して専用化され、読み出し用制御ＭＯ３ＦＥＴＱ５５　
（第６のＭＩＳＦＥＴ）を介して、対応する読み出し用
データ線Ｄｒｑ等に結合される。書き込み用制御ＭＯ３
ＦＥＴＱ５４のゲートは、対応する書き込み用ワード線
ＷＸＷｐ等に結合され、読み出し用制御ＭＯ３ＦＥＴＱ
５３のゲートは、対応する読み出し用ワード線ＷＸｒｐ
等に結合される。

書き込み用ワード線Ｗ　Ｘ　ｗ　ｐ等は、書き込みポー
トの図示されない書き込み用ＸアドレスデコーダＸＡＤ
Ｗに結合され、択一的にハイレベルの選択状態とされる
。同様に、読み出し用ワード線ＷＸｒｐ等は、読み出し
ポートの図示されない読み出し用ＸアドレスデコーダＸ
ＡＤＲに結合され、択一的にハイレベルの選択状態とさ
れる。書き込み用データ線［）ｗｑ等は、図示されない
カラムスイッチＣ８Ｗを介して書き込み用共通データ線
に結合され、さらにライトアンプＷＡに結合される。

同様に、読み出し用データ線Ｄｒｑ等は、上記カラムス
イッチＣ３Ｗを介して読み出し用共通データ線に結合さ
れ、さらにセンスアンプＳＡに結合される。上記ライト
アンプＷＡ及びセンスアンプＳＡは、それぞれシングル
エンド型の書き込み回路又は読み出し増幅回路を備える
。

この実施例のメモリアレイＭＡＲＹは、いわゆる共通選
択方式を採り、スタティック型ＲＡＭは２ボ一トＲＡＭ
であるにもかかわらず、各データ線が単一化されること
で、メモリセルならびにメモリアレイＭＡＲＹの回路構
成が簡素化される。

また、前述のように、メモリセルのラッチの入出力ノー
ドが入力ノード又は出力ノードとして専用化され、その
出力端子が入力ノードに結合される一方のインバータ回
路の駆動能力が選択的に小さくされる。その結果、第２
１図に示される従来のスタティック型ＲＡＭにおいて８
個必要とされたメモリセルあたりの所要ＭＯＳＦＥＴ数
が６個に削減され、４本必要とされたメモリアレイの列
あたりの所要信号線数が２本に削減されるとともに、書
き込み電流が削減され、書き込み動作が安定化される。

これにより、スタティック型ＲＡＭの低コスト化ならび
に低消費電力化を図り、動作の安定化を図ることができ
る。

第９図には、この発明が通用されたスタティック型ＲＡ
ＭのメモリアレイＭＡＲＹの第６の実施例の回路図が示
されている。

第９図において、インバータ回路Ｎ１８及びＮ１９から
なるラッチの入力ノードは、書き込み用行選択制御ＭＯ
３ＦＥＴＱ５４及び書き込み用列選択制御ＭＯ３ＦＥＴ
Ｑ５６　（第″７のＭＩＳＦＥＴ）を介して、対応する
書き込み用データ線（）ｗｑ等に結合される。同様に、
上記ラッチの出力ノードは、読み出し用行選択制御ＭＯ
３ＦＥＴＱ５５及び読み出し用列選択制御ＭＯ３ＦＥＴ
Ｑ５？（第８のＭＩＳＦＥＴ）を介して、対応する書き
込み用データ線（）ｗｑ等に結合される。上記書き込み
用行選択制御ＭＯ３ＦＥＴＱ５４のゲートは、対応する
書き込み用Ｘワード線ＷＸｗｐ（第１のＸワード線）等
に結合され、書き込み用列選択制御ＭＯ３ＦＥＴＱ５６
のゲートは、対応する書き込み用Ｙワード線ｗｙｗｑ　
＜第１のＹワード線）等に結合される。同様に、上記読
み出し用行選択制御ＭＯ３ＦＥＴＱ５５のゲートは、対
応する読み出し用Ｘワード線ＷＸｒｐ（第２のＸワード
線）等に結合され、読み出し用列選択制御ＭＯＳＦＥＴ
Ｑ５７のゲートは、対応する読み出し用Ｙワード線ＷＹ
ｒｑ（第２のＹワード線）等に結合される。

書き込み用Ｘワード線ＷＸＷｐ等は、書き込みボートの
図示されない書き込み用ＸアドレスデコーダＸＡＤＷに
結合され、択一的にハイレベルの選択状態とされる。同
様に、読み出し用Ｘワード線ＷＸｒｐ等は、読み出しボ
ートの図示されない読み出し用ＸアドレスデコーダＸＡ
ＤＲに結合され・択一的にハイレベルの選択状態とされ
る。−方、書き込み用Ｙワード線ＷＹＷｑ等は、書き込
みボートの図示されない書き込み用Ｙアドレスデコーダ
ＹＡＤＷに結合され、択一的にハイレベルの選択状態と
される。同様に、読み出し用Ｙワード線ＷＹｒｑ等は、
読み出しボートの図示されない読み出し用Ｙアドレスデ
コーダＹＡＤＲに結合され、択一的にハイレベルの選択
状態とされる。

書き込み用データ線ｐｗｑ等は、図示されないカラムス
イッチＣ３Ｗを介して書き込み用共通データ線に結合さ
れ、さらにライトアンプＷＡに結合される。同様に、読
み出し用データ線［）ｒｑ等は、上記カラムスイッチＣ
３Ｗを介して読み出し用共通データ線に結合され、さら
にセンスアンプＳＡに結合される。上記ライトアンプＷ
Ａ及びセンスアンプＳＡは、それぞれシングルエンド型
の書き込み回路又は読み出し増幅回路を備える。

この実施例のメモリアレイＭＡＲＹは、！き込み用列選
択制御ＭＯ３ＦＥＴＱ５６ならびに読み出し用列選択制
御ＭＯ３Ｆ−ＥＴＱ５７が追加されることで、書き込み
ボート及び読み出しボートともにいわゆる単一選択方式
とされ、スタティック型ＲＡＭの消費電力は著しく削減
される。また、上記第５の実施例の場合と同様に、各デ
ータ線が単一化されるため、２ボー）ＲＡＭとされかつ
単一選択方式とされるにもかかわらず、メモリセル及び
メモリアレイＭＡＲＹの回路構成が簡素化される。その
結果、第２２図に示される従来のスタティック型ＲＡＭ
において１２個必要とされたメモリセルあたりの所要Ｍ
ＯＳＦＥＴ数が８個に削減され、６本必要とされた列あ
たりの所要信号線数が４本に削減される。これにより、
低消費電力化と高集積化ならびに低コスト化を図った単
一選択方式の２ボ一トスタテイツク型ＲＡＭを実現する
ことができる。

第１３図には、この発明が適用されたスタティック型Ｒ
ＡＭのメモリアレイＭＡＲＹの第１０の実施例の回路図
が示されている。

第１３図において、メモリアレイＭＡＲＹは、特に制限
されないが、同図の水平方向に平行して配置される書き
込み用ワード線ＷＸｗｐ（第１のワード線）及び読み出
し用ワード線ＷＸｒｐ（第２のワード線）等と、垂直方
向に平行して配置されるデータ線Ｄｑ等を含む。これら
の書き込み用ワード線及び読み出し用ワード線ならびに
データ線の交点には、メモリセルＭＣｐｑ等が格子状に
配置される。

メモリアレイＭＡＲＹを構成するメモリセルＭＣｐｑ等
は、一対のＣＭＯＳインバータ回路Ｎ１８及びＮ１９が
交差接続されてなるラッチを基本構成とする。ここで、
上記ラッチの一対の入出力ノードは、特に制限されない
が、それぞれ入力ノ−ド及び出力ノードとして専用化さ
れる。また、ラッチを構成する一対のインバータ回路の
うち、その出力端子が上記入力ノードに結合される一方
のインバータ回路Ｎ１９は、他方のインバータ回路Ｎ１
８に対して小さな駆動能力を持つように設計される。

上記ラッチの入力ノードは、書き込み用行選択制御ＭＯ
３ＦＥＴＱ７３　（第９のＭＩＳＦＥＴ）を介して、対
応するデータ線Ｄｑ等に結合される。

上記データ線Ｄｑ等と回路の接地電位（第１の電源電圧
）との間には、読み出し用行選択制御ＭＯ３ＦＥＴＱ７
１　（第１０のＭＩＳＦＥＴ）ならびに読み出し用ＭＯ
３ＦＥＴＱ７２　（第１１のＭＩＳＦＥＴ）が直列形態
に設けられる。書き込み用行選択制御ＭＯ３ＦＥＴＱ７
３１７）ゲートは、対応する上記書き込み用ワード線Ｗ
ＸＷｐ等に結合される。また、読み出し用行選択制御Ｍ
Ｏ３ＦＥＴＱ７１のゲートは、対応する上記読み出し用
ワード線ＷＸｒｐ等に結合され、読み出し用ＭＯ３ＦＥ
ＴＱ７２のゲートは、上記ラッチの出力ノードに結合さ
れる。

書き込み用ワード線Ｗ　Ｘ　ｗ　ｐ及び読み出し用ＷＸ
ｒｐ等は、図示されないＸアドレスデコーダＸＡＤに結
合され、スタティック型ＲＡＭの動作モードに応じて選
択的にかつ択一的にハイレベルの選択状態とされる。デ
ータ線Ｄｑ等は、特に制限されないが、図示されないカ
ラムスイッチＣ８Ｗを介して共通データ線に結合され、
さらにライトアンプＷＡ及びセンスアンプＳＡに結合さ
れる。

これらのライトアンプＷＡ及びセンスアンプＳＡは、そ
れぞれシングルエンド型の書き込み回路又は読み出し増
幅回路を備える。

この実施例のメモリアレイＭＡＲＹは、いわゆる共通選
択方式を採り、スタティック型ＲＡＭは１ポー）ＲＡＭ
であるにもかかわらず、各メモリセルに対する書き込み
経路及び読み出し経路がそれぞれ独立して設けられる。

このため、メモリセルを構成するラッチの一対の入出力
ノードが入力ノード及び出力ノードとして専用化され、
その出力端子が入力ノードに結合される一方のインバー
タ回路の駆動能力が選択的に小さくされる。さらに、上
記ラッチの出力ノードは、読み出し用ＭＯ３ＦＥＴＱ７
２のゲートを介して、対応するデータ線Ｄｑ等に間接的
に結合され、読み出し動作にともなうメモリセルの保持
データの破損が防止される。このため、読み出し動作時
におけるデータ線Ｄｑのプリチャージレベル等に関する
制限が解かれ、読み出し信号マージンが拡大される。そ
の結果、スタティック型ＲＡＭの書き込み電流が削減さ
れるとともに、その書き込み動作ならびに読み出し動作
が安定化されるものとなる。

第１４図には、この発明が通用されたスタティック型Ｒ
ＡＭのメモリアレイＭＡＲＹの第１１の実施例の回路図
が示されている。この実施例のスタティック型ＲＡＭは
、特に制限されないが、２ボ一トＲＡＭとされ、その二
つのアクセスポートは、それぞれ書き込みポート及び読
み出しボートとして専用化される。

第１４図において、メモリアレイＭＡＲＹは、特に制限
されないが、同図の水平方向に平行して配置される書き
込み用ワード線ＷＸｗｐ（第１のワード線）及び読み出
し用ワード線ＷＸｒｐ（第２のワード線）等と、垂直方
向に平行して配置される書き込み用データ線Ｄｗｑ　（
第１のデータ線）及び読み出し用データ線ｐｒｑ　（第
２のデータ線）等を含む、これらの書き込み用ワード線
及び読み出し用ワード線ならびに書き込み用データ線及
び読み出し用データ線の交点には、メモリセルＭＣｐｑ
等が格子状に配置される。

メモリアレイＭＡＲＹを構成するメモリセルＭＣｐｑ等
は、一対のＣＭＯＳインバータ回路Ｎ１８及びＮ１９が
交差接続されてなるラッチを基本構成とする。この実施
例において、上記ラッチを構成する一方のインバータ回
路Ｎ１９は、他方のインバータ回路Ｎ１８に比較して小
さな駆動能力を持つように設計される。

上記ラッチの一方の入出力ノードは、特に制限されない
が、入力ノードとして専用化され、書き込み用行選択制
御ＭＯＳＦＥＴＱ７３　（第１２のＭＩＳＦＥＴ＞を介
して、対応する書き込み用デ−タ線［）ｗｑ等に結合さ
れる。読み出し用データ線Ｄｒｑ等と回路の接地電位と
の間には、読み出し用行選択制御ＭＯ３ＦＥＴＱ７１　
　（第１３のＭＩＳＦＥＴ）及び読み出し用ＭＯ３ＦＥ
ＴＱ７２（第１４のＭＩＳＦＥＴ）が直列形態に設けら
れる。上記ラッチの他方の入出力ノードは、出力ノード
として専用化され、上記読み出し用ＭＯ３ＦＥＴＱ７２
のゲートに結合される。書き込み用行選択制御ＭＯ３Ｆ
ＥＴＱ７３のゲートは、対応する書き込み用ワード線Ｖ
／　Ｘ　ｗ　ｐ等に結合され、読み出し用行選択制御Ｍ
Ｏ３ＦＥＴＱ７１のゲートは、対応する読み出し用ワー
ド線ＷＸｒｐ等に結合される。

書き込み用ワード線Ｗ　Ｘ　ｗ　ｐ等は、書き込みボー
トの図示されない書き込み用ＸアドレスデコーダＸＡＤ
Ｗに結合され、択一的にハイレベルの選択状態とされる
。同様に、読み出し用ワード線ＷＸｒｐ等は、読み出し
ポートの図示されない読み出し用ＸアドレスデコーダＸ
ＡＤＲに結合され、択一的にハイレベルの選択状態とさ
れる。書き込み用データ＃ｆＡ　Ｄ　ｗ　ｑ等は、図示
されないカラムスイッチＣ８Ｗを介して書き込み用共通
データ線に結合され、さらにライトアンプＷＡに結合さ
れる。

同様に、読み出し用データ線Ｄｒｑ等は、上記カラムス
イッチＣ３Ｗを介して読み出し用共通データ線に結合さ
れ、さらにセンスアンプＳＡに結合される。上記ライト
アンプＷＡ及びセンスアンプＳＡは、それぞれシングル
エンド型の書き込み回路又は読み出し増幅回路を備える
。

この実施例のメモリアレイＭＡＲＹは、いわゆる共通選
択方式を採り、スタティック型ＲＡＭは２ポ一トＲＡＭ
であるにもかかわらず、各データ線が単一化されること
で、メモリセルならびにメモリアレイＭＡＲＹの回路構
成が簡素化される。

また、メモリセルのラッチの入出力ノードが入力ノード
又は出力ノードとして専用化され、その出力端子が入力
ノードに結合されるインバータ回路の駆動能力が選択的
に小さくされるとともに、ラッチの出力ノードが、読み
出し用ＭＯ３ＦＥＴＱ７２のゲートを介して、対応する
読み出し用データ線Ｄｒｑ等に間接的に結合される。こ
れにより、メモリセルあたりの所要ＭＯＳＦＥＴ数は７
個で済み、列あたりの所要信号線数は２本で済む、また
、スタティック型ＲＡＭの署き込み電流が削減され、さ
らにその書き込み動作ならびに読み出し動作が安定化さ
れる。その結果、スタティック型ＲＡＭの動作を安定化
しつつ、その低コスト化及び低消費電力化を推進できる
。

第１５図には、この発明が通用されたスタティック型Ｒ
ＡＭのセンスアンプＳＡの第２の実施例の回路図が示さ
れている。センスアンプＳＡに関する以下の実施例は上
記第２図の実施例を踏襲するものであるため、その特徴
的な部分について、説明を追加する。

第１５図において、センスアンプＳＡは、上記第２図の
実施例と同様に、一対の差動ＭＯ３ＦＥＴＱ４５及びＱ
４６を含むセンス回路を基本構成とする。センス回路の
非反転入力ノードｎｉは、読み出し用共通データ線ＣＤ
ｒに結合され、ＭＩＳＦＥＴＱ８及びＱ９を介して回路
の電源電圧に結合される。上記非反転入力ノードｎｉは
、さらに第１の短絡手段となる相補スイッチＭＯ５ＦＥ
ＴＱ１３・Ｑ４８を介して、反転入力ノードｎｉに結合
される。センス回路の非反転出力ノードｎｏは、出力イ
ンバータ回路Ｎｉｌの入力端子に結合され、さらにプリ
セット用ＭＯＳＦＥＴＱＩ　Ｏを介して回路の電源電圧
に結合される。

この実施例において、読み出し用共通データ線ＣＤｒは
、特に制限されないが、さらにＭＩＳＦＥＴＱ７６から
なる容量手段を介して、回路の接地電位に結合される。

ここで、上記容量手段は、特に制限されないが、メモリ
アレイの読み出し用データ線の寄生容量をｃｄとし、読
み出し用共通データ線ＣＤｒの寄生容量をＣｃとすると
き、Ｃｍ　−Ｃｄ　−Ｃｃ なる静電容ｆｊ　Ｃｍを持つように設計される。

第２図の実施例のセンスアンプＳＡでは、前述のように
、読み出し用データ線の選択動作が終了した時点で、選
択された読み出し用データ線及び読み出し用共通データ
線によるチャージシェアが行われる。その結果、選択さ
れた読み出し用データ線及び読み出し用共通データ線は
、 Ｃｃ＋Ｃｄ なる所定のレベルＶｓとされる。ここで、読み出し用共
通データ線ＣＤｒの寄生容量Ｃｃは、通常読み出し用共
通データ線の寄生容量Ｃｄに比較して小さいため、上記
レベルＶｓは、センス回路にとって所望のバイアスレベ
ルとはならない、このため、上記第２図の実施例では、
プリチャージＭＯ３ＦＥＴＱ８をチャージシェア終了後
も所定の期間だけオン状態とし、レベル補正を行った。

つまり、第２図の実施例のセンスアンプＳＡでは、レベ
ルＶｓを最適バイアスレベルＶｒとするため、ＭＯ３Ｆ
ＥＴＱ８がオン状態とされる期間を的確に設定する必要
があった。

ところが、この実施例のセンスアンプＳＡでは、上記Ｍ
Ｏ３ＦＥＴＱ７６からなり、かつ、Ｃｍ　−Ｃｄ　−Ｃ
ｃ なる静電容量Ｃｍを有する容量手段が、読み出し用共通
データ線ＣＤｒと回路の接地電位との間に付加される。

このため、選択された読み出し用データ線及び読み出し
用共通データ線ＣＤｒの上記チャージシェア後のレベル
Ｖｓは、 となる、つまり、この実施例のセンスアンプＳＡでは、
読み出し用共通データ線ＣＤｒと回路の接地電位との間
にＭＯ３ＦＥＴＱ７６からなる容量手段が付加されるこ
とで、選択された読み出し用データ線及び読み出し用共
通データ線ＣＤｒのチャージシェア後のレベルＶｓは、
回路の電源電圧Ｖｃｃのほぼ二分の−すなわちセンス回
路に対する最適バイアスレベルＶｒとなる。これにより
、プリチャージＭＯ３ＦＥＴＱ８の動作タイミングに注
意を払うことなく、センス回路のバイアス電圧を最適化
できるものである。

第１７図には、この発明が通用されたスタティック型Ｒ
ＡＭのセンスアンプＳＡの第４の実施例の回路図が示さ
れている。

第１７図において、センスアンプＳＡは、上記第２図の
実施例と同様に、一対の差動ＭＯ３ＦＥＴＱ４５及びＱ
４６を含むセンス回路ＳＣを基本構成とする。センス回
路ＳＣの非反転出力ノードｎＯは、出力インバータ回路
Ｎｉｌの入力端子に結合され、さらにブリセント用ＭＯ
３ＦＥＴＱ１０を介して回路の電源電圧に結合される。

この実施例において、センスアンプＳＡは、センス回路
ＳＣの前段に設けられるレベルシフト回路ＬＳＩ（第１
のレベルシフト回路）を備える。

レベルシフト回路ＬＳＩは、特に制限されないが、一対
の差動ＭＯ３ＦＥＴＱ７８・Ｑ７７と、これらのＭＯＳ
ＦＥＴのドレインと回路の電源電圧との間にそれぞれ設
けられるＭＯ５ＦＥＴＱ８０及びＱ７９を含む、ＭＯ３
ＦＥＴＱ７８及びＱ７７の共通結合されたソースは、回
路の接地電位に結合される。また、ＭＯ３ＦＥＴＱ７８
のゲートは、レベルシフト回路ＬＳＩの非反転入力ノー
ドｎｉとされ、上記読み出し用共通データ線ＣＤｒに結
合されるとともに、上述のＭＯ３ＦＥＴＱ８及びＱ９を
介して回路の電源電圧に結合される。レベルシフト回路
ＬＳＩの非反転入力ノードｎｉは、さらに相補スイッチ
ＭＯ３ＦＥＴＱＩ　３・Ｑ４８（第１の短絡手段）を介
して、ＭＯ３ＦＥＴＱ７７のゲートすなわちレベルシフ
ト回路ＬＳＩの反転入力ノードｎｉに結合される。ＭＯ
３ＦＥＴＱ８０及びＱ７９のゲートは共通結合され、タ
イミング信号φｒ１が供給される。また、ＭＯ３ＦＥＴ
Ｑ７Ｂのドレインは、ＭＯ３ＦＥＴＱ４６のゲートすな
わちセンス回路ＳＣの非反転入力ノードに結合され、Ｍ
Ｏ３ＦＥＴＱ７７のドレインは、ＭＯ３ＦＥＴＱ４５の
ゲートすなわちセンス回路ＳＣの反転入力ノードに結合
される。

これにより、レベルシフト回路ＬＳＩは、上記タイミン
グ信号φｒ１がハイレベルとされることで選択的に動作
状態とされる。このとき、レベルシフト回路ＬＳＩは、
非反転入力ノードｎｉ及び反転入力ノードｎｉのレベル
差を増幅する作用を持つとともに、その直流レベルを、
ＭＯＳＦＥＴＱ７ＢとＱ８０あるいはＭＯＳＦＥＴＱ７
７とＱ７９のコンダクタンス比に見合った分だけ高くす
る作用を持つ。

この実施例のセンスアンプＳＡにおいて、上記ＭＯ３Ｆ
ＥＴＱ８はタイミング信号φｒ１によって制御され、読
み出し用共通データ線ＣＤｒのプリチャージ用ＭＯ５Ｆ
ＥＴとしての作用のみを持つ。言い換えると、ＭＯ３Ｆ
ＥＴＱ８は、選択された読み出し用データ線及び読み出
し用共通データ線ＣＤｒのチャージシェア後のレベルＶ
ｓを補正する作用を持たない。したがって、読み出し用
共通データ線ＣＤｒ等のチャージシェア後のレベルＶｓ
は、前述のように、比較的低いレベルとなる。このレベ
ル■３は、第２図の実施例の場合と同様に、選択された
メモリセルの読み出し信号が出力される直前までオン状
態とされる相補スイッチＭＯ３ＦＥＴＱＩ　３・Ｑ４８
を介して、レベルシフト回路ＬＳＩの反転入力ノードｎ
ｉに伝達され、その基準電位とされる。その結果、読み
出し用共通データ線ＣＤｒを介して出力される読み出し
信号は、レベルシフト回路ＬＳＩによってその直流レベ
ルが最適バイアスレベルＶｒまで高められまた基準電位
すなわちレベルＶｓとのレベル差が拡大されつつ、セン
ス回路ＳＣに伝達される。

これにより、この実施例のセンスアンプＳＡは、プリチ
ャージＭＯ３ＦＥＴＱ８の動作タイミングに注意を払う
ことなく、また比較的大きなレイアウト面積を必要とす
る容量手段を設けることなく、センス回路ＳＣのバイア
ス電圧を最適化できるものである。

第１８図には、この発明が通用されたスタティック型Ｒ
ＡＭのセンスアンプＳＡの第５の実施例の回路図が示さ
れている。

この実施例のスタティック型ＲＡＭでは、特に制限され
ないが、読み出し用データ線及び読み出し用共通データ
線ＣＤｒは、スタティック型ＲＡＭが非選択状態とされ
るとき、ともに回路の電源電圧のようなハイレベルにプ
リチャージされる。

このため、カラムスイッチＣ８Ｗによる読み出し用デー
タ線の選択動作が終了した後も、選択された読み出し用
データ線及び読み出し用共通データ線の直流レベルは、
回路の電源電圧Ｖｃｃのままとされる。

第１８図において、センスアンプＳＡは、上記第２図の
実施例と同様に、一対の差動ＭＯ３ＦＥＴＱ４５及びＱ
４６を含むセンス回路ＳＣを基本構成とする。′センス
回路ＳＣの非反転出力ノードｎｏは、出力インバータ回
路Ｎｌｌの入力端子に結合され、さらにプリセント用Ｍ
Ｏ３ＦＥＴＱＩＯを介して回路の電源電圧に結合される
。

この実施例において、センスアンプＳＡは、センス回路
ＳＣの前段に設けられるレベルシフト回路ＬＳ２　　（
第２のレベルシフト回路）を備える。

レベルシフト回路ＬＳ２は、特に制限されないが、一対
の差動ＭＯ３ＦＥＴＱ８２・Ｑ８１と、これらのＭＯＳ
　Ｆ　ＥＴのソース側にそれぞれ設けられるＭＯＳＦＥ
ＴＱ８４及びＱ８３とを含む、ＭＯ３ＦＥＴＱ８２及び
Ｑ８１のドレインは回路の電源電圧に結合され、ＭＯＳ
ＦＥＴＱ８４及びＱ８３の共通結合されたソースは、駆
動ＭＯ３ＦＥＴＱ８５を介して回路の接地電位に結合さ
れる６Ｍ０３ＦＥＴＱ８２のゲートは、レベルシフト回
路ＬＳ２の非反転入力ノードとして、上記読み出し用共
通データ線ＣＤｒに結合される。また、ＭＯＳＦＥＴＱ
８１のゲートは、レベルシフト回路ＬＳ２の反転入力ノ
ードとして、回路の電源電圧に結合される。つまり、こ
の実施例のスタティック型ＲＡＭでは、前述のように、
選択された読み出し用データ線ならびに読み出し用共通
データ線の直流レベルが回路の電源電圧Ｖｃｃとされる
ため、レベルシフト回路ＬＳ２の基準電位は、回路の電
源電圧となる。

ＭＯ３ＦＥＴＱ８３のゲートは、そのドレインに結合さ
れ、さらにＭＯ３ＦＥＴＱ８４のゲートに共通結合され
る。これにより、ＭＯＳＦＥＴＱ８４及びＱ８３は、電
流ミラー形態とされる。駆動ＭＯ５ＦＥＴＱ８５のゲー
トには、上述のタイミング信号φｒ１が供給される。Ｍ
Ｏ３ＦＥＴＱ８２のソースは、レベルシフト回路ＬＳ２
の非反転出力ノードとして、センス回路ｓｃの非反転入
力ノードｎｉに結合される。

これらのことから、レベルシフト回路ＬＳ２は、上記タ
イミング信号φｒｌがハイレベルとされることで、選択
的に動作状態とされる。このとき、レベルシフト回路Ｌ
Ｓ２は、その非反転入力ノードすなわち読み出し用共通
データ線ＣＤｒと反転入力ノードすなわち回路の電源電
圧とのレベル差を増幅する作用を持つとともに、その直
流レベルを、ＭＯ３ＦＥＴＱ８２及びＱ８４ならびニＭ
。

５ＦＥＴＱ８１及びＱ８３のコンダクタンス比に見合っ
た分だけ低くする作用を持つ。

この実施例のセンスアンプＳＡは、さらに、センス回路
ＳＣの非反転入力ノードｎｉ及び反転式カッーＦｎｉ間
に設けられる相補スイッチＭＯ３ＦＥＴＱ１３・Ｑ４８
（第１の短絡手段）を含む。

この相補スイッチＭＯ５ＦＥＴは、上記第２の実施例の
場合と同様に、センスアンプＳＡが非動作状態とされる
ときオン状態とされ、センスアンプＳＡが動作状態とさ
れ読み出し用共通データ線ＣＤｒに選択されたメモリセ
ルの読み出し信号が伝達される直前にオフ状態とされる
。このとき、読み出し用共通データ線ＣＤｒのレベルは
、はぼ回路の電源電圧そのものであり、レベルシフト回
路ＬＳ２の非反転出力ノードの直流レベルは、はぼ回路
の電源電圧の二分の−すなわちセンス回路の最適バイア
スレベルＶ「とされる。このレベルは、相補スイッチＭ
Ｏ３ＦＥＴＱＩ　３・Ｑ４８がオン状態とされることで
、センス回路Ｓｃの反転入力ノードｎｉに伝達され、セ
ンス回路ＳＣの基準電位とされる。その結果、この実施
例のセンスアンプＳＡは、プリチャージＭＯ５ＦＥＴの
オフタイミングに注意を払う必要なく、また比較的大き
なレイアウト面櫃を必要とする容量手段を設けることな
く、センス回路ＳＣのバイアス電圧を最適化できるもの
である。

以上の複数の実施例に示されるように、この発明を大規
模論理集積回路装置に搭載されるスタティック型ＲＡＭ
等の半導体記憶装置に通用することで、次のような作用
効果が得られる。なお、以下に記載される作用効果の項
番は、特許請求の範囲の項番と対応付けられる。

（１）１ポ一トスタテイツク型ＲＡＭ等のメモリアレイ
を構成するデータ線を単一化し、また各メモリセルを、
一対のインバータ回路が交差接続されてなるラッチと、
このラッチの一方の入出力ノードと上記データ線との間
に設けられる行選択制御ＭＯ３ＦＥＴとにより構成する
。これにより、■ボートスタティック型ＲＡＭ等のメモ
リセルあたりの所要ＭＯＳＦＥＴ数を５個に、また列あ
たりの所要信号線数を１本に削減し、その高集積化及び
低コスト化を図ることができる。

（２）上記（１）項において、メモリセルの行選択制御
ＭＯＳ　Ｆ　ＥＴと直列に列選択制御ＭＯ３ＦＥＴを設
けることで、いわゆる単一選択型のメモリアレイを構成
する。これにより、１ボ一トスタテイツク型ＲＡＭ等の
消費電力を著しく削減できるとともに、単一選択方式を
採る１ボ一トスタテイツク型ＲＡＭ等のメモリセルあた
りの所要ＭＯＳＦＥＴ数を６個に、また列あたりの所要
信号線数を２本に削減し、その高集積化及び低コスト化
を図ることができる。

（３）１ボ一トスタテイツク型ＲＡＭ等のメモリアレイ
を構成するデータ線を単一化し、書き込み用ワード線及
び読み出し用ワード線を設ける。また、各メモリセルを
、一対のインバータ回路が交差接続されてなるラッチと
、このラッチの一方の入出力ノードと上記データ線との
間に設けられそのゲートが上記書き込み用ワード線に結
合される書き込み用行選択制御ＭＯ３ＦＥＴならびに上
記ラッチの一方又は他方の入出力ノードと上記データ線
との間に設けられそのゲートが上記読み出し用ワード線
に結合される読み出し用行選択制御ＭＯ３ＦＥＴとによ
り構成する。これにより、メモリセルに対する書き込み
経路及び読み出し経路を分離し、例えば上記ラッチを構
成する一対のインバータ回路のうちその出力端子が書き
込み用入出力ノードに結合される一方のインバータ回路
の駆動能力を他方のインバータ回路より小さくするなど
、上記書き込み経路及び読み出し経路をそれぞれ最適化
できる。

（４）２ボ一トスタテイツク型ＲＡＭ等のメモリアレイ
を構成する各ボートのデータ線を単一化し、また各メモ
リセルを、一対のインバータ回路が交差接続されてなる
ラッチと、上記ラッチの一方あるいは一方及び他方の入
出力ノードと各ボートのデータ線との間にそれぞれ設け
られる２個の行選択制御ＭＯ３ＦＥＴとにより構成する
。これにより、２ポ一トスタテイツク型ＲＡＭ等のメモ
リセルあたりの所要ＭＯＳＦＥＴ数を６個に、また列あ
たりの所要信号線数を２本に削減し、その高集積化及び
低コスト化を図ることができる。

（５）上Ｅ　（４）項において、メモリセルの各行選択
制御ＭＯ３ＦＥＴと直列に列選択制御ＭＯ３ＦＥＴをそ
れぞれ設けることで、いわゆる単一選択型の２ボートメ
モリアレイを構成する。これにより、２ボ一トスタテイ
ツク型ＲＡＭ等の消費電力を著しく削減できるとともに
、単一選択方式を採る２ポ一トスタテイツク型ＲＡＭ等
のメモリセルあたりの所要ＭＯＳ　Ｆ　ＥＴ数を８個に
、また列あたりの所要信号線数を４本に削減し、その高
集積化及び低コスト化を図ることができる。

（６）ｌボートスタティック型ＲＡＭ等のメモリアレイ
を構成するデータ線を単一化し、書き込み用ワード線及
び読み出し用ワード線を設ける。また、各メモリセルを
、一対のインバータ回路が交差接続されてなるラッチと
、このラッチの一方の入出力ノードと上記データ線との
間に設けられそのゲートが上記書き込み用ワード線に結
合される書き込み用行選択−制御ＭＯ３ＦＥＴと、上記
データ線と回路の接地電位との間に直列形態に設けられ
そのゲートが上記読み出し用ワード線に結合される読み
出し用行選択制御ＭＯ３ＦＥＴならびにそのゲートが上
記ラッチの一方又は他方の入出力ノードに結合される読
み出し用ＭＯ５ＦＥＴとにより構成する。これにより、
メモリセルに対する書き込み経路及び読み出し経路を分
離し、上記書き込み経路及び読み出し経路をそれぞれ最
適化することができる。また、上記読み出し経路におい
て、ラッチの出力ノードが上記読み出し用ＭＯ３ＦＥＴ
のゲートを介して間接的にデータ線に結合されることで
、読み出し動作にともなうメモリセルの保持データの破
損を防止できるため、データ線ならびに共通データ線の
プリチャージレベル等を任意に設定できる。その結果、
１ボ一トスタテイツク型ＲＡＭ等の読み出し信号マージ
ンを高め、その読み出し動作を安定化できる。

（７）２ポ一トスタテイツク型ＲＡＭ等の二つのアクセ
スボートを、それぞれ書き込みボート及び読み出しボー
トとして専用化し、各ボートのデータ線をそれぞれ単一
化する。また、各メモリセルを、一対のインバータ回路
が交差接続されてなるラッチと、このラッチの一方の人
出カッ−とと上記書き込み用データとの間に設けられ書
き込み用行選択制御ＭＯ３ＦＥＴと、上記読み出し用デ
ータ線と回路の接地電位との間に直列形態に設けられる
読み出し用行選択制御ＭＯ３ＦＥＴならびに読み出し用
ＭＯＳ　Ｆ　ＥＴとにより構成し、上記ラッチの一方又
は他方の入出力ノードと上記読み出し用データ線を、上
記読み出し用ＭＯ３ＦＥＴのゲートを介して間接的に結
合する。これにより、２ポ一トスタテイツク型ＲＡＭ等
の読み出し動作を安定化しつつ、メモリセルあたりのＦ
Ｆｒ要ＭＯ３ＦＥＴ数を７個に、また列あたりの所要信
号線数を２本にそれぞれ削減し、その高集積化及び低コ
スト化を図ることができる。

（８）上記（７）項において、メモリセルの書き込み用
行選択制御ＭＯＳ　Ｆ　ＥＴと直列に書き込み用列選択
制御ＭＯ３ＦＥＴを設け、また読み出し用データ線をカ
ラムスイッチを介して読み出し用共通データ線に選択的
に接続する。これにより、上記２ポ一トスタテイツク型
ＲＡＭ等の書き込みボートをいわゆる単一選択方式とし
、その消費電力を著しく削減できる。

（９）上記（８）項において、読み出し用データ線を回
路の接地電位のようなロウレベルにプリチャージし、読
み出し用共通データ線を回路の電源電圧のようなハイレ
ベルにプリチャージする。これにより、各メモリセルに
読み出し用行選択制御ＭＯ３ＦＥＴを設けることなく、
上記２ポートスタテインク型ＲＡＭ等の読み出しボート
をいわゆる単一選択方式とし、その消費電力を著しく削
減できる。また、上記（７）ないしく９）項により、単
一選択方式を採る２ポ一トスタテイツク型ＲＡＭ等のメ
モリセルあたりの所要ＭＯＳＦＥＴ数を８個に、また列
あたりの所要信号線数を３本にそれぞれ削減し、その高
集積化及び低コスト化を図ることができる。

（１０）上記（９）項において、書き込み用データ線を
隣接する２列のメモリセルによって共有し、書き込み用
行選択制御ＭＯ３ＦＥＴを隣接する列に配置される２個
のメモリセルで共有する。これにより、上記単一選択方
式を採る２ポ一トスタテイツク型ＲＡＭ等のメモリセル
あたりの所要ＭＯＳＦＥＴ数を７．５個に削減し、列あ
たりの所要信号線数を２．５本に削減して、その高ｇＬ
積化及び低コスト化を推進できる。

（１１）上記（１０）項において、各メモリセルのラッ
チの一対の入出力ノードをそれぞれ入力ノード及び出力
ノードとして専用化し、上記ラッチを構成する一対のイ
ンバータ回路のうち、その出力端子が出力ノードに結合
される一方のインバータ回路の駆動能力を他方のインバ
ータ回路より小さくする。これにより、２ポ一トスタテ
イツク型ＲＡＭの書き込み電流を削減し、その書き込み
動作を安定化できる。

（１２）差動型のセンス回路を基本構成とするセンスア
ンプの非反転入力ノードを所定の入力信号線に結合し、
上記非反転入力ノードとその反転入力ノードとの間に、
読み出し信号等が伝達される直前の入力信号線の直流レ
ベルを基準電位として上記反転入力ノードに伝達する第
１の短絡手段を設ける。これにより、安定動作しうるシ
ングルエンド型のセンスアンプを実現できる。

〈１３）上記（１２）項のセンスアンプを、データ線を
単一化し、かつ読み出し用データ線を回路の接地電位の
ようなロウレベルにプリチャージし読み出し用共通デー
タ線を回路の電源電圧のようなハイレベルにプリチャー
ジする上記スタティック型ＲＡＭ等に通用する。これに
より、上記スタティック型ＲＡＭ等のデータ線の単一化
を推進することができる。

（１４）上記（１３）項において、センスアンプのセン
ス回路を、実績のある電流ミラー型増幅回路により構成
する。また、上記センス回路の非反転出力ノードを、出
力インバータ回路の入力端子に結合し、上記非反転出力
ノードと回路の電源電圧との間に、プリセットＭＯ３Ｆ
ＥＴを設ける。これにより、センスアンプの動作を安定
化できるとともに、センスアンプが非動作状態とされる
ときその出力レベルを確定できる。

（１５）上記（１４）項のセンスアンプにおいて、セン
ス回路の非反転入力ノードすなわち読み出し用共通デー
タ線と回路の電源電圧との間に、比較的小さなコンダク
タンスを持つように設計され、かつ選択されたメモリセ
ルの保持データが論理“０”であるとき、言い換えると
読み出し用データ線が対応する読み出し用ＭＯ３ＦＥＴ
によってディスチャージされないとき、選択的にオン状
態とされるＭＯＳ　Ｆ　ＥＴを設ける。これにより、選
択されたメモリセルの保持データの如何にかかわらず、
読み出し用共通データ線と基準電位との間のレベル差を
確保できるため、センスアンプの動作を安定化できる。

（１６）上記（１５）項のセンスアンプにおいて、セン
ス回路の非反転入力ノードすなわち読み出し用共通デー
タ線と回路の接地電位との間に、読み出し用データ線及
び読み出し用共通データ線の寄生容量値の差に相当する
静電容量値を有する容量手段を付加する。これにより、
選択された読み出し用データ線及び読み出し共通データ
線のチャージシェア終了後のレベルを、はぼ回路の電源
電圧の二分の−すなわちセンス回路の最適バイアスレベ
ルとし、その動作を安定化できる。

（１７）上記（１５）項のセンスアンプにおいて、セン
ス回路の非反転入力ノードすなわち読み出し用共通デー
タ線と回路の電源電圧との間に設けられるプリチャージ
ＭＯ３ＦＥＴを、選択された読み出し用データ線及び読
み出し用共通データ線によるチャージシェアが終了した
後も、さらに所定の期間だけオン状態とする。これによ
り、比較的大きいレイアウト面積が必要な容量手段を設
けることなく、読み出し用共通データ線のチャージシェ
ア終了後のレベルを所定のレベルまで押し上げ、センス
回路に対して効率的なバイアス電圧を与えることができ
る。

（１８）上記（１５）項のセンスアンプにおいて、セン
ス回路の前段に、読み出し用共通データ線の直流レベル
を高くして伝達する第１のレベルシフト回路を設け、上
記第１の短絡手段を、レベルシフト回路の非反転及び反
転入力ノード間に設ける。

これにより、比較的大きいレイアウト面積が必要な容量
手段を設けることなく、またプリチャージＭＯＳ　Ｆ　
ＥＴのオフタイミングに注意を払うことなく、センス回
路に対して効率的なバイアス電圧を与えることができる
。

（１９）上記（１５）項のセンスアンプにおいて、読み
出し用データ線及び読み出し用共通データ線をともに回
路の電源電圧のようなハイレベルにプリチャージし、ま
た上記センス回路の前段に、読み出し用共通データ線の
直流レベルを低くして伝達する第２のレベルシフト回路
を設ける。これにより、比較的大きいレイアウト面積が
必要な容量手段を設けることなく、またプリチャージＭ
Ｏ３ＦＥＴのオフタイミングに注意を払うことなく、セ
ンス回路に対して効率的なバイアス電圧を与えることが
できる。

（２０）電流ミラー型増幅回路からなり駆動ＭＯ３ＦＥ
Ｔを介して選択的に動作状態とされるセンス回路を含み
、かつ上記センス回路の非反転出力ノードと回路の電源
電圧との間に設けられるプリセントＭＯＳ　Ｆ　ＥＴを
含むセンスアンプにおいて、上記センス回路の非反転及
び反転出力ノード間に、センス回路が動作状態とされて
から所定の期間だけ伝達状態とされる第２の短絡手段を
設ける。これにより、上記ブリセフＩ−ＭＯ５ＦＥＴが
設けられることによって生じるセンス回路のオフセット
を解消し、その動作を安定化できる。

さらに、上記（１）項ないしく２０）の作用効果により
、スタティック型ＲＡＭを含む大規模論理集積回路装置
等の動作を安定化しつつ、そのチップ面積を縮小し、そ
の低消費電力化及び低コスト化を図ることができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、スタティック型ＲＡＭは、同図のメモリアレイＭＡ
ＲＹに代表されるような複数のメモリアレイを含むもの
であってもよいし、複数ビットの記憶データを同時に入
出力するいわゆる多ピント構成のＲＡＭであってもよい
、また、メモリアレイＭＡＲＹを構成するメモリセルは
、各インバータ回路のＰチャンネルＭＯＳ　Ｆ　ＥＴを
高抵抗に置き換えたいわゆる高抵抗負荷型のスタティッ
ク型メモリセルであってもよい。カラムスイッチＣ８Ｗ
を構成するスイッチＭＯＳ　Ｆ　ＥＴは、データ線及び
共通データ線のプリチャージレベルあるいは信号レベル
に応じて、ＰチャンネルＭＯ３ＦＥＴ又はＮチャンネル
ＭＯ５ＦＥＴのいずれか一方のみで構成してもよい。

第１図の実施例では、メモリセルのラッチの一対の入出
力ノードを出力ノード及び入力ノードとして専用化して
いるが、ラッチのいずれかの入出力ノードを上記入力ノ
ード及び出力ノードとして兼用してもよい、この場合、
ライトアンプＷＡから供給される書き込み信号の論理条
件を、反転させる必要がある。第２図において、ＭＯ３
ＦＥＴＱ８は、センスアンプＳＡが非動作状態とされる
とき読み出し用共通データ線をプリチャージする作用と
、読み出し用共通データ線等のチャージシェア後のレベ
ルＶｓを補正する作用とを兼ね備えるが、用途ごとに別
途のＭＯＳＦＥＴを設け、それぞれ最適タイミングでオ
ン状態としてもよい。相補スイッチＭＯ３ＦＥＴＱＩ　
３・Ｑ４８及びＱ１４・Ｑ４９等は、ＰチャンネルＭＯ
３ＦＥＴ又はＮチャンネルＭＯ３ＦＥＴのいずれか一方
のみで構成してもよい、タイミング信号φｒ１及びφｒ
を形成するためのインバータ回路Ｎ１２ないしＮ１５は
、それぞれ必要に応じて複数段のインバータ回路に置き
換えてもよい、第３図において、書き込み用及び読み出
し用ＸアドレスデコーダＸＡＤＷ及びＸＡＤＲならびに
書き込み用及び読み出し用ＹアドレスデコーダＹＡＤＷ
及びＹＡＤＲは、それぞれメモリアレイＭＡＲＹをはさ
んで両側に配置してもよい、また、データ入カバ７フア
ＤＩＢ及びデータ出力バッファＤＯＢは、省略してもよ
い、各実施例において、Ｍ　ＯＳ　Ｆ　Ｆ、　Ｔは、他
種のＭＩＳＦＥＴに置き換えてもよい、また、特許請求
の範囲第１項ないしＭＳ２０項に記載される発明は、種
々の組み合わせをもって通用することができる０例えば
、第６図に示されるメモリアレイＭＡＲＹの第３の実施
例に、特許請求の範囲第１０項記載の発明を追加通用す
ることで、第１１図に示されるメモリアレイＭＡＲＹの
第８の実施例を得ることができる。また、第７図に示さ
れるメモリアレイＭＡＲＹの第４の実施例に、特許請求
の範囲第２項記載の発明を追加適用することで、第１０
図に示されるメモリアレイＭＡＲＹの第７の実施例を得
ることができる。同様に、第９図に示されるメモリアレ
イＭＡＲＹの第６の実施例に、特許請求の範囲第１０項
記載の発明を追加適用することで、第１２図に示される
メモリアレイＭＡＲＹの第９の実施例を得ることができ
る。さらに、第２図に示されるセンスアンプＳＡの第１
の実施例から、特許請求の範囲第２０項記載の発明を削
除することで、第１６図に示されるセンスアンプＳＡの
第３の実施例を得ることができる。この特許請求の範囲
第２０項記載の発明は、第１５図及び第１７図ならびに
第１８図に示されるセンスアンプＳＡの実施例にも、追
加して適用できる。各実施例において、同様に発明の部
分的な追加あるいは削除が可能であり、その組み合わせ
によって他の複数の実施例が得られる。各回路図におい
て、例えば、回路の電源電圧を接地電位に置き換え同時
に回路の接地電位を負の電源電圧に置き換える等、回路
の電源電圧の組み合わせは任意である。

また、電源電圧の組み合わせに応じて、ＰチャンネルＭ
ＯＳ　Ｆ　ＥＴ及びＮチャンネルＭＯ３ＦＥＴを置き換
えることもできる。第１図及び第２図ならびに第５図な
いし第２２図に示される各回路の具体的な構成や、第３
図に示されるスタティック型ＲＡ　Ｍのブロック構成な
らびに第４図に示される制御信号及びアドレス信号の組
み合わせ等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である大規模論理集積回路
装置に搭載されるスタティック型ＲＡＭに通用した場合
について説明したが、それに限定されるものではなく、
例えば、メモリアレイに関する各発明は、スタティック
型ＲＡＭとして単体で用いられるものやその他のディジ
タル装置に搭載されるスタティック型ＲＡＭもしくはバ
イポーラ・ＣＭＯ３型ＲＡＭ等にも通用できるし、シン
グルエンド型センスアンプは、さらにリードオンリーメ
モリ等の各種半導体記憶装置にも適用できる０本発明は
、少なくともスタティック型メモリセルを基本構成とし
あるいはシングルエンド型センスアンプを必要とする半
導体記憶装置ならびにこのような半導体記憶装置を内蔵
するディジタル集積回路装置に広く通用できる。

ｒ発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、スタティック型ＲＡＭ等のメモリアレイ
を構成するデータ線を単一化し、これらのデータ線が選
択的に接続されるセンスアンプをシングルエンド型とす
る。また、上記メモリアレイをいわゆる単一選択型とし
、データ線を隣接する２列のメモリセルで共有するとと
もに、行選択用の制御ＭＯ３ＦＥＴを隣接する列に配置
される２個のメモリセルで共有する。さらに、シングル
エンド型センスアンプを、電流ミラー型のセンス回路を
基本に構成し、その非反転入力ノードすなわち入力信号
線と反転入力ノードとの間に、読み出し信号等が出力さ
れる直前の直流レベルを伝達する短絡手段を設ける。こ
れにより、スタティック型ＲＡＭの読み出し電流を削減
しつつ、メモリアレイの列あたりの所要信号線数を削減
し、メモリセルあたりの所要ＭＯＳＦＥＴ数を削減でき
る。また、そのデータ線が華−化されるスタティック型
ＲＡＭ等に適合しかつ安定動作しうるシングルエンド型
センスアンプを実現し、スタティック型ＲＡＭ等のデー
タ線の単一化を推進することができる。その結果、スタ
ティック型ＲＡＭ等の低消費電力化及びレイアウト所要
面積の縮小をスリ、スタティック型ＲＡＭ等を搭載する
大規模集積回路装置等の低消費電力化及び低コスト化を
図ることができる。

【図面の簡単な説明】

第１図は、この発明が通用されたスタティック型ＲＡＭ
のメモリアレイ及びその周辺回路の一実施例を示す回路
図、 第２図は、この発明が通用されたスタティック型ＲＡＭ
のセンスアンプ及びライトアンプの一実施例を示す回路
図、 第３図は、第１図のメモリアレイならびに第２図のセン
スアンプ及びライトアンプを含むスタティック型ＲＡ　
Ｍの一実施例を示すブロック図、第４図は、第３図のス
タティック型ＲＡＭの読み出し動作の一実施例を示すタ
イミング図、第５図は、この発明が適用されたスタティ
ック型ＲＡＭのメモリアレイの第２の実施例を示す部分
的な回路図、 第６図は、この発明が通用されたスタティック型ＲＡＭ
のメモリアレイの第３の実施例を示す部分的な回路図、 第７図は、この発明が通用されたスタティック型ＲＡＭ
のメモリアレイの第４の実施例を示す部分的な回路図、 第８図は、この発明が通用されたスタティック型ＲＡＭ
のメモリアレイの第５の実施例を示す部分的な回路図、 第９図は、この発明が通用されたスタティック型ＲＡＭ
のメモリアレイの第６の実施例を示す部分的な回路図、 第１０図は、この発明が通用されたスタティック型ＲＡ
Ｍのメモリアレイの第７の実施例を示す部分的な回路図
、 第１１図は、この発明が通用されたスタティック型ＲＡ
Ｍのメモリアレイの第８の実施例を示す部分的な回路図
、 第１２図は、この発明が通用されたスタティック型ＲＡ
　Ｍのメモリアレイの第９の実施例を示す部分的な回路
図、 第１３図は、この発明が通用されたスタティック型Ｒ７
’ｌ　Ｍのメモリアレイの第１０の実施例を示す部分的
な回路図、 第１４図は、この発明が通用されたスタティック型ＲＡ
　Ｍのメモリ７レイの第１１の実施例を示す部分的な回
路図、 第１５図は、この発明が通用されたスタティック９ＲＡ
Ｍのセンスアンプの第２の実施例を示す回路図、 第１６図は、この発明が通用されたスタティック型ＲＡ
Ｍのセンスアンプの第３の実施例を示す回路図、 第１７図は、この発明が通用されたスタティック型ＲＡ
Ｍのセンスアンプの第４の実ｊｉｉｉ例を示す回路図、 第１８図は、この発明が通用されたスタティック型ＲＡ
Ｍのセンスアンプの第５の実施例を示す回路図、 第１９図は、共通選択方式を採る従来の１ポ一トスタテ
イツク型ＲＡＭのメモリアレイの一例を示す部分的な回
路図、 第２０図は、単一選択方式を採る従来の１ポ一トスタテ
イツク型ＲＡＭのメモリアレイの一例を示す部分的な回
路図、 第２１図は、共通選択方式を採る従来の２ボ一トスタテ
イツク型ＲＡＭのメモリアレイの一例を示す部分的な回
路図、 第２２図は、単一選択方式を採る従来の２ポ一トスタテ
イツク型ＲＡＭのメモリセルの一例を示す部分的な回路
図である。 ＭＡＲＹ・・・メモリアレイ、ＭＣ０Ｏ〜ＭＣｍｎ・・
・スタティック型メモリセル、Ｃ３Ｗ・・・カラムスイ
ッチ。 ＳＡ・・・センスアンプ、ＬＳＩ、ＬＳ２・・・レベル
シフト回路、ＳＣ・・・センス回路、ＷＡ・・・ライト
アンプ。 ＡＢＷ・・・書き込み用アドレスバッファ、ＡＢＲ・・
・読み出し用アドレスバッファ、ＸＡＤＷ・・・書き込
み用Ｘアドレスデコーダ、ＸＡＤＲ・・・読み出し用Ｘ
アドレスデコーダ、ＹＡＤＷ・・・書き込み用Ｙアドレ
スデコーダ、ＹＡＤＷ・・・書き込み用Ｙアドレスデコ
ーダ、ＤＩＢ・・・データ入カバソファ、ＤＯＢ・・・
データ出カバソファ、ＴＧ・・・タイミング発生回路。 Ｑｌ−Ｑ２２・・・ＰチャンネルＭＯ３ＦＥＴ。 Ｑ３１〜ＱＩＯＩ・・・ＮチャンネルＭＯ３ＦＥＴ、Ｎ
１−Ｎ３２・・・ＣＭＯＳインバータ回路、ＮＡＧＩ・
・・ナントゲート回路、Ｎ０Ｇｌ・・・ノアゲート回路
。

Claims (1)

1. 【特許請求の範囲】 １、直交して配置されかつそれぞれが単一の信号線から
   なるワード線及びデータ線の交点に格子状に配置される
   メモリセルを含むメモリアレイを具備し、上記メモリセ
   ルのそれぞれが、一対のインバータ回路が交差接続され
   てなるラッチと、上記ラッチの一方の入出力ノードと対
   応する上記データ線との間に設けられそのゲートが対応
   する上記ワード線に結合される第１のＭＩＳＦＥＴとを
   含むものであることを特徴とする半導体記憶装置。 ２、上記ワード線は、行選択を行うためのＸワード線で
   あって、上記メモリアレイは、さらに列選択を行うため
   のＹワード線を含み、上記メモリセルのそれぞれは、さ
   らに上記第１のＭＩＳＦＥＴと直列形態に設けられその
   ゲートが対応する上記Ｙワード線に結合される第２のＭ
   ＩＳＦＥＴを含むものであることを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。 ３、平行して配置される第１及び第２のワード線と、上
   記第１及び第２のワード線と直交して配置されかつ単一
   の信号線からなるデータ線と、上記第１及び第２のワー
   ド線ならびに上記データ線の交点に格子状に配置される
   メモリセルとを含むメモリアレイを具備し、上記メモリ
   セルのそれぞれが、一対のインバータ回路が交差接続さ
   れてなるラッチと、上記ラッチの一方の入出力ノードと
   対応する上記データ線との間に設けられそのゲートが対
   応する上記第１のワード線に結合される第３のＭＩＳＦ
   ＥＴと、上記ラッチの一方又は他方の入出力ノードと対
   応する上記データ線との間に設けられそのゲートが対応
   する上記第２のワード線に結合される第４のＭＩＳＦＥ
   Ｔとを含むものであることを特徴とする半導体記憶装置
   。 ４、平行して配置される第１及び第２のワード線と、上
   記第１及び第２のワード線と直交して配置されそれぞれ
   が単一の信号線からなる第１及び第２のデータ線と、上
   記第１及び第２のワード線ならびに上記第１及び第２の
   データ線の交点に格子状に配置されるメモリセルとを含
   むメモリアレイを具備し、上記メモリセルのそれぞれが
   、一対のインバータ回路が交差接続されてなるラッチと
   、上記ラッチの一方の入出力ノードと対応する上記第１
   のデータ線との間に設けられそのゲートが対応する上記
   第１のワード線に結合される第５のＭＩＳＦＥＴと、上
   記ラッチの一方又は他方の入出力ノードと対応する上記
   第２のデータ線との間に設けられそのゲートが対応する
   上記第２のワード線に結合される第６のＭＩＳＦＥＴと
   を含むものであることを特徴とする半導体記憶装置。 ５、上記第１及び第２のワード線は、行選択を行うため
   の第１及び第２のＸワード線であって、上記メモリアレ
   イは、さらに列選択を行うための第１及び第２のＹワー
   ド線を含み、上記メモリセルのそれぞれは、さらに、上
   記第５のＭＩＳＦＥＴと直列形態に設けられそのゲート
   が対応する上記第１のＹワード線に結合される第７のＭ
   ＩＳＦＥＴと、上記第６のＭＩＳＦＥＴと直列形態に設
   けられそのゲートが対応する上記第２のＹワード線に結
   合される第８のＭＩＳＦＥＴとを含むものであることを
   特徴とする特許請求の範囲第４項記載の半導体記憶装置
   。 ６、平行して配置される第１及び第２のワード線と、上
   記第１及び第２のワード線と直交して配置され単一の信
   号線からなるデータ線と、上記第１及び第２のワード線
   ならびに上記データ線の交点に格子状に配置されるメモ
   リセルとを含むメモリアレイを具備し、上記メモリセル
   のそれぞれが、一対のインバータ回路が交差接続されて
   なるラッチと、上記ラッチの一方の入出力ノードと対応
   する上記データ線との間に設けられそのゲートが対応す
   る上記第１のワード線に結合される第９のＭＩＳＦＥＴ
   と、上記データ線と第１の電源電圧との間に直列形態に
   設けられそのゲートが対応する上記第２のワード線に結
   合される第１０のＭＩＳＦＥＴならびにそのゲートが対
   応する上記ラッチの一方又は他方の入出力ノードに結合
   される第１１のＭＩＳＦＥＴとを含むものであることを
   特徴とする半導体記憶装置。 ７、平行して配置される第１及び第２のワード線と、上
   記第１及び第２のワード線と直交して配置されそれぞれ
   が単一の信号線からなる第１及び第２のデータ線と、上
   記第１及び第２のワード線ならびに上記第１及び第２の
   データ線の交点に格子状に配置されるメモリセルとを含
   むメモリアレイを具備し、上記メモリセルのそれぞれが
   、一対のインバータ回路が交差接続されてなるラッチと
   、上記ラッチの一方の入出力ノードと対応する上記第１
   のデータ線との間に設けられそのゲートが対応する上記
   第１のワード線に結合される第１２のＭＩＳＦＥＴと、
   上記第２のデータ線と第１の電源電圧との間に直列形態
   に設けられそのゲートが対応する上記第２のワード線に
   結合される第１３のＭＩＳＦＥＴならびにそのゲートが
   対応する上記ラッチの一方又は他方の入出力ノードに結
   合される第１４のＭＩＳＦＥＴとを含むものであること
   を特徴とする半導体記憶装置。 ８、上記第１及び第２のワード線は、行選択を行うため
   の第１及び第２のＸワード線であって、上記メモリアレ
   イは、さらに列選択を行うための第１のＹワード線を含
   み、上記メモリセルのそれぞれは、さらに上記第１２の
   ＭＩＳＦＥＴと直列形態に設けられそのゲートが対応す
   る上記第１のＹワード線に結合される第１５のＭＩＳＦ
   ＥＴを合むものであり、上記第１のデータ線は、上記第
   １のＹワード線を伝達される第１の選択信号に従って選
   択的にオン状態とされる第１のスイッチ手段を介して第
   １の共通データ線に結合され、上記第２のデータ線は、
   上記メモリセルの列選択を行うための第２の選択信号に
   従って選択的にオン状態とされる第２のスイッチ手段を
   介して第２の共通データ線に結合されるものであること
   を特徴とする特許請求の範囲第７項記載の半導体記憶装
   置。 ９、上記半導体記憶装置が非選択状態とされるとき、上
   記第２のデータ線は第１の電源電圧にプリチャージされ
   、上記第２の共通データ線は第２の電源電圧にプリチャ
   ージされることを特徴とする特許請求の範囲第７項又は
   第８項記載の半導体記憶装置。 １０、上記第１のデータ線は、隣接する２列のメモリセ
   ルによって共有され、上記第１２のＭＩＳＦＥＴは、隣
   接する列に配置される２個のメモリセルによって共有さ
   れることを特徴とする特許請求の範囲第７項、第８項又
   は第９項記載の半導体記憶装置。 １１、上記第１３のＭＯＳＦＥＴは、そのゲートが対応
   する上記ラッチの他方の入出力ノードに結合されるもの
   であって、上記ラッチを構成する一対のインバータ回路
   のうち、その出力ノードが上記第１２及び第１５のＭＩ
   ＳＦＥＴを介して対応する上記第１のデータ線に結合さ
   れる一方のインバータ回路は、その駆動能力が上記ラッ
   チを構成する他方のインバータ回路に比較して小さくさ
   れることを特徴とする特許請求の範囲第７項、第８項、
   第９項又は第１０項記載の半導体記憶装置、 １２、その一方の入力ノードが、実質的に所定の入力信
   号が伝達される入力信号線に結合され、その他方の入力
   ノードが、実質的に選択的に伝達状態とされる第１の短
   絡手段を介して上記一方の入力ノードに結合されるセン
   ス回路を含むセンスアンプを具備することを特徴とする
   半導体記憶装置。 １３、上記入力信号線は、指定されたデータ線が選択的
   に接続される共通データ線であり、上記データ線及び共
   通データ線は、上記半導体記憶装置が非選択状態とされ
   るとき、それぞれ第１及び第２の電源電圧にプリチャー
   ジされ、選択状態とされるとき、選択的に接続されるこ
   とで生じるチャージシェアによってまず第１のレベルと
   された後、選択されたメモリセルの読み出し信号が伝達
   されるものであって、上記第１の短絡手段は、上記共通
   データ線が上記第１のレベルとされるとき一時的に伝達
   状態とされ、この第１のレベルを、基準電位として、上
   記センス回路の他方の入力ノードに伝達するものである
   ことを特徴とする特許請求の範囲第１２項記載の半導体
   記憶装置。 １４、上記センス回路は、電流ミラー型増幅回路であり
   、差動形態とされそれぞれのゲートが上記一方及び他方
   の入力ノードに結合される第１導電型の第１６及び第１
   ７のＭＩＳＦＥＴと、上記第１６及び第１７のＭＩＳＦ
   ＥＴのドレインと第２の電源電圧との間にそれぞれ設け
   られ電流ミラー形態とされる第２導電型の第１８及び第
   １９のＭＩＳＦＥＴと、上記第１６及び第１７のＭＩＳ
   ＦＥＴの共通結合されたソースと第１の電源電圧との間
   に設けられ所定のタイミング信号に従って選択的にオン
   状態とされる第２０のＭＩＳＦＥＴとを含むものであっ
   て、上記第１７及び第１９のＭＩＳＦＥＴの共通結合さ
   れたドレインは、上記センス回路の非反転出力ノードと
   して出力インバータ回路の入力端子に結合され、さらに
   上記第２０のＭＩＳＦＥＴと相補的にオン状態とされる
   第２１のＭＩＳＦＥＴを介して第２の電源電圧に結合さ
   れることを特徴とする特許請求の範囲第１２項又は第１
   ３項記載の半導体記憶装置。 １５、上記共通データ線と第２の電源電圧との間には、
   上記センス回路が動作状態とされるときオン状態とされ
   、かつ比較的小さなコンダクタンスを持つように設計さ
   れる第２２のＭＩＳＦＥＴが設けられることを特徴とす
   る特許請求の範囲第１２項、第１３項又は第１４項記載
   の半導体記憶装置。 １６、上記共通データ線と第１の電源電圧との間には、
   実質的に上記データ線及び共通データ線の寄生容量値の
   差に相当する静電容量値を有する容量手段が設けられる
   ことを特徴とする特許請求の範囲第１２項、第１３項、
   第１４項又は第１５項記載の半導体記憶装置。 １７、上記共通データ線と第２の電源電圧、との間には
   、上記共通データ線が上記第１のレベルとされてから選
   択されたメモリセルの読み出し信号が伝達されるまでの
   間において、所定の期間だけオン状態とされる第２３の
   ＭＩＳＦＢＴが設けられることを特徴とする特許請求の
   範囲第１２項、第１３項、第１４項又は第１５項記載の
   半導体記憶装置。 １８、上記センスアンプは、さらに上記センス回路の前
   段に設けられ上記共通データ線の直流レベルの絶対値を
   拡大して伝達する第１のレベルシフト回路を含むもので
   あって、このとき、上記第１の短絡手段は、上記第１の
   レベルシフト回路の一方及び他方の入力ノード間に設け
   られるものであることを特徴とする特許請求の範囲第１
   ２項、第１３項、第１４項又は第１５項記載の半導体記
   憶装置。 １９、上記データ線及び共通データ線は、上記半導体記
   憶装置が非選択状態とされるとき、ともに第２の電源電
   圧にプリチャージされるものであり、上記センスアンプ
   は、さらに上記センス回路の前段に設けられ上記共通デ
   ータ線の直流レベルの絶対値を縮小して伝達する第２の
   レベルシフト回路を含むものであって、このとき、上記
   第１の短絡手段は、上記センス回路の一方及び他方の入
   力ノード間に設けられるものであることを特徴とする特
   許請求の範囲第１２項、第１３項、第１４項又は第１５
   項記載の半導体記憶装置。 ２０、差動形態とされる第１導電型の第１６及び第１７
   のＭＩＳＦＥＴと、上記第１６及び第１７のＭＩＳＦＥ
   Ｔのドレインと第２の電源電圧との間にそれぞれ設けら
   れ電流ミラー形態とされる第２導電型の第１８及び第１
   ９のＭＩＳＦＥＴと、上記第１６及び第１７のＭＩＳＦ
   ＥＴの共通結合されたソースと第１の電源電圧との間に
   設けられ所定のタイミング信号に従って選択的にオン状
   態とされる第２０のＭＩＳＦＥＴとを含む電流ミラー型
   のセンス回路と、上記センス回路の上記第１６及び第１
   ８のＭＩＳＦＥＴの共通結合されたドレインと上記第１
   ７及び第１９のＭＩＳＦＥＴの共通結合されたドレイン
   との間に設けられ、上記第２０のＭＩＳＦＥＴがオン状
   態とされてから所定の時間が経過するまでの間伝達状態
   とされる第２の短絡手段とを含むセンスアンプを具備す
   ることを特徴とする半導体記憶装置。