JPS61204892A - 半導体センスアンプ回路 - Google Patents
半導体センスアンプ回路Info
- Publication number
- JPS61204892A JPS61204892A JP60044301A JP4430185A JPS61204892A JP S61204892 A JPS61204892 A JP S61204892A JP 60044301 A JP60044301 A JP 60044301A JP 4430185 A JP4430185 A JP 4430185A JP S61204892 A JPS61204892 A JP S61204892A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- transistor
- gate
- mos transistor
- potential
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭ０８ ＥＦＲＯＭおよびＣ（ＪＮ Ｒ
ＯＭ等に用いられる半導体センスアンプ回路に関する。
ＯＭ等に用いられる半導体センスアンプ回路に関する。
従来、この種の半導体センスアンプ回路はＣＭｏ ８Ｅ
ＦＲＯＭおよびＣＭｏ８ ＲＯＭの単一ビットライン
のメモリーに用いられる場合、第２図（図中同一の符号
のものは、後で説明する第１図のものと同じである。）
に示すように、ビットラインＢＬを半導体センス・アン
プ回路の一方の入力端子に接続し、半導体センス・アン
プ回路の他方の入力端子を比較電圧源の出力端子（ＲＥ
Ｆ）に接続し、ビットラインＢＬが、比較電圧源の発生
電圧（■ＲＥＦ）と比較して川ｇｈ （高）レベルの場
合に半導体センス・アンプ回路の出力端子０ＵＴ４ＣＬ
ＯＷ（地気）レベルか出力される。次に、ビットライン
ＢＬが比較電圧源の発生電圧（ＶＩＩＬＥＦ）と比較し
てＬＯＷレベルの場合は半導体センス・アンプ回路の出
力端子ＯＵＴにはＨｉ ｇ ｈレベル（電源ＶＤＤのレ
ベル）が出力される。
ＦＲＯＭおよびＣＭｏ８ ＲＯＭの単一ビットライン
のメモリーに用いられる場合、第２図（図中同一の符号
のものは、後で説明する第１図のものと同じである。）
に示すように、ビットラインＢＬを半導体センス・アン
プ回路の一方の入力端子に接続し、半導体センス・アン
プ回路の他方の入力端子を比較電圧源の出力端子（ＲＥ
Ｆ）に接続し、ビットラインＢＬが、比較電圧源の発生
電圧（■ＲＥＦ）と比較して川ｇｈ （高）レベルの場
合に半導体センス・アンプ回路の出力端子０ＵＴ４ＣＬ
ＯＷ（地気）レベルか出力される。次に、ビットライン
ＢＬが比較電圧源の発生電圧（ＶＩＩＬＥＦ）と比較し
てＬＯＷレベルの場合は半導体センス・アンプ回路の出
力端子ＯＵＴにはＨｉ ｇ ｈレベル（電源ＶＤＤのレ
ベル）が出力される。
〔発明が解決しようとする問題点）
上述した従来の半導体センスアンプ回路は、単一ビット
ラインの読み出しにを完マ司旨シ耕け、比較電圧源回路
を必要としたためチップ面積の縮小に大きな妨けとなる
という欠点かあった。
ラインの読み出しにを完マ司旨シ耕け、比較電圧源回路
を必要としたためチップ面積の縮小に大きな妨けとなる
という欠点かあった。
また従来の半導体センスアンプ回路は、製造条件の変動
によるトランジスタ特性のばらつきおよび動作周囲温度
、電源電圧の変動によって基準となるべき比較電圧が変
化し、誤動作する場合があるという欠点かあった。
によるトランジスタ特性のばらつきおよび動作周囲温度
、電源電圧の変動によって基準となるべき比較電圧が変
化し、誤動作する場合があるという欠点かあった。
本発明の目的は、高速かつ安定に動作して半導体メモリ
ーの単一ビットラインに利用でき、しかも比較電圧源回
路を必要とせず、チップ面積を小さくすることができる
半導体センスアンプ回路を提供することにある。
ーの単一ビットラインに利用でき、しかも比較電圧源回
路を必要とせず、チップ面積を小さくすることができる
半導体センスアンプ回路を提供することにある。
本発明の半導体センスアンプに、ソースか電源に接続さ
れた第１．第２および第４のＰチャンネル１ＶＯ８）ラ
ンジスタと、ソースが電源に接続されゲートが第１の入
力端子に接続された第３のＰチャンネルＭＯＳトランジ
スタと、ドレインが前記第１のＰチャンネルＭＯＳトラ
ンジスタのドレインおよびゲートならひに前記第２のＰ
チャンネルＭＯＳトランジスタのゲートに接続された第
１のＮチャンネルＭＯＳトランジスタと、ドレインが前
記第２および第３のＰチャンネルＭＯＳトランジスタの
ドレインならびに前記第４のＰチャンネルＭＯＳトラン
ジスタのゲートに接続された第２のＮチャンネルＩＩＪ
Ｏ８トランジスタと、ドレインが前記第１および第２の
ＮチャンネルＭＯＳトランジスタのソースに接続されソ
ースが接地されゲートが前記第１の入力端子に接続され
た第３のＮチャンネルＭＯＳトランジスタと、ドレイン
が前記第４のＰチャンネルＭＯＳトランジスタのドレイ
ンに接続されゲートが前記第２のＮチャンネルＭＯＳト
ランジスタのドレインに接続されソースが接地された第
４のＮチャンネルＭＯＳトランジスタと、ソースか前記
第１のＮチャンネルＭＯＳトランジスタのゲートに接続
されドレインが前記第２のＮチャンネルＭＯＳトランジ
スタのゲートに接続されゲートが第２の入力端子に接続
され−ζ − た第５のＰチャンネルＩｖＩＯＳトランジスタを含み、
前記第１のＮチャンネルＭＯ８＋・ランジスタのゲート
の電位により前記第４のＰチャンネルＭＯ８トランジス
タおよび前記第４のＮチャンネルＭＯＳトランジスタの
ドレインが高電位または低電位になることを％徴とする
。
れた第１．第２および第４のＰチャンネル１ＶＯ８）ラ
ンジスタと、ソースが電源に接続されゲートが第１の入
力端子に接続された第３のＰチャンネルＭＯＳトランジ
スタと、ドレインが前記第１のＰチャンネルＭＯＳトラ
ンジスタのドレインおよびゲートならひに前記第２のＰ
チャンネルＭＯＳトランジスタのゲートに接続された第
１のＮチャンネルＭＯＳトランジスタと、ドレインが前
記第２および第３のＰチャンネルＭＯＳトランジスタの
ドレインならびに前記第４のＰチャンネルＭＯＳトラン
ジスタのゲートに接続された第２のＮチャンネルＩＩＪ
Ｏ８トランジスタと、ドレインが前記第１および第２の
ＮチャンネルＭＯＳトランジスタのソースに接続されソ
ースが接地されゲートが前記第１の入力端子に接続され
た第３のＮチャンネルＭＯＳトランジスタと、ドレイン
が前記第４のＰチャンネルＭＯＳトランジスタのドレイ
ンに接続されゲートが前記第２のＮチャンネルＭＯＳト
ランジスタのドレインに接続されソースが接地された第
４のＮチャンネルＭＯＳトランジスタと、ソースか前記
第１のＮチャンネルＭＯＳトランジスタのゲートに接続
されドレインが前記第２のＮチャンネルＭＯＳトランジ
スタのゲートに接続されゲートが第２の入力端子に接続
され−ζ − た第５のＰチャンネルＩｖＩＯＳトランジスタを含み、
前記第１のＮチャンネルＭＯ８＋・ランジスタのゲート
の電位により前記第４のＰチャンネルＭＯ８トランジス
タおよび前記第４のＮチャンネルＭＯＳトランジスタの
ドレインが高電位または低電位になることを％徴とする
。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の回路図で、入力端子Ｗ、Ｙ
、８１．８２を有し、入力端子Ｗにゲートを接続しソー
スを接地したＥＦＲＯＭのメモリーセルであるところの
ＮチャンネルＭＯＳトランジスタＱ１と、入力端子Ｙに
ゲートを接続しソースをトランジスタＱ１のドレインに
接続したＮチャンネルＭＯＳトランジスタＱ２と、電源
端子ＶＤＤにドレインとゲートを接続しソースをトラン
ジスタＱ２のドレインに接続したＮチャンネルＭＯＳト
ランジスタＱ３と、トランジスタＱ２のドレインにゲー
トを接続したＮチャンネルＭＯＳトランジスタＱ６と、
トランジスタＱ６のゲートにソースを接続し入力端子Ｓ
２にゲートを接続したＰチャンネルＭ’Ｏ８）ランジス
タＱ９と、電源端子ＶＤＤにソースを接続しゲートおよ
びドレインをトランジスタＱ６のドレインに接続したＰ
チャンネルｂｏｓトランジスタＱ４と、電源端子ＶＤＤ
にソースを接続しゲートをトランジスタＱ６のドレイン
に接続したＰチャンネルＭＯＳトランジスタＱ５と、ト
ランジスタＱ９のドレインにゲートを接続しトランジス
タＱ５のドレインにドレインを接続したＮチャンネルＮ
ＯＳトランジスタＱ７と、入力端子Ｓ１にゲートを接続
しトランジスタＱ６およびＱ７のソースにドレインを接
続しソースを接地したＮチャンネルＭＯＳトランジスタ
Ｑ８と、入力端子Ｓ１にゲートを接続しソースを電源端
子ＶＤＤに接続しドレインをトランジスタＱ７のドレイ
ンに接続したＰチャンネルＭＯ８）ランシスタＱＩＯと
、電源端子ＶＤＤにソースを接続しトランジスタＱ７の
ドレインにゲートを接続し出力端子ＯＵＴにドレインを
接続したＰチャンネルＭＯＳトランジスタＱ１２と、ト
ランジスタＱ７のドレインにゲートを接続しソースを接
地し出力端子ＯＵＴにドレインを接続したＮチャンネル
ＭＯＳトランジスタＱ１３と、ソースを電源端子ＶＤＤ
に接続しドレインをトランジスタＱ７のドレインに接続
したＰチャンネルＭＯＳトランジスタＱｌｌと、入力を
出力端子ＯＵＴに接続し出力をトランジスタＱｌｌのゲ
ートに接続したＣＭＯＳ構成のインバータＩＶ１を含む
。
、８１．８２を有し、入力端子Ｗにゲートを接続しソー
スを接地したＥＦＲＯＭのメモリーセルであるところの
ＮチャンネルＭＯＳトランジスタＱ１と、入力端子Ｙに
ゲートを接続しソースをトランジスタＱ１のドレインに
接続したＮチャンネルＭＯＳトランジスタＱ２と、電源
端子ＶＤＤにドレインとゲートを接続しソースをトラン
ジスタＱ２のドレインに接続したＮチャンネルＭＯＳト
ランジスタＱ３と、トランジスタＱ２のドレインにゲー
トを接続したＮチャンネルＭＯＳトランジスタＱ６と、
トランジスタＱ６のゲートにソースを接続し入力端子Ｓ
２にゲートを接続したＰチャンネルＭ’Ｏ８）ランジス
タＱ９と、電源端子ＶＤＤにソースを接続しゲートおよ
びドレインをトランジスタＱ６のドレインに接続したＰ
チャンネルｂｏｓトランジスタＱ４と、電源端子ＶＤＤ
にソースを接続しゲートをトランジスタＱ６のドレイン
に接続したＰチャンネルＭＯＳトランジスタＱ５と、ト
ランジスタＱ９のドレインにゲートを接続しトランジス
タＱ５のドレインにドレインを接続したＮチャンネルＮ
ＯＳトランジスタＱ７と、入力端子Ｓ１にゲートを接続
しトランジスタＱ６およびＱ７のソースにドレインを接
続しソースを接地したＮチャンネルＭＯＳトランジスタ
Ｑ８と、入力端子Ｓ１にゲートを接続しソースを電源端
子ＶＤＤに接続しドレインをトランジスタＱ７のドレイ
ンに接続したＰチャンネルＭＯ８）ランシスタＱＩＯと
、電源端子ＶＤＤにソースを接続しトランジスタＱ７の
ドレインにゲートを接続し出力端子ＯＵＴにドレインを
接続したＰチャンネルＭＯＳトランジスタＱ１２と、ト
ランジスタＱ７のドレインにゲートを接続しソースを接
地し出力端子ＯＵＴにドレインを接続したＮチャンネル
ＭＯＳトランジスタＱ１３と、ソースを電源端子ＶＤＤ
に接続しドレインをトランジスタＱ７のドレインに接続
したＰチャンネルＭＯＳトランジスタＱｌｌと、入力を
出力端子ＯＵＴに接続し出力をトランジスタＱｌｌのゲ
ートに接続したＣＭＯＳ構成のインバータＩＶ１を含む
。
入力端子８１，８２．ＶＶをＬＯＷレベル、入力端子Ｙ
をＨｉｇｈレベルとするとトランジスタＱ１は０ＦＦ（
Ｊ断）状態となり、トランジスタＱ９はＯＮ（導通）状
態とな、９）ランジスタＱ３は常時ＯＮ状態であるから
ビットラインＢＬ、）ランジスタＱ６のゲートおよびト
ランジスタＱ７のゲート電位１ＶＤＤ−ＶＴＮ （ココ
ｌｃＶ’ＤＤは電源端子ＶＤＤの電圧、 ＶＴＮはトラ
ンジスタＱ３のシキい値電圧）となる。また、トランジ
スタＱ８はＯＦＦ状態でトランジスタＱ４ 、 Ｑ５
、 Ｑ、６ 、 Ｑ、７で構成されるシングルエンド形
差動増幅器３は休止状態となっているため節点２の電位
が不確認となるが、これを妨ぐためトランジスタＱＩＯ
をＯＮ状態とし、さらにインバータＩＶＩおよびトラン
ジスタＱｌｌで節点２を川ｇｈ（ＶＤＤ）レベル。
をＨｉｇｈレベルとするとトランジスタＱ１は０ＦＦ（
Ｊ断）状態となり、トランジスタＱ９はＯＮ（導通）状
態とな、９）ランジスタＱ３は常時ＯＮ状態であるから
ビットラインＢＬ、）ランジスタＱ６のゲートおよびト
ランジスタＱ７のゲート電位１ＶＤＤ−ＶＴＮ （ココ
ｌｃＶ’ＤＤは電源端子ＶＤＤの電圧、 ＶＴＮはトラ
ンジスタＱ３のシキい値電圧）となる。また、トランジ
スタＱ８はＯＦＦ状態でトランジスタＱ４ 、 Ｑ５
、 Ｑ、６ 、 Ｑ、７で構成されるシングルエンド形
差動増幅器３は休止状態となっているため節点２の電位
が不確認となるが、これを妨ぐためトランジスタＱＩＯ
をＯＮ状態とし、さらにインバータＩＶＩおよびトラン
ジスタＱｌｌで節点２を川ｇｈ（ＶＤＤ）レベル。
出力端子ＯＵＴをＬＯＷレベルに確定している。
ここで入力端子Ｓ２をＨｉ ｇ ｈレベルにするとトラ
ンジスタＱ９はＯＦＦ状態となｐトランジスタＱ６のゲ
ートとトランジスタＱ７のゲートは同一の電位（ＶＤＩ
）−ＶＴＮ）のまま切り離される。
ンジスタＱ９はＯＦＦ状態となｐトランジスタＱ６のゲ
ートとトランジスタＱ７のゲートは同一の電位（ＶＤＩ
）−ＶＴＮ）のまま切り離される。
次に入力端子Ｗ、８１をＨｉｇｈ （ＶＤＤ ）レベル
にすると、トランジスタＱ １７に書き込みがおこなわ
れていないときは、トランジスタＱ１がＯＮ状態となり
電源端子ＶＤＤと接地点との間にトランジスタＱｌ、Ｑ
、２．Ｑ３よりなるレシオ回路が形成されビットライン
ＢＬおよびトランジスタＱ６のゲート電位は電位（ＶＤ
Ｄ−ＶＴＮ）より低下する。
にすると、トランジスタＱ １７に書き込みがおこなわ
れていないときは、トランジスタＱ１がＯＮ状態となり
電源端子ＶＤＤと接地点との間にトランジスタＱｌ、Ｑ
、２．Ｑ３よりなるレシオ回路が形成されビットライン
ＢＬおよびトランジスタＱ６のゲート電位は電位（ＶＤ
Ｄ−ＶＴＮ）より低下する。
トランジスタＱ８がＯＮ状態、トランジスタＱＩＯがＯ
ＦＦ状態となったためトランジスタＱ４〜Ｑ７からなる
シングルエンド形差動増幅器３が動作し、トランジスタ
Ｑ６のゲート電位はトランジス−９＝ りＱ７のゲ−）電位よシ低いためトランジスタＱ６はＱ
７と比較して高抵抗であシ、トランジスタＱ４．Ｑ５に
よるカレント・ミラー回路によってトランジスタＱ６．
Ｑ、７には同一値の電流が流れるため節点１はＨｉｇｈ
レベル、節点２はＬＯＷレヘレベ１ ｋ） 出力ｍ子Ｏ
Ｕ Ｔｉｔ）Ｉｉｇｈ（ＶＤＤ ） レベルとなる。
ＦＦ状態となったためトランジスタＱ４〜Ｑ７からなる
シングルエンド形差動増幅器３が動作し、トランジスタ
Ｑ６のゲート電位はトランジス−９＝ りＱ７のゲ−）電位よシ低いためトランジスタＱ６はＱ
７と比較して高抵抗であシ、トランジスタＱ４．Ｑ５に
よるカレント・ミラー回路によってトランジスタＱ６．
Ｑ、７には同一値の電流が流れるため節点１はＨｉｇｈ
レベル、節点２はＬＯＷレヘレベ１ ｋ） 出力ｍ子Ｏ
Ｕ Ｔｉｔ）Ｉｉｇｈ（ＶＤＤ ） レベルとなる。
まだ、トランジスタＱ１に曹き込みが行なわれていて入
力端子ＷをＨｉｇｈ （ＶＤＤ ）レベルにしてもトラ
ンジスタＱ１がＯＮ状態とならないときはトランジスタ
Ｑ６とＱ７のゲート電位は同電位（ＶＤＩ）−ＶＴＮ）
、！： ’ｆｔ、 ｌ）、トランジスタＱ４〜Ｑ７から
なるシングルエンド型差動増幅器３の出力は定まらない
が、トランジスタＱ１２．Ｑ１３およびＱｌｌ、インバ
ータ■■１の帰還回路によってシングルエンド型差動増
幅器３の出力点２をＨｉｇｈ（ｖＤＤ）レベル出力端子
ＯＵＴをＬＯＷレベルにしている。
力端子ＷをＨｉｇｈ （ＶＤＤ ）レベルにしてもトラ
ンジスタＱ１がＯＮ状態とならないときはトランジスタ
Ｑ６とＱ７のゲート電位は同電位（ＶＤＩ）−ＶＴＮ）
、！： ’ｆｔ、 ｌ）、トランジスタＱ４〜Ｑ７から
なるシングルエンド型差動増幅器３の出力は定まらない
が、トランジスタＱ１２．Ｑ１３およびＱｌｌ、インバ
ータ■■１の帰還回路によってシングルエンド型差動増
幅器３の出力点２をＨｉｇｈ（ｖＤＤ）レベル出力端子
ＯＵＴをＬＯＷレベルにしている。
上述したように本実施例は、比較電圧源を必要とするこ
とｌ〈ビットラインＢＬの電位が（ＶＤＩ）−ＶＴＮ）
より、ｏｗレベルのときは出力端子ＯＵＴに）ｉｉｇｈ
（ＶＤＤ ）レベルを出力し、ピットラインＢＬの電
位が（ＶＤＤ−ＶＴＮ）と等しいときまたけ、）Ｉｉｇ
ｈレベルのときは出力端子０ｔＪＴにＬＯＷレベルを出
力する。
とｌ〈ビットラインＢＬの電位が（ＶＤＩ）−ＶＴＮ）
より、ｏｗレベルのときは出力端子ＯＵＴに）ｉｉｇｈ
（ＶＤＤ ）レベルを出力し、ピットラインＢＬの電
位が（ＶＤＤ−ＶＴＮ）と等しいときまたけ、）Ｉｉｇ
ｈレベルのときは出力端子０ｔＪＴにＬＯＷレベルを出
力する。
本発明は以上説明したように比較電圧源回路を必要とせ
ず単一ビットラインのメモリー・セルの内容を読み出す
ことができる効果がある。
ず単一ビットラインのメモリー・セルの内容を読み出す
ことができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の半導体センスアンプ回路のＥＦＲＯＭセンスアンプ回
路図である。 Ｑｌ・・・・・・ＥＰＲＯＭのメモリーセル（Ｎチャン
ネルＭＯＳトランジスタ）、Ｏ２，Ｏ３，Ｏ６，Ｑ、７
゜Ｑ、８．Ｏ１３・・・・・・ＮチャンネルＭ、Ｏ８）
ランジスタ、Ｏ４，Ｏ５，Ｑ９．Ｑ１０．Ｑ、１１．Ｏ
１２・・・・・・ＰチャンネルＭＯＳトランジスタ、８
１，８２．Ｙ、Ｗ・・・・・・入力端子、ＯＵＴ・・・
・・・出力端子、３・・・・・・シングルエンド型差動
増幅器、４・・・・・・比較電圧回路。 代理人 弁理士 内 原 −；′、： 、ｌ、
、１７゛。 ８．′、−
の半導体センスアンプ回路のＥＦＲＯＭセンスアンプ回
路図である。 Ｑｌ・・・・・・ＥＰＲＯＭのメモリーセル（Ｎチャン
ネルＭＯＳトランジスタ）、Ｏ２，Ｏ３，Ｏ６，Ｑ、７
゜Ｑ、８．Ｏ１３・・・・・・ＮチャンネルＭ、Ｏ８）
ランジスタ、Ｏ４，Ｏ５，Ｑ９．Ｑ１０．Ｑ、１１．Ｏ
１２・・・・・・ＰチャンネルＭＯＳトランジスタ、８
１，８２．Ｙ、Ｗ・・・・・・入力端子、ＯＵＴ・・・
・・・出力端子、３・・・・・・シングルエンド型差動
増幅器、４・・・・・・比較電圧回路。 代理人 弁理士 内 原 −；′、： 、ｌ、
、１７゛。 ８．′、−
Claims (1)
- ソース電源に接続された第１、第２および第４のＰチャ
ンネルＭＯＳトランジスタと、ソースが電源に接続され
ゲートが第１の入力端子に接続された第３のＰチャンネ
ルＭＯＳトランジスタと、ドレインが前記第１のＰチャ
ンネルＭＯＳトランジスタのドレインおよびゲートなら
びに前記第２のＰチャンネルＭＯＳトランジスタのゲー
トに接続された第１のＮチャンネルＭＯＳトランジスタ
と、ドレインが前記第２および第３のＰチャンネルＭＯ
Ｓトランジスタのドレインならびに前記第４のＰチャン
ネルＭＯＳトランジスタのゲートに接続された第２のＮ
チャンネルＭＯＳトランジスタと、ドレインが前記第１
および第２のＮチャンネルＭＯＳトランジスタのソース
に接続されソースが接地されゲートが前記第１の入力端
子に接続された第３のＮチャンネルＭＯＳトランジスタ
と、ドレインが前記第４のＰチャンネルＭＯＳトランジ
スタのドレインに接続されゲートが前記第２のＮチャン
ネルＭＯＳトランジスタのドレインに接続されソースが
接地された第４のＮチャンネルＭＯＳトランジスタと、
ソースが前記第１のＮチャンネルＭＯＳトランジスタの
ゲートに接続されドレインが前記第２のＮチャンネルＭ
ＯＳトランジスタのゲートに接続されゲートが第２の入
力端子に接続された第５のＰチャンネルＭＯＳトランジ
スタを含み、前記第１のＮチャンネルＭＯＳトランジス
タのゲートの電位により前記第４のＰチャンネルＭＯＳ
トランジスタおよび前記第４のＮチャンネルＭＯＳトラ
ンジスタのドレインが高電位または低電位になることを
特徴とする半導体センスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044301A JPS61204892A (ja) | 1985-03-06 | 1985-03-06 | 半導体センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044301A JPS61204892A (ja) | 1985-03-06 | 1985-03-06 | 半導体センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61204892A true JPS61204892A (ja) | 1986-09-10 |
Family
ID=12687679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044301A Pending JPS61204892A (ja) | 1985-03-06 | 1985-03-06 | 半導体センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61204892A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01298594A (ja) * | 1988-05-25 | 1989-12-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH02187991A (ja) * | 1989-01-13 | 1990-07-24 | Hitachi Ltd | 半導体記憶装置 |
| JPH02203495A (ja) * | 1989-02-02 | 1990-08-13 | Fujitsu Ltd | センス回路 |
| JPH04251495A (ja) * | 1990-12-29 | 1992-09-07 | Fujitsu Ltd | 半導体記憶装置 |
| JP2000187988A (ja) * | 1998-12-21 | 2000-07-04 | Motorola Inc | 検出回路および方法 |
-
1985
- 1985-03-06 JP JP60044301A patent/JPS61204892A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01298594A (ja) * | 1988-05-25 | 1989-12-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH02187991A (ja) * | 1989-01-13 | 1990-07-24 | Hitachi Ltd | 半導体記憶装置 |
| JPH02203495A (ja) * | 1989-02-02 | 1990-08-13 | Fujitsu Ltd | センス回路 |
| JPH04251495A (ja) * | 1990-12-29 | 1992-09-07 | Fujitsu Ltd | 半導体記憶装置 |
| JP2000187988A (ja) * | 1998-12-21 | 2000-07-04 | Motorola Inc | 検出回路および方法 |
| JP4574772B2 (ja) * | 1998-12-21 | 2010-11-04 | フリースケール セミコンダクター インコーポレイテッド | 検出回路および方法 |
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