JP4218153B2 - 電圧検出回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は電圧検出回路に関し、特に、ＭＯＳトランジスタ構成の電圧検出回路に関する。
【０００２】
【従来の技術】
従来より、電源電圧ＶＤＤを検出して、電源電圧ＶＤＤが所定の閾値未満となったときリセット信号を生成してマイクロコンピュータ等に供給する電圧検出回路がある。図５は、従来のＭＯＳトランジスタ構成の電圧検出回路の一例の回路図を示す。
【０００３】
図５において、電源端子１０には電源ＶＤＤが供給され、電源端子１２には電源ＶＳＳ（例えば接地レベル）が供給されている。デプレッション型のＮチャネルＭＯＳトランジスタＱ１はドレインを電源ＶＤＤに接続され、ソース及びゲートをＮチャネルＭＯＳトランジスタＱ２のドレイン及びゲートと共通接続されている。ＭＯＳトランジスタＱ２のソースは電源ＶＳＳに接続されている。ＭＯＳトランジスタＱ２はＭＯＳトランジスタＱ１を負荷とする定電圧源を構成しており、電源ＶＤＤが立ち上がると共通接続されたＭＯＳトランジスタＱ１，Ｑ２のゲートの電圧が所定電圧（例えば０．８Ｖ）になり、この所定電圧が基準電圧としてＮチャネルＭＯＳトランジスタＱ５のゲートに供給される。
【０００４】
差動回路を構成するＮチャネルＭＯＳトランジスタＱ５，Ｑ６は共通接続されたソースをＮチャネルＭＯＳトランジスタＱ７のドレインに接続され、ＮチャネルＭＯＳトランジスタＱ５，Ｑ６それぞれのドレインはＰチャネルＭＯＳトランジスタＱ３，Ｑ４のドレインに接続されている。ＭＯＳトランジスタＱ７のソースは電源ＶＳＳに接続されている。ＭＯＳトランジスタＱ３，Ｑ４のゲートはＭＯＳトランジスタＱ６のドレインに共通接続され、ＭＯＳトランジスタＱ３，Ｑ４のソースは電源ＶＤＤに接続されている。
【０００５】
電源ＶＤＤと電源ＶＳＳとの間には直列接続された抵抗Ｒ１，Ｒ２，Ｒ３が接続されており、抵抗Ｒ１，Ｒ２の接続点がＭＯＳトランジスタＱ６のゲートに接続されている。ＭＯＳトランジスタＱ３〜Ｑ７は比較回路を構成しており、抵抗Ｒ１，Ｒ２，Ｒ３により電源ＶＤＤ，ＶＳＳ間電圧を分圧した分圧電圧をＭＯＳトランジスタＱ５のゲートに供給される基準電圧と比較して、その比較結果をＭＯＳトランジスタＱ５のドレインからＰチャネルＭＯＳトランジスタＱ８のゲートに供給する。
【０００６】
ＭＯＳトランジスタＱ８のソースは電源ＶＤＤに接続され、ＭＯＳトランジスタＱ８のドレインはＮチャネルＭＯＳトランジスタＱ９のドレイン及びＭＯＳトランジスタＱ１０，Ｑ１１，Ｑ１２のゲートに接続されている。ＭＯＳトランジスタＱ９のソースは電源ＶＳＳに接続され、ゲートはＭＯＳトランジスタＱ７のゲートに接続されている。ＮチャネルＭＯＳトランジスタＱ１０のドレインは抵抗Ｒ２，Ｒ３の接続点に接続され、ソースは電源ＶＳＳに接続されている。ＰチャネルＭＯＳトランジスタＱ１１のソースは電源ＶＤＤに接続され、ＭＯＳトランジスタＱ１１のドレインはＮチャネルＭＯＳトランジスタＱ１２のドレインに接続され、ＭＯＳトランジスタＱ１２のソースは電源ＶＳＳに接続されて、ＭＯＳトランジスタＱ１１，Ｑ１２はインバータを構成している。ＭＯＳトランジスタＱ１１，Ｑ１２のドレインは出力端子１４に接続されている。ＭＯＳトランジスタＱ１０はヒステリシスを与えるために設けられている。
【０００７】
ここで、電源ＶＤＤが立ち上がるとき、ＭＯＳトランジスタＱ１０はオフしており抵抗Ｒ１，Ｒ２，Ｒ３の分圧電圧が基準電圧と比較されて、分圧電圧の上昇によりＭＯＳトランジスタＱ５のドレイン電圧が上昇しＭＯＳトランジスタＱ８がオフすると、出力端子１４はハイレベルとなる。これと共に、ＭＯＳトランジスタＱ１０はオフになる。
【０００８】
この状態から電源ＶＤＤが立ち下がるとき、ＭＯＳトランジスタＱ１０はオンして抵抗Ｒ１，Ｒ２の分圧電圧が基準電圧と比較されて、分圧電圧の低下によりＭＯＳトランジスタＱ５のドレイン電圧が低下しＭＯＳトランジスタＱ８がオンすると、出力端子１４はローレベルとなる。これと共に、ＭＯＳトランジスタＱ１０はオンする。
【０００９】
【発明が解決しようとする課題】
上記の従来の電圧検出回路は、電源電圧ＶＤＤが０Ｖから上昇するときに、基準電圧が所定電圧（例えば０．８Ｖ）になるまでの期間に比較回路の出力は不安定になり、図６に示すように出力端子１４の出力電圧が不安定になる不定領域が存在するという問題があった。
【００１０】
本発明は、上記の点に鑑みなされたもので、出力電圧が不安定になる不定領域の存在しない電圧検出回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１に記載の発明は、第１の電源（ＶＤＤ）の立ち上がりによりオンして第２の電源電圧（ＶＳＳ）の信号を出力する第１のＮチャネルＭＯＳトランジスタ（Ｍ２）と、
前記第１のＮチャネルＭＯＳトランジスタ（Ｍ２）の出力信号を供給され反転して出力するＣＭＯＳ構成の第１のインバータ（Ｍ５，Ｍ８）と、
前記第１のインバータ（Ｍ５，Ｍ８）の出力信号を供給され反転して出力するＣＭＯＳ構成の第２のインバータ（Ｍ７，Ｍ９）と、
前記第２のインバータ（Ｍ７，Ｍ９）の出力信号が第２の電源電圧であるときオンして前記第１の電源電圧の信号を出力端子（２４）から出力する第１のＰチャネルＭＯＳトランジスタ（Ｍ１０）と、
前記第１のインバータの出力端と前記第２の電源（ＶＳＳ）との間に接続され前記第１の電源の立ち上がり時に前記第１のインバータ（Ｍ５，Ｍ８）の出力信号を第２の電源電圧にするデプレッション型の第２のＮチャネルＭＯＳトランジスタ（Ｍ４）と、
前記出力端子（２４）と前記第２の電源（ＶＳＳ）との間に接続され前記第１の電源の立ち上がり時に前記出力端子（２４）の信号を第２の電源電圧にするデプレッション型の第３のＮチャネルＭＯＳトランジスタ（Ｍ１１）とを有する。
【００１２】
このように、デプレッション型の第２、第３のＮチャネルＭＯＳトランジスタ（Ｍ４，Ｍ１１）を用いて、第１の電源の立ち上がり時に前記第１のインバータ（Ｍ５，Ｍ８）の出力信号を第２の電源電圧にし、また、第１の電源の立ち上がり時に出力端子（２４）の信号を第２の電源電圧にするため、出力電圧が不安定になる不定領域をなくすことができる。
【００１３】
請求項２に記載の発明は、請求項１記載の電圧検出回路において、
前記第１のＮチャネルＭＯＳトランジスタ（Ｍ２）と並列に設けられ、前記出力端子（２４）の信号が前記第１の電源電圧のときオンして前記第２の電源電圧の信号を出力する第４のＮチャネルＭＯＳトランジスタ（Ｍ３）を有する。
このように、出力端子（２４）の信号が前記第１の電源電圧のときオンして第２の電源電圧の信号を出力する第４のＮチャネルＭＯＳトランジスタ（Ｍ３）を設けることにより、ヒステリシス特性を与えることができる。
【００１４】
請求項３に記載の発明は、請求項２記載の電圧検出回路において、
前記第１のＮチャネルＭＯＳトランジスタ（Ｍ２）の閾値を前記第４のＮチャネルＭＯＳトランジスタ（Ｍ３）の閾値より高く設定する。
このため、ヒステリシス特性を与えることができる。
請求項４に記載の発明は、請求項２記載の電圧検出回路において、
前記第１のＮチャネルＭＯＳトランジスタ（Ｍ２）のゲートに供給される第１の電源電圧を分圧する第１の分圧回路（Ｒ１１，Ｒ１２）と、
前記第４のＮチャネルＭＯＳトランジスタ（Ｍ３）のゲートに供給される前記出力端子の信号電圧を分圧する第２の分圧回路（Ｒ１３，Ｒ１４）とを有し、
前記第１の分圧回路（Ｒ１１，Ｒ１２）の分圧比を前記第２の分圧回路（Ｒ１３，Ｒ１４）の分圧比より大きく設定する。
【００１５】
このため、ヒステリシス特性を与えることができる。
なお、上記括弧内の符号は、理解を容易にするために付したものであり、一例にすぎない。
【００１６】
【発明の実施の形態】
図１は本発明のＭＯＳトランジスタ構成の電圧検出回路の第１実施例の回路図を示す。
図１において、電源端子２０には電源ＶＤＤが供給され、電源端子２２には電源ＶＳＳ（例えば接地レベル）が供給されている。ゲート幅Ｗ＝９μｍ，ゲート長Ｌ＝２００μｍのデプレッション型のＮチャネルＭＯＳトランジスタＭ１はドレインを電源ＶＤＤに接続され、ソース及びゲートをＮチャネルＭＯＳトランジスタＭ２，Ｍ３のドレインと共通接続されている。ゲート幅Ｗ＝５μｍ，ゲート長Ｌ＝２００μｍのＭＯＳトランジスタＭ２のソースは電源ＶＳＳに接続され、ゲートを電源ＶＤＤに接続されている。ゲート幅Ｗ＝５μｍ，ゲート長Ｌ＝２０μｍのＭＯＳトランジスタＭ３のソースは電源ＶＳＳに接続され、ゲートを出力端子２４に接続されている。ＭＯＳトランジスタＭ１はＭＯＳトランジスタＭ２，Ｍ３の負荷として動作する。
【００１７】
ＭＯＳトランジスタＭ１のソースにはＣＭＯＳ（相補型ＭＯＳ）インバータを構成するゲート幅Ｗ＝１００μｍ，ゲート長Ｌ＝５μｍのＰチャネルＭＯＳトランジスタＭ８のゲート、及びゲート幅Ｗ＝２００μｍ，ゲート長Ｌ＝５μｍのＮチャネルＭＯＳトランジスタＭ５のゲートが接続されている。ＭＯＳトランジスタＭ８のソースは電源ＶＤＤに接続され、ＭＯＳトランジスタＭ５のソースは電源ＶＳＳに接続されている。共通接続されたＭＯＳトランジスタＭ８のドレイン及びＭＯＳトランジスタＭ５のドレインは、デプレッション型ＭＯＳトランジスタＭ４のドレインに接続されると共に、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタＭ９のゲート及びＮチャネルＭＯＳトランジスタＭ７のゲートに接続されている。
【００１８】
ゲート幅Ｗ＝１０μｍ，ゲート長Ｌ＝１０μｍのデプレッション型のＮチャネルＭＯＳトランジスタＭ４はソース及びゲートを電源ＶＳＳに接続されている。ゲート幅Ｗ＝１００μｍ，ゲート長Ｌ＝５μｍのＰチャネルＭＯＳトランジスタＭ９のソースは電源ＶＤＤに接続され、ゲート幅Ｗ＝１００μｍ，ゲート長Ｌ＝１０μｍのＮチャネルＭＯＳトランジスタＭ７のソースは電源ＶＳＳに接続されている。共通接続されたＭＯＳトランジスタＭ９のドレイン及びＭＯＳトランジスタＭ７のドレインは、ＰチャネルＭＯＳトランジスタＭ１０のゲートに接続されている。
【００１９】
ゲート幅Ｗ＝２０００μｍ，ゲート長Ｌ＝１０μｍのＭＯＳトランジスタＭ１０のソースは電源ＶＤＤに接続されており、ＭＯＳトランジスタＭ１０のドレインは、ゲート幅Ｗ＝６０μｍ，ゲート長Ｌ＝５μｍのデプレッション型のＮチャネルＭＯＳトランジスタＭ１１のドレイン及び出力端子２４に接続されている。ＭＯＳトランジスタＭ１１はソース及びゲートを電源ＶＳＳに接続されている。なお、ＰチャネルＭＯＳトランジスタＭ８〜Ｍ１０のバックゲートは電源ＶＤＤに接続され、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ５，Ｍ７，Ｍ１１のバックゲートは電源ＶＳＳに接続されている。
【００２０】
ここで、電源ＶＤＤが０Ｖから立ち上がるとき、ＭＯＳトランジスタＭ５，Ｍ８の構成するインバータの入力レベルは不定であるが、デプレッション型のＮチャネルＭＯＳトランジスタＭ４がオンしているため、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバータの入力レベルはローレベルとなり、また、デプレッション型のＮチャネルＭＯＳトランジスタＭ４がオンしているため、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバータの出力レベルはハイレベルとなり、デプレッション型ＭＯＳトランジスタＭ１１もオンしているため、出力端子２４はローレベルとなる。このため、出力電圧が不安定になる不定領域をなくすことができる。
【００２１】
ところで、ＭＯＳトランジスタのドレイン電流Ｉｄ，ＭＯＳトランジスタがオンするゲート・ソース間電圧（閾値）Ｖｇｓ，ゲート幅Ｗ，ゲート長Ｌの間には次の関係がある。
Ｉｄ＝ｋ・Ｗ・（Ｖｇｓ−Ｖｔ）² ／２Ｌ …（１）
但し、ｋは定数、Ｖｔはしきい電圧である。
【００２２】
従って、
Ｖｇｓ＝（２Ｉｄ・Ｌ／ｋ・Ｗ）^1/2 ＋Ｖｔ …（２）
上記の（２）式から明らかなようにＭＯＳトランジスタの閾値は、ゲート長Ｌが長くなるほど上昇し、ゲート幅Ｗが短くなるほど上昇する。
電源ＶＤＤが立ち上がりＭＯＳトランジスタＭ２の閾値を越えた時点でＭＯＳトランジスタＭ２がオンする。このため、ＭＯＳトランジスタＭ５，Ｍ８の構成するインバータの入力レベルはローレベルとなり、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバータの入力レベルはハイレベルとなり、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバータの出力レベルはローレベルとなり、ＭＯＳトランジスタＭ１０がオンして出力端子２４はハイレベルとなる。これと共にＭＯＳトランジスタＭ３がオンする。図２に、電源ＶＤＤが立ち上がるときの電源ＶＤＤの電圧と出力端子２４の電圧の関係を示す。
【００２３】
次に、電源ＶＤＤが立ち下がりＭＯＳトランジスタＭ２の閾値未満となった時点でＭＯＳトランジスタＭ２がオフし、その後、電源ＶＤＤがＭＯＳトランジスタＭ３の閾値未満となった時点でＭＯＳトランジスタＭ３がオフする。なお、ゲート長ＬからＭＯＳトランジスタＭ３の閾値がＭＯＳトランジスタＭ２の閾値より低く設定されている。
【００２４】
上記のＭＯＳトランジスタＭ３オフによりＭＯＳトランジスタＭ５，Ｍ８の構成するインバータの入力レベルはハイレベルとなり、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバータの入力レベルはローレベルとなり、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバータの出力レベルはハイレベルとなり、ＭＯＳトランジスタＭ１０がオフして出力端子２４はローレベルとなる。図３に、電源ＶＤＤが立ち下がるときの電源ＶＤＤの電圧と出力端子２４の電圧の関係を示す。このようにして、ヒステリシス特性が与えられる。
【００２５】
図４は本発明のＭＯＳトランジスタ構成の電圧検出回路の第２実施例の回路図を示す。同図中、図１と同一部分には同一符号を付す。
図４において、電源端子２０には電源ＶＤＤが供給され、電源端子２２には電源ＶＳＳ（例えば接地レベル）が供給されている。ゲート幅Ｗ＝９μｍ，ゲート長Ｌ＝２００μｍのデプレッション型のＮチャネルＭＯＳトランジスタＭ１はドレインを電源ＶＤＤに接続され、ソース及びゲートをＮチャネルＭＯＳトランジスタＭ１２，Ｍ１３のドレインと共通接続されている。ゲート幅Ｗ＝５μｍ，ゲート長Ｌ＝２００μｍのＭＯＳトランジスタＭ１２のソースは電源ＶＳＳに接続され、ゲートは抵抗Ｒ１１を介して電源ＶＤＤに接続されると共に抵抗Ｒ１２を介して電源ＶＳＳに接続されている。ゲート幅Ｗ＝５μｍ，ゲート長Ｌ＝２００μｍのＭＯＳトランジスタＭ１３のソースは電源ＶＳＳに接続され、ゲートは抵抗Ｒ１３を介して出力端子２４に接続されると共に抵抗Ｒ１４を介して電源ＶＳＳに接続されている。ところで、抵抗Ｒ１１，Ｒ１２の分圧比Ｒ１２／（Ｒ１１＋Ｒ１２）は、抵抗Ｒ１３，Ｒ１４の分圧比Ｒ１４／（Ｒ１３＋Ｒ１４）より大とされている。ＭＯＳトランジスタＭ１はＭＯＳトランジスタＭ１２，Ｍ１３の負荷として動作する。
【００２６】
ＭＯＳトランジスタＭ１のドレインにはＣＭＯＳ（相補型ＭＯＳ）インバータを構成するゲート幅Ｗ＝１００μｍ，ゲート長Ｌ＝５μｍのＰチャネルＭＯＳトランジスタＭ８のゲート、及びゲート幅Ｗ＝２００μｍ，ゲート長Ｌ＝５μｍのＮチャネルＭＯＳトランジスタＭ５のゲートが接続されている。ＭＯＳトランジスタＭ８のソースは電源ＶＤＤに接続され、ＭＯＳトランジスタＭ５のソースは電源ＶＳＳに接続されている。共通接続されたＭＯＳトランジスタＭ８のドレイン及びＭＯＳトランジスタＭ５のドレインは、ＭＯＳトランジスタＭ４のドレインに接続されると共に、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタＭ９のゲート及びＮチャネルＭＯＳトランジスタＭ７のゲートに接続されている。
【００２７】
ゲート幅Ｗ＝１０μｍ，ゲート長Ｌ＝１０μｍのデプレッション型のＮチャネルＭＯＳトランジスタＭ４はソース及びゲートを電源ＶＳＳに接続されている。ゲート幅Ｗ＝１００μｍ，ゲート長Ｌ＝５μｍのＰチャネルＭＯＳトランジスタＭ９のソースは電源ＶＤＤに接続され、ゲート幅Ｗ＝１００μｍ，ゲート長Ｌ＝１０μｍのＮチャネルＭＯＳトランジスタＭ７のソースは電源ＶＳＳに接続されている。共通接続されたＭＯＳトランジスタＭ９のドレイン及びＭＯＳトランジスタＭ７のドレインは、ＰチャネルＭＯＳトランジスタＭ１０のゲートに接続されている。
【００２８】
ゲート幅Ｗ＝２０００μｍ，ゲート長Ｌ＝１０μｍのＭＯＳトランジスタＭ１０のソースは電源ＶＤＤに接続されており、ＭＯＳトランジスタＭ１０のドレインは、ゲート幅Ｗ＝６０μｍ，ゲート長Ｌ＝５μｍのデプレッション型のＮチャネルＭＯＳトランジスタＭ１１のドレイン及び出力端子２４に接続されている。ＭＯＳトランジスタＭ１１はソース及びゲートを電源ＶＳＳに接続されている。なお、ＰチャネルＭＯＳトランジスタＭ８〜Ｍ１０のバックゲートは電源ＶＤＤに接続され、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ５，Ｍ７，Ｍ１１〜Ｍ１３のバックゲートは電源ＶＳＳに接続されている。
【００２９】
ここで、電源ＶＤＤが０Ｖから立ち上がるとき、ＭＯＳトランジスタＭ５，Ｍ８の構成するインバータの入力レベルは不定であるが、デプレッション型のＮチャネルＭＯＳトランジスタＭ４がオンしているため、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバータの入力レベルはローレベルとなり、また、デプレッション型のＮチャネルＭＯＳトランジスタＭ４がオンしているため、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバータの出力レベルはハイレベルとなり、デプレッション型ＭＯＳトランジスタＭ１１もオンしているため、出力端子２４はローレベルとなる。このため、出力電圧が不安定になる不定領域をなくすことができる。
【００３０】
電源ＶＤＤが立ち上がり電源ＶＤＤの抵抗Ｒ１１，Ｒ１２の分圧電圧がＭＯＳトランジスタＭ１２の閾値を越えた時点でＭＯＳトランジスタＭ１２がオンする。このため、ＭＯＳトランジスタＭ５，Ｍ８の構成するインバータの入力レベルはローレベルとなり、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバータの入力レベルはハイレベルとなり、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバータの出力レベルはローレベルとなり、ＭＯＳトランジスタＭ１０がオンして出力端子２４はハイレベルとなる。これと共にＭＯＳトランジスタＭ１３がオンする。
【００３１】
次に、電源ＶＤＤが立ち下がり抵抗Ｒ１１，Ｒ１２の分圧電圧がＭＯＳトランジスタＭ１２の閾値未満となった時点でＭＯＳトランジスタＭ１２がオフし、その後、抵抗Ｒ１３，Ｒ１４の分圧電圧がＭＯＳトランジスタＭ１３の閾値未満となった時点でＭＯＳトランジスタＭ１３がオフする。なお、抵抗Ｒ１１，Ｒ１２の分圧比、抵抗Ｒ１３，Ｒ１４の分圧比からＭＯＳトランジスタＭ１３のゲート・ソース間電圧がＭＯＳトランジスタＭ１２のゲート・ソース間電圧より低く設定されている。
【００３２】
上記のＭＯＳトランジスタＭ１３オフによりＭＯＳトランジスタＭ５，Ｍ８の構成するインバータの入力レベルはハイレベルとなり、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバータの入力レベルはローレベルとなり、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバータの出力レベルはハイレベルとなり、ＭＯＳトランジスタＭ１０がオフして出力端子２４はローレベルとなる。これによって、ヒステリシス特性が与えられる。
【００３３】
【発明の効果】
上述の如く、請求項１に記載の発明は、デプレッション型の第２、第３のＮチャネルＭＯＳトランジスタを用いて、第１の電源の立ち上がり時に前記第１のインバータの出力信号を第２の電源電圧にし、また、第１の電源の立ち上がり時に出力端子の信号を第２の電源電圧にするため、出力電圧が不安定になる不定領域をなくすことができる。
【００３４】
請求項２に記載の発明は、出力端子の信号が前記第１の電源電圧のときオンして第２の電源電圧の信号を出力する第４のＮチャネルＭＯＳトランジスタを設けることにより、ヒステリシス特性を与えることができる。
請求項３に記載の発明は、第１のＮチャネルＭＯＳトランジスタの閾値を前記第４のＮチャネルＭＯＳトランジスタの閾値より高く設定するため、ヒステリシス特性を与えることができる。
【００３５】
請求項４に記載の発明は、第１のＮチャネルＭＯＳトランジスタのゲートに供給される第１の電源電圧を分圧する第１の分圧回路と、第４のＮチャネルＭＯＳトランジスタのゲートに供給される前記出力端子の信号電圧を分圧する第２の分圧回路とを有し、第１の分圧回路の分圧比を第２の分圧回路の分圧比より大きく設定するため、ヒステリシス特性を与えることができる。
【図面の簡単な説明】
【図１】本発明のＭＯＳトランジスタ構成の電圧検出回路の第１実施例の回路図である。
【図２】電源ＶＤＤが立ち上がるときの電源ＶＤＤの電圧と出力端子２４の電圧の関係を示す図である。
【図３】電源ＶＤＤが立ち下がるときの電源ＶＤＤの電圧と出力端子２４の電圧の関係を示す図である。
【図４】本発明のＭＯＳトランジスタ構成の電圧検出回路の第２実施例の回路図である。
【図５】従来のＭＯＳトランジスタ構成の電圧検出回路の一例の回路図である。
【図６】従来回路の電源ＶＤＤの電圧と出力端子２４の電圧の関係を示す図である。
【符号の説明】
２０，２２ 電源端子
２４ 出力端子
Ｍ１，Ｍ７，Ｍ１１ デプレッション型のＮチャネルＭＯＳトランジスタ
Ｍ２〜Ｍ７，Ｍ１１〜Ｍ１３ ＮチャネルＭＯＳトランジスタ
Ｍ８〜Ｍ１０ ＰチャネルＭＯＳトランジスタ
Ｒ１１〜Ｒ１４ 抵抗

Claims (4)

1. 第１の電源の立ち上がりによりオンして第２の電源電圧の信号を出力する第１のＮチャネルＭＯＳトランジスタと、
   前記第１のＮチャネルＭＯＳトランジスタの出力信号を供給され反転して出力するＣＭＯＳ構成の第１のインバータと、
   前記第１のインバータの出力信号を供給され反転して出力するＣＭＯＳ構成の第２のインバータと、
   前記第２のインバータの出力信号が第２の電源電圧であるときオンして前記第１の電源電圧の信号を出力端子から出力する第１のＰチャネルＭＯＳトランジスタと、
   前記第１のインバータの出力端と前記第２の電源との間に接続され前記第１の電源の立ち上がり時に前記第１のインバータの出力信号を第２の電源電圧にするデプレッション型の第２のＮチャネルＭＯＳトランジスタと、
   前記出力端子と前記第２の電源との間に接続され前記第１の電源の立ち上がり時に前記出力端子の信号を第２の電源電圧にするデプレッション型の第３のＮチャネルＭＯＳトランジスタとを
   有することを特徴とする電圧検出回路。
2. 請求項１記載の電圧検出回路において、
   前記第１のＮチャネルＭＯＳトランジスタと並列に設けられ、前記出力端子の信号が前記第１の電源電圧のときオンして前記第２の電源電圧の信号を出力する第４のＮチャネルＭＯＳトランジスタを
   有することを特徴とする電圧検出回路。
3. 請求項２記載の電圧検出回路において、
   前記第１のＮチャネルＭＯＳトランジスタの閾値を前記第４のＮチャネルＭＯＳトランジスタの閾値より高く設定したことを特徴とする電圧検出回路。
4. 請求項２記載の電圧検出回路において、
   前記第１のＮチャネルＭＯＳトランジスタのゲートに供給される第１の電源電圧を分圧する第１の分圧回路と、
   前記第４のＮチャネルＭＯＳトランジスタのゲートに供給される前記出力端子の信号電圧を分圧する第２の分圧回路とを有し、
   前記第１の分圧回路の分圧比を前記第２の分圧回路の分圧比より大きく設定したことを特徴とする電圧検出回路。

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