JP5593917B2 - リセット回路及びそれを備える装置 - Google Patents

Description

本発明は、ＮチャネルＭＯＳＦＥＴと、リセットを解除すべき所定の閾値を電源電圧が超えることにより、前記ＮチャネルＭＯＳＦＥＴをオンからオフにすることによって、前記ＮチャネルＭＯＳＦＥＴのドレイン電圧を、リセット状態を表すローレベルからリセット解除状態を表すハイレベルに切り替えるゲート駆動回路とを備える、リセット回路に関する。

従来技術として、電源電圧が所定の閾値を超えて上昇したことを検出するとリセット信号を解除するパワーオンリセット回路が知られている。図１は、パワーオンリセット回路の一例である、オープンドレイン出力のリセット回路１の構成図である。図１のリセット回路１の場合、コンパレータＣ１は、電源電圧ＶＤＤの抵抗Ｒ１とＲ２，Ｒ３による分圧電圧Ｖｃが基準電圧Ｖｒｅｆよりも低いときには、ハイレベルのゲート駆動信号ＶＧを出力信号として出力する。したがって、リセット回路１は、ハイレベルのゲート駆動信号ＶＧによりトランジスタＮ０がオンするので、出力端子１３の電圧レベルＰＯＲをローレベルにする。逆に、コンパレータＣ１は、分圧電圧Ｖｃが基準電圧Ｖｒｅｆよりも高いときには、ローレベルのゲート駆動信号ＶＧを出力信号として出力する。したがって、リセット回路１は、ローレベルのゲート駆動信号ＶＧによりトランジスタＮ０がオフするので、出力端子１３の電圧レベルＰＯＲをハイレベルにする。

すなわち、図１の回路の場合、電源電圧ＶＤＤの電圧状態が不図示の外部装置にリセットをかけるべき低電圧状態のときには、電圧レベルＰＯＲはローレベルになり、電源電圧ＶＤＤの電圧状態が外部装置のリセットを解除可能な定常電圧状態のときには、電圧レベルＰＯＲはハイレベルになる。

なお、リセット回路に関する先行技術文献として、例えば特許文献１が知られている。

特開２００１−１４１７６１号公報

図１の回路の場合、電源電圧ＶＤＤが零Ｖよりも僅かに大きい極低電圧状態では、電源電圧ＶＤＤを動作電源電圧とするコンパレータＣ１は、トランジスタＮ０をオンできるほどのゲート電圧を出力することができない。そのため、トランジスタＮ０は電流を吸い込むことができない結果、出力端子１３の電圧レベルＰＯＲはハイレベルになる。

ところが、マイクロコンピュータ等の制御回路の動作電圧の低電圧化が近年進んでいるため、電源電圧ＶＤＤが極低電圧状態であっても、電圧レベルＰＯＲがハイレベルになってしまうと、リセットの解除がされるべき電源電圧ではないにもかかわらず、そのような制御回路が、リセットの解除がされたと認識してしまうおそれがある。

この点、電源電圧ＶＤＤが極低電圧状態であっても出力端子の電圧をローレベルにすることが可能な特許文献１の発明は、ＣＭＯＳ出力の場合を対象としているので、図１の回路のようなオープンドレイン出力の場合にそのまま適用することができない。

そこで、本発明は、電源電圧が極低電圧状態であっても、リセットが解除されることを防ぐことができる、リセット回路及びそれを備える装置の提供を目的とする。

上記目的を達成するため、本発明に係るリセット回路は、
ＮチャネルＭＯＳＦＥＴと、
リセットを解除すべき所定の閾値を電源電圧が超えることにより、前記ＮチャネルＭＯＳＦＥＴをオンからオフにすることによって、前記ＮチャネルＭＯＳＦＥＴのドレイン電圧を、リセット状態を表すローレベルからリセット解除状態を表すハイレベルに切り替えるゲート駆動回路とを備える、リセット回路であって、
前記ＮチャネルＭＯＳＦＥＴのドレイン側を流れる電流を吸い込むことによって、前記ドレイン電圧をローレベルに維持する吸い込み回路と、
前記電源電圧が前記閾値を超えているとき、前記吸い込み回路が前記電流を吸い込むことをＰチャネルＭＯＳＦＥＴのオンにより遮断する遮断回路とを備えることを特徴とするものである。

本発明によれば、電源電圧が極低電圧状態であっても、リセットが解除されることを防ぐことができる。

従来のリセット回路１の構成図である。 本発明の一実施形態である制御装置１００の構成図である。 リセット回路４を備える制御装置２００の構成図である。 電源電圧ＶＤＤの電圧状態とトランジスタＮ０，Ｐ１，Ｎ１のオン／オフ状態と電圧レベルＰＯＲのハイ／ロー状態との関係をまとめた図である。 図１のリセット回路１における、電源電圧ＶＤＤと電圧レベルＰＯＲとの関係図である。 図３のリセット回路４における、電源電圧ＶＤＤと電圧レベルＰＯＲとの関係図である。 リセット回路５を備える制御装置３００の構成図である。

以下、図面を参照して、本発明を実施するための形態の説明を行う。図２は、本発明の一実施形態である制御装置１００の構成図である。制御装置１００は、リセット回路２と制御回路３とを備えるシステム回路である。例えば、リセット回路２と制御回路３は、システムオンチップ（ＳＯＣ）の集積回路である。リセット回路２は、制御回路３のリセット及びリセット解除を制御する。制御回路３の具体例として、中央演算処理装置（ＣＰＵ）が挙げられ、制御装置１００の具体例として、制御回路３をＣＰＵとして内蔵するマイクロコンピュータが挙げられる。

リセット回路２は、電源電圧ＶＤＤの電圧状態が制御回路３等の周辺回路にリセットをかけるべき低電圧状態のときには、電圧レベルＰＯＲをローレベルに維持し、電源電圧ＶＤＤの電圧状態が制御回路３等の周辺回路のリセットを解除可能な定常電圧状態のときには、電圧レベルＰＯＲをハイレベルに維持する機能を有する。

電源電圧ＶＤＤは、不図示のレギュレータ等の電圧制御回路によって、予め設定された目標電圧に一致するように制御される。電源電圧ＶＤＤの立ち上がり時には、電源電圧ＶＤＤの目標電圧よりも少し低い電圧で、リセット回路２の出力端子１３の電圧レベルＰＯＲがローレベルからハイレベルに切り替わることにより、リセットモードからリセット解除モードに移行する。また、電源電圧ＶＤＤの立ち下がり時にも同様に、電源電圧ＶＤＤの目標電圧よりも少し低い電圧で、電圧レベルＰＯＲがハイレベルからローレベルに切り替わることにより、リセット解除モードからリセットモードに移行する。

リセット回路２は、トランジスタＮ０と、ゲート駆動回路Ａ１と、吸い込み（sink）回路Ａ２と、遮断回路Ａ３とを備える。

トランジスタＮ０は、エンハンスメント型ＭＯＳ電界効果トランジスタ（ＦＥＴ）である。トランジスタＮ０は、オープンドレイン出力でリセット回路２の出力部を構成するソース接地回路である。トランジスタＮ０のドレインに接続される出力端子１３と電源電圧ＶＤＤの電源端子１１との間には、リセット回路２に外付けされた抵抗Ｒ４が挿入される。なお、抵抗Ｒ４は、トランジスタＮ０のドレインと電源電圧ＶＤＤとの間に挿入されればよいので、制御回路３に内蔵されてもよいし、リセット回路２に内蔵されてもよい。

ゲート駆動回路Ａ１は、リセットを解除すべき所定の閾値Ｖｔｈを電源電圧ＶＤＤが超えることにより、トランジスタＮ０をオンからオフにすることによって、出力端子１３（すなわち、トランジスタＮ０のドレイン電圧）の電圧レベルＰＯＲを、リセット状態を表すローレベルからリセット解除状態を表すハイレベルに切り替える。ゲート駆動回路Ａ１は、ローレベルのゲート駆動信号ＶＧをトランジスタＮ０のゲートに出力することによって、トランジスタＮ０をオフし、ハイレベルのゲート駆動信号ＶＧをトランジスタＮ０のゲートに出力することによって、トランジスタＮ０をオンする。ゲート駆動回路Ａ１は、電源電圧ＶＤＤを動作電源電圧とする回路である。

ゲート駆動回路Ａ１は、例えば、電源電圧ＶＤＤを動作電源電圧とするコンパレータＣ１を有する。コンパレータＣ１は、電源電圧ＶＤＤと閾値Ｖｔｈとを比較するための回路であって、その比較結果に応じて、ゲート駆動信号ＶＧの電圧レベルをハイレベル又はローレベルに切り替える。

吸い込み回路Ａ２は、トランジスタＮ０のドレイン側の出力端子１３を流れる電流Ｉを吸い込むことによって、トランジスタＮ０のドレイン電圧の電圧レベルＰＯＲをローレベルに維持する。電流Ｉは、抵抗Ｒ４を介して、吸い込み回路Ａ２に流れ込む。

遮断回路Ａ３は、電源電圧ＶＤＤが閾値Ｖｔｈを超えているとき、吸い込み回路Ａ２が電流Ｉを吸い込むことを遮断することによって、吸い込み回路Ａ２が電圧レベルＰＯＲをローレベルに維持することを解除する。

なお、リセット回路２の電源端子１１は、制御回路３の電源端子１６に接続され、リセット回路２の出力端子１３は、制御回路３のリセット入力端子１８に接続され、リセット回路２のグランド端子１２は、制御回路３のグランド端子１７に接続される。

したがって、このような構成を備えるリセット回路２によれば、電源電圧ＶＤＤが極低電圧状態のためにトランジスタＮ０がたとえオフしても、吸い込み回路Ａ２によってトランジスタＮ０のドレイン電圧の電圧レベルＰＯＲはローレベルに強制的に維持されるので、電圧レベルＰＯＲがハイレベルになることを防ぐことができる。その結果、制御回路３が、リセットが解除されるべき電源電圧ではないにもかかわらず、リセットが解除されたと認識してしまうことを防ぐことができる。また、電源電圧ＶＤＤが閾値Ｖｔｈを超えれば、吸い込み回路Ａ２による電流Ｉの吸い込みは遮断回路Ａ３によって遮断されるとともに、トランジスタＮ０はローレベルのゲート駆動信号ＶＧに従ってオフする。これにより、電圧レベルＰＯＲはハイレベルになるので、リセットが解除されるべき電源電圧でリセットが解除されないことを防ぐこともできる。

次に、リセット回路２の具体例であるリセット回路４について説明する。図３は、リセット回路４を備える制御装置２００の構成図である。上述と同様の構成については、その説明を省略する。

ゲート駆動回路Ａ１は、抵抗分圧回路（Ｒ１，Ｒ２，Ｒ３）と、コンパレータＣ１と、基準電圧Ｖｒｅｆを生成する基準電圧生成回路Ｓ１とを有する。

抵抗分圧回路（Ｒ１，Ｒ２，Ｒ３）は、電源電圧ＶＤＤを監視する監視回路である。抵抗分圧回路（Ｒ１，Ｒ２，Ｒ３）は、抵抗Ｒ１とＲ２とＲ３との直列回路であって、グランド端子１２に接続されたグランドパターンと電源端子１１に接続された電源パターンとの間に挿入される。抵抗分圧回路（Ｒ１，Ｒ２，Ｒ３）は、抵抗Ｒ１と抵抗Ｒ２との接続点から、電源電圧ＶＤＤを分圧した検出電圧Ｖｃを出力する。つまり、検出電圧Ｖｃは、電源電圧ＶＤＤに対応した値である。

抵抗分圧回路（Ｒ１，Ｒ２，Ｒ３）は、コンパレータＣ１の出力電圧（ゲート駆動信号ＶＧ）がローレベルのときには、トランジスタＢ１がオフなので、電源電圧ＶＤＤを抵抗Ｒ１とＲ２，Ｒ３とによる分圧をすることによって、検出電圧Ｖｃを出力し、コンパレータＣ１の出力電圧がハイレベルのときには、トランジスタＢ１がオンなので、電源電圧ＶＤＤを抵抗Ｒ１と抵抗Ｒ２とによる分圧をすることによって、検出電圧Ｖｃを出力する。これにより、検出電圧Ｖｃにヒステリシスを持たせることができる。

コンパレータＣ１は、検出電圧Ｖｃと基準電圧Ｖｒｅｆとが比較入力され、その比較入力結果に応じたゲート駆動信号ＶＧを出力する。基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが基準電圧生成回路Ｓによって降圧変換されて生成された一定の電圧値である。基準電圧Ｖｒｅｆは、コンパレータＣ１の非反転入力端子に入力され、検出電圧Ｖｃは、コンパレータＣ１の反転入力端子に入力される。したがって、コンパレータＣ１は、検出電圧Ｖｃが基準電圧Ｖｒｅｆを超えていないと検出しているときには、ハイレベルのゲート駆動信号ＶＧを出力し、検出電圧Ｖｃが基準電圧Ｖｒｅｆを超えていると検出しているときには、ローレベルのゲート駆動信号ＶＧを出力するものである。

基準電圧Ｖｒｅｆを生成する基準電圧生成回路Ｓは、例えば、定電流源Ｓ１から流れる定電流を基準電圧生成素子Ｓ２に流すことによって、電源電圧ＶＤＤよりも低い一定の基準電圧Ｖｒｅｆを生成する。定電流源Ｓ１は、例えば、ドレインが電源電圧ＶＤＤに接続され且つゲートとソースとの間がショートされたデプレッション型ＭＯＳＦＥＴによって構成される。基準電圧生成素子Ｓ２は、例えば、ダイオード接続されたデプレッション型ＭＯＳＦＥＴによって構成される。

また、リセット回路４は、図２に示した吸い込み回路Ａ２として、ゲートとソースとの間が抵抗Ｒ５を介してショートされたデプレッション型ＮチャネルＭＯＳＦＥＴであるトランジスタＮ１を備える。トランジスタＮ１のゲートはグランドに接続され、トランジスタＮ１のソースは抵抗Ｒ５を介してグランドに接続される。これにより、トランジスタＮ１のソース基準のゲート電圧を零Ｖにすることができる。そして、トランジスタＮ１のソース基準のゲート電圧が零Ｖであり且つトランジスタＮ１のドレインはトランジスタＮ０のドレインに接続されているので、トランジスタＮ１は、トランジスタＮ０のドレイン側に流れる電流Ｉを、後述のトランジスタＰ１及び抵抗Ｒ５から構成される遮断回路が遮断しない限り、常時（特には、電源電圧ＶＤＤが極低電圧状態であっても）、吸い込むことができる。

また、リセット回路４は、図２に示した遮断回路Ａ２として、ＰチャネルＭＯＳＦＥＴであるトランジスタＰ１と、抵抗Ｒ５とを備える。トランジスタＰ１は、コンパレータＣ１から出力されるローレベルのゲート駆動信号ＶＧに従って、トランジスタＮ１のソース電位を電源電圧ＶＤＤまで持ち上げることによって、トランジスタＮ１のドレイン−ソース間電圧が約０Ｖになるので、トランジスタＮ１が電流Ｉを吸い込むことを遮断することができる。トランジスタＰ１のゲートは、コンパレータＣ１の出力端子及びトランジスタＮ０のゲートに接続される。これにより、トランジスタＰ１のゲートに、ゲート駆動信号ＶＧを入力できる。トランジスタＰ１のソースは、電源電圧ＶＤＤに接続され、トランジスタＰ１のドレインは、トランジスタＮ１のソースと抵抗Ｒ５との接続点に接続される。抵抗Ｒ５は、トランジスタＮ１のソースとグランドとの間に挿入される。

図４は、電源電圧ＶＤＤの電圧状態とリセット回路４のトランジスタＮ０，Ｐ１，Ｎ１のオン／オフ状態と出力端子１３の電圧レベルＰＯＲのハイ／ロー状態との関係をまとめた図である。

電源電圧ＶＤＤが電圧ＶＬ以下の極低電圧状態のときには、コンパレータＣ１が正常動作可能な最低作動電圧を電源電圧ＶＤＤが下回っているので、電源電圧ＶＤＤを動作電源電圧とするコンパレータＣ１の出力電圧は、トランジスタＮ０をオン可能なゲート電圧の閾値よりも低い。したがって、電源電圧ＶＤＤが極低電圧状態のときには、トランジスタＮ０はオフしている。一方、電源電圧ＶＤＤが極低電圧状態であるので、トランジスタＰ１のゲート−ソース間の電位差は、トランジスタＰ１をオン可能なゲート電圧の閾値よりも小さい。したがって、電源電圧ＶＤＤが極低電圧状態のときには、トランジスタＰ１はオフしているので、トランジスタＮ１のオンによる電流Ｉの吸い込みによって、電圧レベルＰＯＲはローレベルになる。

電源電圧ＶＤＤが電圧ＶＬよりも大きく閾値Ｖｔｈ以下の低電圧状態のときには、コンパレータＣ１が正常動作可能な最低作動電圧を電源電圧ＶＤＤが上回っている。また、電源電圧ＶＤＤが低電圧状態のときには、検出電圧Ｖｃは基準電圧Ｖｒｅｆよりも小さい。したがって、電源電圧ＶＤＤを動作電源電圧とするコンパレータＣ１から出力されるゲート駆動信号ＶＧの電圧レベルはハイレベルであるため、トランジスタＮ０はオンする。一方、ゲート駆動信号ＶＧの電圧レベルはハイレベルであるため、トランジスタＰ１のゲート−ソース間の電位差は、トランジスタＰ１をオン可能なゲート電圧の閾値よりも小さい。したがって、電源電圧ＶＤＤが低電圧状態のときには、トランジスタＰ１はオフしているので、トランジスタＮ１のオンによる電流Ｉの吸い込みによって、電圧レベルＰＯＲはローレベルになる。

電源電圧ＶＤＤが閾値Ｖｔｈを超えた定常電圧状態のときには、検出電圧Ｖｃは基準電圧Ｖｒｅｆよりも大きい。したがって、コンパレータＣ１のゲート駆動信号ＶＧの電圧レベルはローレベルであるため、トランジスタＮ０はオフする。一方、ゲート駆動信号ＶＧの電圧レベルはローレベルであるため、トランジスタＰ１のゲート−ソース間の電位差は、トランジスタＰ１をオン可能なゲート電圧の閾値を超えるため、トランジスタＰ１はオンする。トランジスタＰ１のオンにより、トランジスタＮ１はオフするので、トランジスタＮ１による電流Ｉの吸い込みが遮断される。したがって、電圧レベルＰＯＲはハイレベルになる。

図５は、図１のリセット回路１における、電源電圧ＶＤＤと電圧レベルＰＯＲとの関係図である。図６は、図３のリセット回路４における、電源電圧ＶＤＤと電圧レベルＰＯＲとの関係図である。図５，６を比較して明らかなように、電源電圧ＶＤＤが極低電圧状態でも電圧レベルＰＯＲをローレベルに維持することができる。

例えば、動作電圧が１Ｖのマイクロコンピュータは、電圧が（０．８×ＶＤＤ）以上の電圧レベルＰＯＲをハイレベルとして検出し、リセットが解除されたと認識する。また、電圧が（０．２×ＶＤＤ）以下の電圧レベルＰＯＲをローレベルとして検出し、リセットがかけられていると認識する。このような仕様のマイクロコンピュータに対しては、電源電圧ＶＤＤが０．６Ｖのときには、電圧レベルＰＯＲをローレベルにし、リセットをかけた状態にしたい。

この場合、図５の特性を有する従来のリセット回路１では、電源電圧ＶＤＤが０．６Ｖのときには電圧レベルＰＯＲの電圧が０．６Ｖあるため、マイクロコンピュータは、電圧レベルＰＯＲをハイレベルとして検出し、リセットが解除されたと認識してしまう。これに対し、図６の特性を有する本発明の実施形態であるリセット回路４では、電源電圧ＶＤＤが０．６Ｖのときには、電圧レベルＰＯＲは（０．２×ＶＤＤ）以下の電圧である。したがって、マイクロコンピュータは、電圧レベルＰＯＲをローレベルとして検出し、リセットが解除されたと認識することはない。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。

例えば、本発明に係るリセット回路は、図３に示した構成に限られない。図７は、リセット回路５を備える制御装置３００の構成図である。リセット回路５は、図２に示した遮断回路Ａ３として、負電源Ｍ１を備える。負電源Ｍ１は、トランジスタＮ１のゲート−ソース間電圧を所定値以下の負値にすることによって、トランジスタＮ１が電流Ｉを吸い込むことを遮断することができる。電流Ｉを遮断する必要がない低電圧状態（極低電圧状態を含む）のときには、トランジスタＮ１のゲート及びソースはグランドにショートされていればよい。

また、本発明の一実施形態として図２に示した制御装置１００は、ＤＣ−ＤＣコンバータ（典型的には、昇圧レギュレータ）でもよい。例えば、電源電圧ＶＤＤが極低電圧状態でも動作可能な制御回路３が、電源電圧ＶＤＤの昇圧を制御する昇圧制御回路である場合に適用しても、本発明は効果的である。

１，２，４ リセット回路
３ 制御回路
Ａ１ ゲート駆動回路
Ａ２ 吸い込み回路
Ａ３ 遮断回路
Ｃ１ コンパレータ
Ｎ１ デプレッション型ＮチャネルＭＯＳＦＥＴ
Ｍ１ 負電源
１００，２００，３００ 制御装置

Claims (9)

1. ＮチャネルＭＯＳＦＥＴと、
   リセットを解除すべき所定の閾値を電源電圧が超えることにより、前記ＮチャネルＭＯＳＦＥＴをオンからオフにすることによって、前記ＮチャネルＭＯＳＦＥＴのドレイン電圧を、リセット状態を表すローレベルからリセット解除状態を表すハイレベルに切り替えるゲート駆動回路とを備える、リセット回路であって、
   前記ＮチャネルＭＯＳＦＥＴのドレイン側を流れる電流を吸い込むことによって、前記ドレイン電圧をローレベルに維持する吸い込み回路と、
   前記電源電圧が前記閾値を超えているとき、前記吸い込み回路が前記電流を吸い込むことをＰチャネルＭＯＳＦＥＴのオンにより遮断する遮断回路とを備えることを特徴とする、リセット回路。
2. 前記遮断回路は、前記電流を吸い込むデプレッション型ＮチャネルＭＯＳＦＥＴを前記ＰチャネルＭＯＳＦＥＴのオンによりオフすることで、前記電流の吸い込みを遮断する、請求項１に記載のリセット回路。
3. 前記吸い込み回路が、ゲート−ソース間電圧が前記電流を吸い込み可能な零以下の電圧であるデプレッション型ＮチャネルＭＯＳＦＥＴを有する、請求項１又は２に記載のリセット回路。
4. 前記遮断回路が、前記デプレッション型ＮチャネルＭＯＳＦＥＴのソース電位を持ち上げることによって、前記デプレッション型ＮチャネルＭＯＳＦＥＴが前記電流を吸い込むことを遮断する、請求項３に記載のリセット回路。
5. 前記吸い込み回路は、一つのデプレッション型ＮチャネルＭＯＳＦＥＴから構成される、請求項１から４のいずれか一項に記載のリセット回路。
6. 前記ＰチャネルＭＯＳＦＥＴのドレインは、前記デプレッション型ＮチャネルＭＯＳＦＥＴのソースと抵抗との間に接続される、請求項２から５のいずれか一項に記載のリセット回路。
7. 前記ゲート駆動回路が、前記電源電圧と前記閾値を比較するコンパレータを有し、
   前記遮断回路が、前記コンパレータの出力信号に従って、前記吸い込み回路が前記電流を吸い込むことを遮断する、請求項１から６のいずれか一項に記載のリセット回路。
8. 請求項１から７のいずれか一項に記載のリセット回路と、
   前記ドレイン電圧がハイレベルのときリセットが解除される制御回路とを備える、制御装置。
9. 請求項１から７のいずれか一項に記載のリセット回路と、
   前記ドレイン電圧がハイレベルのときリセットが解除される中央演算処理装置とを備える、マイクロコンピュータ。

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