JP2009296714A - 低電圧検出回路および電源制御用半導体集積回路 - Google Patents

Abstract

【課題】電源電圧のリニアな変化に対して階段波形状に変化するような参照電圧を発生する定電圧回路を備えた低電圧検出回路において、誤って検出信号が出力されてしまうのを回避できるようにする。
【解決手段】所定の電位の参照電圧を発生する定電圧回路（３３）と、電源電圧に比例した電圧と前記参照電圧とを比較して電源電圧が所定の電位よりも高いか低いかを判定して高い場合には第１のレベルのまた低い場合には第２のレベルの検出信号を出力する電圧比較手段（３２）と、を備え、定電圧回路は電源電圧のリニアな変化に対して階段波形状の特性の参照電圧を発生し、電圧比較手段は電源電圧が所定の電位よりも低い領域で誤検出信号を出力するおそれがある低電圧検出回路において、電源電圧が誤検出信号の生じる範囲にあることを検出可能な誤動作範囲検出回路（３４）を設け、電圧比較手段からの検出信号の出力を禁止可能に構成した。
【選択図】図２

Description

本発明は、低電圧検出回路および低電圧検出回路を内蔵した電源制御用半導体集積回路に関し、例えば充電制御回路を搭載した充電制御用ＩＣ（半導体集積回路）に利用して有効な技術に関する。

二次電池の充電装置には、充電電流を制御する充電制御回路を搭載したＩＣが使用されている。このような充電制御用ＩＣにおいては、充電中に商用電源の電圧が低下することがあるが、ＡＣアダプタからの入力電圧（ＩＣの電源電圧とされる）が低下すると内部回路が誤動作したりするおそれがある。

そのため、例えば５Ｖの電源電圧が２．５Ｖのような所定の電圧以下に下がった場合にはそれを検出して検出信号（リセット信号）を発生もしくは立ち上げたり、電源電圧が所定の電圧以上に上昇した場合には検出信号（リセット信号）を解除もしくは立ち下げたりする低電圧検出回路が設けられることがある。
特開平９−５４６２０号公報

従来、電源電圧の低電圧検出回路としては、図４に示すような直列抵抗Ｒ１，Ｒ２からなる分圧回路と、所定の電位の参照電圧Ｖrefを発生する定電圧回路と、抵抗Ｒ１，Ｒ２で分圧された電圧と参照電圧Ｖrefとを比較して電源電圧ＶＤＤ（例えば５Ｖ）が所定のレベル（例えば２．５Ｖ）よりも低いか高いかを判定するコンパレータＣＭＰとから構成したものが知られている（例えば特許文献１）。

本発明者らは、かかる低電圧検出回路における参照電圧Ｖrefを発生する定電圧回路として、図５に示すような回路を使用することを検討した。なお、図５は、本発明者らが検討した回路であり、公知の回路として例示するものではない。

図４の基準電圧発生回路は、シリコンのバンドギャップに相当する温度依存性のない基準電圧Ｖｒｅｆを発生するバンドギャップリファランス回路ＢＧＲと、該バンドギャップリファランス回路ＢＧＲにバイアス電流を供給するバイアス回路ＢＩＡＳとからなる。

バンドギャップリファランス回路ＢＧＲは、バイアス電流が供給されるノードＮ１と接地点との間に直列に接続された抵抗Ｒ１１およびダイオード接続のバイポーラ・トランジスタＱ１と、該トランジスタＱ１とベース共通接続されたトランジスタＱ２と、該トランジスタＱ２のエミッタ抵抗Ｒ１２およびコレクタ抵抗Ｒ１３と、トランジスタＱ２のコレクタにベースが接続されたトランジスタＱ３およびそのコレクタ抵抗Ｒ１４と、トランジスタＱ３のコレクタにベースが接続されたトランジスタＱ４とから構成されている。かかる構成のバンドギャップリファランス回路は公知であるので、詳しい動作の説明は省略する。

バイアス回路ＢＩＡＳは、デプレッション型のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ；以下ＭＯＳトランジスタと称する）からなりゲート端子が接地点ＧＮＤに接続されることでノーマリオン動作する電流源としての定電流用トランジスタＭ１と、該トランジスタＭ１のドレイン端子と電源電圧ＶＤＤとの間に直列に接続された電流−電圧変換用のＰチャネルＭＯＳトランジスタＭ２と、該トランジスタＭ２とカレントミラー回路ＣＭ１を構成するようにゲート共通接続されたＰチャネルＭＯＳトランジスタＭ３を有する。

また、バイアス回路ＢＩＡＳは、電流転写先の上記ＭＯＳトランジスタＭ３のドレイン端子と接地点ＧＮＤとの間に直列に接続されたＮＰＮバイポーラ・トランジスタＱ５と、該トランジスタＱ５のコレクタにベース端子がまたＱ５のベースにエミッタ端子が接続されたＮＰＮバイポーラ・トランジスタＱ６およびそのエミッタ抵抗Ｒ１５を有する。

さらに、バイアス回路ＢＩＡＳは、トランジスタＱ６のコレクタ端子と上記電源電圧ＶＤＤとの間に直列に接続された電流−電圧変換用のＰチャネルＭＯＳトランジスタＭ４と、該トランジスタＭ４とカレントミラー回路ＣＭ２を構成するようにゲート共通接続されたＰチャネルＭＯＳトランジスタＭ５を有する。そして、このトランジスタＭ５に流れる電流を、ＮチャネルＭＯＳトランジスタＭ６とＭ７とからなるカレントミラー回路ＣＭ３およびＰチャネルＭＯＳトランジスタＭ８とＭ９とからなるカレントミラー回路ＣＭ４で折り返して生成した電流を、上記バイアス電流Ｉｂとしてバンドギャップリファランス回路ＢＧＲへ供給するように構成されている。カレントミラー回路ＣＭ１〜ＣＭ４は、トランジスタのサイズ比を適当に設定することによって所望の電流比が得られるように設定することができる。

図５のバイアス回路は、デプレッション型のＭＯＳＦＥＴを、元になる電流を生成する定電流用トランジスタＭ１として使用しているため、電源電圧ＶＤＤが比較的低い低電圧状態においても電流を流すことができる。これとともに、複数段のカレントミラー回路の途中にバイポーラ・トランジスタＱ５，Ｑ６と抵抗Ｒ１５を設けているため、バイポーラ・トランジスタのベース・エミッタ間電圧Ｖbeの持つ負の温度特性と抵抗の持つ正の温度特性とが打ち消しあうことで温度特性が向上し、チップ温度にかかわらず安定したバイアス電流をバンドギャップリファランス回路ＢＧＲへ供給することができる。

図４に示す抵抗分圧回路で分圧されたノードＮａの電位Ｖａは、電源電圧ＶＤＤと比例関係にあり、図６（Ａ）に示すようにＶＤＤのリニアな変化に比例して変化するのに対し、図５の定電圧回路により生成される参照電圧Ｖrefは、ＶＤＤのリニアな変化に対して階段波形状に変化する。そのため、図６（Ｂ）のように、電源電圧ＶＤＤが１．１〜１．７Ｖ辺りで、参照電圧Ｖrefが分圧回路のノードＮａの電位Ｖａよりも低くなる範囲があり、ＶＤＤがこの範囲に入ると低電圧検出回路の出力がハイレベルに変化し、誤って検出信号が出力され、その信号を受ける制御回路が誤動作するおそれがあることが明らかになった。

この発明は上記のような課題に着目してなされたもので、その目的とするところは、電源電圧のリニアな変化に対して階段波形状に変化するような参照電圧を発生する定電圧回路を備えた低電圧検出回路において、誤って検出信号が出力されてしまうのを回避できるようにする。

上記目的を達成するため、この発明は、所定の電位の参照電圧を発生する定電圧回路と、電源電圧に比例した電圧と前記参照電圧とを比較して電源電圧が所定の電位よりも高いか低いかを判定して高い場合には第１のレベルのまた低い場合には第２のレベルの検出信号を出力する電圧比較手段と、を備え、前記定電圧回路は前記電源電圧のリニアな変化に対して階段波形状の特性の参照電圧を発生するものであり、前記電圧比較手段は電源電圧が前記所定の電位よりも低い領域で不所望な検出信号を出力する低電圧検出回路において、電源電圧が前記不所望な検出信号の生じる範囲にあることを検出可能な誤動作範囲検出回路を備え、該誤動作範囲検出回路の出力により前記電圧比較手段からの検出信号の出力を禁止可能に構成したものである。

上記した手段によれば、定電圧回路の特性で電圧比較手段は電源電圧が所定の電位よりも低い領域で不所望な検出信号を出力する場合にも、誤動作範囲検出回路の出力により電圧比較手段から検出信号が誤って出力されるのを禁止することができる。

なお、電源電圧のリニアな変化に対して階段波形状の特性の参照電圧を発生する定電圧回路としては、例えばノーマリオン型のトランジスタからなる電流源と、該電流源により流される電流を複数のカレントミラー回路で折り返して所定の電流値の電流を出力するとともに温度補償用の素子が設けられているバイアス回路と、該バイアス回路の出力電流が動作電流として供給されるバンドギャップリファランス回路と、により構成されているものがある。

ここで、望ましくは、電源電圧に比例した電圧は電源電圧を抵抗比で分圧して生成されるものであり、電源電圧を分圧する第１の抵抗分圧回路を備えるように構成する。これにより、電源電圧に比例した電圧を簡単な回路で容易に得ることができる。また、前記誤動作範囲検出回路は、電源電圧を分圧する第２の抵抗分圧回路と、該第２の抵抗分圧回路により分圧された電圧をゲート端子に受けるＭＯＳトランジスタおよびこれと直列に接続された負荷素子からなる電位判定手段とを備える構成とすると良い。これにより、比較的簡単な構成の回路で、電圧比較回路の誤動作範囲を検出することができる。

さらに、望ましくは、前記誤動作範囲検出回路から出力される信号に応じて、前記電圧比較手段から出力される検出信号を通過または遮断可能な信号伝達手段を備えるようにする。これにより、電圧比較手段からの検出信号が誤って出力されるのを確実に禁止することができる。

また、望ましくは、上記のように構成された低電圧検出回路と、電流制御用トランジスタに所定の電流が流れるように制御する制御回路とを備え、前記制御回路は前記低電圧検出回路により出力される検出信号が第１のレベルの時に前記電流制御用トランジスタに所定の電流が流れるように制御し、前記検出信号が第２のレベルの時に前記電流制御用トランジスタに流れる電流を遮断するように電源制御用半導体集積回路を構成する。これにより、電源電圧が低下した場合に電流制御用トランジスタを遮断して充電電流が流れないように制御することができ、逆方向電流が流れたり回路が誤動作するのを防止することができる。

さらに、望ましくは、前記電流制御用トランジスタと、直流入力電圧が印加される電圧入力端子と、電流出力端子とを備え、前記電流制御用トランジスタが、前記電圧入力端子と前記電流出力端子との間に接続され、前記電圧入力端子の入力電圧が内部回路の電源電圧とされ、前記低電圧検出回路は前記電圧入力端子の電圧と前記参照電圧とを比較するように構成する。これにより、電流制御用トランジスタと制御回路を１つのチップに搭載した電源制御用半導体集積回路において、入力電圧が低下した場合に自動的に電流制御用トランジスタを遮断し充電電流が流れないように制御することができる。

本発明によると、電源電圧のリニアな変化に対して階段波形状に変化するような参照電圧を発生する定電圧回路を備えた低電圧検出回路において、誤って検出信号が出力されてしまうのを回避することができるという効果がある。

以下、本発明の好適な実施の形態を図面に基づいて説明する。

図１は、本発明に係る低電圧検出回路を適用して好適なシステムの一例としての二次電池の充電制御用ＩＣの一実施形態の概略構成を示す。

図１に示されているように、この実施形態の充電制御用ＩＣ１０には、外部のＡＣアダプタのような直流電源２０からの直流電圧が入力される電圧入力端子ＶＩＮと、充電対象のリチウムイオン電池のような二次電池３０が接続されるバッテリ端子ＢＡＴと、前記電圧入力端子ＶＩＮとバッテリ端子ＢＡＴとの間に設けられた電流制御用トランジスタＱ１１と、定電圧制御を行うためバッテリ電圧Ｖbatと参照電圧Ｖref1とを比較してＱ１１のゲート制御電圧を生成する定電圧制御アンプＡＭＰ１とを備えている。

また、前記トランジスタＱ１１に流される電流を検出して電流制御を行うため、直流電源２０と電圧入力端子ＶＩＮとの間に、電流検出用の抵抗Ｒｓが設けられている。これとともに、充電制御用ＩＣ１０内には、この電流検出用の抵抗Ｒｓの端子間電圧を増幅する誤差アンプＡＭＰと、該誤差アンプＡＭＰの出力電圧と参照電圧Ｖcrefとの電位差に応じて電流制御用トランジスタＱ１１のゲート制御電圧を生成する定電流制御アンプＡＭＰ２とが設けられている。

さらに、この実施形態の充電制御用ＩＣ１０には、外部から前記電圧入力端子ＶＩＮに入力される異常な直流電圧Ｖｉｎからチップを保護するため、例えば５．８Ｖのような参照電圧Ｖref2とＶｉｎとを比較して異常電圧を検出するコンパレータＣＭＰ１と、バッテリ端子ＢＡＴの電圧Ｖbatと参照電圧Ｖref3とを比較するコンパレータＣＭＰ２と、これらのコンパレータＣＭＰ１，ＣＭＰ２の出力に基いて監視対象の電圧が異常な電圧になっているか否か判定し、異常な電圧の場合には電流制御用トランジスタＱ１１をオフ状態にすべくＱ１１のゲートにドレインが接続されたオープンコレクタのトランジスタＱ１３のゲートを制御する電圧を生成して出力する内部制御回路１１を備える。

また、入力電圧Ｖｉｎを監視して所定電圧である２．５Ｖ以下に低下したことを検出すると、ハイレベルに変化し、電源電圧Ｖｉｎが所定電圧以上に上昇したことを検出すると、ロウレベルに変化する検出信号ＲＥＳを出力する低電圧検出回路１３が設けられている。なお、ここで述べている所定電圧とは、充電制御用ＩＣ１０の内部回路が正常に動作できる電圧のことである。

さらに、この実施形態の充電制御用ＩＣ１０の内部回路は、入力電圧Ｖｉｎが電源電圧ＶＤＤとして供給されることで動作するようにされている。また、低電圧検出回路１３により生成された検出信号ＲＥＳは、リセット信号として内部制御回路１１に供給されて例えば低電源電圧時に電流制御用トランジスタＱ１１をオフにしたり内部回路をリセットするなどの制御を行なうのに利用される。

図２には、前記低電圧検出回路１３の具体的な回路構成例が示されている。

この実施例の低電圧検出回路１３は、電源電圧ＶＤＤ（例えば５Ｖ）を分圧してＶＤＤに比例した電圧を生成する直列形態の抵抗Ｒ１，Ｒ２からなる抵抗分圧回路３１と、抵抗Ｒ１とＲ２の接続ノードＮａの電位Ｖａと参照電圧Ｖrefとを比較する電圧比較手段としてのコンパレータ３２と、前記電位Ｖａと比較される参照電圧Ｖrefを生成する定電圧回路３３と、誤検出防止回路３４とにより構成されている。抵抗Ｒ１，Ｒ２の抵抗比は、コンパレータ検出電圧Ｖth1がＶth1＝（（Ｒ１＋Ｒ２）／Ｒ２）×ＶREF で決まる所定の検出電圧となるように決定される。

誤検出防止回路３４は、直列形態の抵抗Ｒ３，Ｒ４からなる抵抗分圧回路３５と、ソース端子が接地点に接続され抵抗Ｒ３とＲ４の接続ノードＮｂの電位Ｖｂをゲート端子に受けるＮチャネルＭＯＳトランジスタＭ１１と、該トランジスタＭ１１のドレイン端子と電源電圧端子ＶＤＤとの間にＭ１１と直列に接続された抵抗Ｒ５と、Ｍ１１とＲ５との接続ノードＮｃの電位Ｖｃを入力とする論理反転用のインバータＩＮＶと、前記コンパレータ３２の出力とインバータＩＮＶの出力とを入力とするＡＮＤゲート回路３６とから構成されている。

上記抵抗Ｒ３，Ｒ４の抵抗比は、例えばコンパレータ３２の誤出力の範囲が１．１〜１．７Ｖの場合、ＶＤＤが１．７Ｖよりも少し高い１．８Ｖに誤検出防止回路の検出電圧Ｖth2が設定されるように決定する。ＭＯＳＦＥＴのしきい値電圧ＶthM11と誤検出防止回路の検出電圧Ｖth2との関係は、Ｖth2＝（（Ｒ３＋Ｒ４）／Ｒ４）×ＶthM11となるので、Ｖth2が１．８ＶとなるようにＲ３，Ｒ４の抵抗比が決定される。

この実施例の誤検出防止回路３４においては、Ｍ１１とＲ５とが、ノードＮｂの電位ＶｂがトランジスタＭ１１のしきい値電圧よりも高い場合にはＭ１１がオンしてインバータＩＮＶの入力Ｖｃがロウレベルにされ、ノードＮｂの電位ＶｂがトランジスタＭ１１のしきい値電圧よりも低い場合にはＭ１１がオフしてインバータＩＮＶの入力Ｖｃがハイレベルにされる電位判定手段として機能する。また、抵抗分圧回路３５と電位判定手段（Ｍ１１，Ｒ５）とにより誤動作範囲検出回路が構成される。そして、その出力がインバータＩＮＶによって論理反転されてＡＮＤゲート３６へ供給される。その結果、インバータＩＮＶの出力がロウレベルされると、ＡＮＤゲート３６がコンパレータ３２の出力を遮断するように動作する。

図３には、図２のコンパレータ３２の出力ＣＭＰ、誤検出防止回路３４の出力ＥＤＰ、ＡＮＤゲート３６の出力である検出信号ＲＥＳと電源電圧ＶＤＤとの関係を示す。図２の低電圧検出回路１３では、電源電圧ＶＤＤが１．１〜１．７Ｖ辺りで、参照電圧Ｖrefが分圧回路のノードＮａの電位Ｖａよりも低くなって、コンパレータ３２の出力ＣＭＰが一時的にハイレベルになったとしても、そのときは誤検出防止回路３４の出力ＥＤＰがロウレベルである。そのため、ＡＮＤゲート３６はコンパレータ３２の出力ＣＭＰの一時的なハイレベルの状態を伝達せず、出力である検出信号ＲＥＳは電源電圧ＶＤＤが２．５Ｖ以上の範囲でのみハイレベルになる。これによって、検出信号ＲＥＳを受ける内部制御回路１１が誤動作するのを防止することができる。

以上本発明の一実施形態について述べたが、本発明は上記実施形態に限定されることなく、本発明の技術的思想に基づいて各種の変更が可能である。例えば、前記実施例（図２）では、ＭＯＳトランジスタＭ１１とそのドレイン端子と電源電圧端子ＶＣＣとの間に接続された抵抗Ｒ５とによって、抵抗Ｒ３，Ｒ４の接続ノードＮｂの電位Ｖｂを判定する電位判定手段を構成したが、抵抗Ｒ５の代わりに定電流源を用いたものであっても良い。

また、前記実施例では、参照電圧Ｖrefを生成する定電圧回路として図４のような構成を有する回路を使用する場合について説明したが、定電圧回路は図４の構成のものに限定されるものではなく、ＶＤＤの変化に対して階段波形状に変化する参照電圧を生成する他の構成の定電圧回路を使用する場合にも本発明を適用することができる。さらに、前記実施例では、抵抗分圧回路３１と３３を別個に設けているが、全体又は一部を共通化した回路とすることも可能である。

さらに、前記実施例では、電源電圧の低電圧状態を検出するコンパレータ３２の後段にＡＮＤゲートからなる論理積回路３３を設けてコンパレータの出力を禁止するように構成しているが、例えば電位判定手段の後段のインバータＩＮＶの出力でコンパレータ３２の動作を停止（非活性化）させることで出力を禁止するように構成しても良い。

以上の説明では、本発明を二次電池の充電制御用ＩＣに適用した例を説明したが、本発明にそれに限定されるものではなく、ＤＣ−ＤＣコンバータやＬＤＯ（低飽和型シリーズレギュレータ）のような直流電源回路の電源制御用ＩＣにも利用することができる。

本発明を適用して好適な電源制御用ＩＣの一例としての充電制御用ＩＣの概略構成を示す説明図である。 本発明における低電圧検出回路の実施例を示す回路構成図である。 実施例の低電圧検出回路における各部の電位と電源電圧との関係を示す特性図である。 従来の低電圧検出回路の構成例を示す回路構成図である。 実施例の低電圧検出回路で使用する定電圧回路の具体例を示す回路図である。 従来の低電圧検出回路における各部の電位と電源電圧との関係を示す特性図である。

符号の説明

１０ 充電制御用ＩＣ
１１ 内部制御回路
１３ 低電圧検出回路
２０ 直流電源
３１ 抵抗分圧回路
３２ コンパレータ
３３ 定電圧回路
３４ 誤検出防止回路
３５ 抵抗分圧回路
３６ ＡＮＤゲート
４０ 二次電池
Ｑ１１ 電流制御用トランジスタ

Claims (7)

1. 所定の電位の参照電圧を発生する定電圧回路と、電源電圧に比例した電圧と前記参照電圧とを比較して電源電圧が所定の電位よりも高いか低いかを判定して高い場合には第１のレベルのまた低い場合には第２のレベルの検出信号を出力する電圧比較手段と、を備え、
   前記定電圧回路は前記電源電圧のリニアな変化に対して階段波形状の特性の参照電圧を発生するものであり、前記電圧比較手段は電源電圧が前記所定の電位よりも低い領域で不所望な検出信号を出力する低電圧検出回路において、
   電源電圧が前記不所望な検出信号の生じる範囲にあることを検出可能な誤動作範囲検出回路を備え、該誤動作範囲検出回路の出力により前記電圧比較手段からの検出信号の出力が禁止可能に構成されていることを特徴とする低電圧検出回路。
2. 前記定電圧回路は、ノーマリオン型のトランジスタからなる電流源と、該電流源により流される電流を複数のカレントミラー回路で折り返して所定の電流値の電流を出力するとともに温度補償用の素子が設けられているバイアス回路と、該バイアス回路の出力電流が動作電流として供給されるバンドギャップリファランス回路と、により構成されていることを特徴とする請求項１に記載の低電圧検出回路。
3. 前記電源電圧に比例した電圧は電源電圧を抵抗比で分圧して生成されるものであり、電源電圧を分圧する第１の抵抗分圧回路を備えることを特徴とする請求項１または２に記載の低電圧検出回路。
4. 前記誤動作範囲検出回路は、電源電圧を分圧する第２の抵抗分圧回路と、該第２の抵抗分圧回路により分圧された電圧をゲート端子に受けるＭＯＳトランジスタおよびこれと直列に接続された負荷素子からなる電位判定手段と、を備えることを特徴とする請求項１〜３のいずれかに記載の低電圧検出回路。
5. 前記誤動作範囲検出回路から出力される信号に応じて、前記電圧比較手段から出力される検出信号を通過または遮断可能な信号伝達手段を備えることを特徴とする請求項１〜４のいずれかに記載の低電圧検出回路。
6. 請求項１〜５のいずれかに記載の低電圧検出回路と、電流制御用トランジスタに所定の電流が流れるように制御する制御回路とを備え、前記制御回路は前記低電圧検出回路により出力される検出信号が第１のレベルの時に前記電流制御用トランジスタに所定の電流が流れるように制御し、前記検出信号が第２のレベルの時に前記電流制御用トランジスタに流れる電流を遮断するように構成されていることを特徴とする電源制御用半導体集積回路。
7. 前記電流制御用トランジスタと、直流入力電圧が印加される電圧入力端子と、電流出力端子とを備え、
   前記電流制御用トランジスタが、前記電圧入力端子と前記電流出力端子との間に接続され、前記電圧入力端子の入力電圧が内部回路の電源電圧とされ、前記低電圧検出回路は前記電圧入力端子の電圧と前記参照電圧とを比較することを特徴とする請求項６に記載の電源制御用半導体集積回路。

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