JP2012108585A - レギュレータ回路及びそれを有する集積回路装置 - Google Patents

Abstract

【課題】バンドギャップ回路を有するレギュレータのアクティブ状態での電源精度を高め，スリープ状態での電力消費を抑制する。
【解決手段】レギュレータ回路は，外部電源（VDP5）に接続されバンドギャップ電圧（VBGR）を生成するバンドギャップ回路（BGR）と，バンドギャップ電圧に基づいて内部電源電圧（VDD）を生成して内部電源へ電流を供給しアクティブ状態とスリープ状態を有する動作制御信号（ENM）に応答して動作状態または停止状態になるメインレギュレータ（REGM）と，バンドギャップ電圧に基づいて内部電源電圧を生成し内部電源への供給電流がメインレギュレータより小さいサブレギュレータ（REGS）と，動作制御信号がアクティブ状態（ENM=H）の場合にバンドギャップ回路を連続動作させ，スリープ状態の場合にバンドギャップ回路を間欠動作させるバンドギャップ制御回路（BGRCTRL）とを有する。
【選択図】 図５

Description

本発明は，レギュレータ回路及びそれを有する集積回路装置に関する。

外部電源から安定した内部電源電圧を生成するレギュレータ回路は，マイクロコントローラなどの集積回路装置（ＬＳＩ）に内蔵される。また，バンドギャップ回路は，温度や外部電源電圧に依存しない基準電圧を生成する基準電圧回路として広く利用されている。レギュレータ回路は，そのようなバンドギャップ回路が生成する基準電圧に基づいて，必要な電位レベルの内部電源電圧を生成する。

一方，マイクロコントローラなどの集積回路装置は，高い周波数で動作するアクティブ状態と，主に内部データの保持を行うスリープ状態とを有し，スリープ状態での電力消費を抑制する。

そこで，レギュレータ回路も，アクティブ状態とスリープ状態とに合わせて，アクティブ状態では比較的大きな電流を内部電源に供給し，スリープ状態では比較的小さな電流を内部電源に供給し，スリープ状態での省電力化を図ることが求められる。

特開平９−６９０１４号公報 特開２００５−５００２１号公報 特開平７−２９５６６４号公報

基準電圧を生成するバンドギャップ回路の電力消費を抑制するためには，例えば回路を構成する抵抗の抵抗値を大きくすることが考えられるが，抵抗値を大きくすると抵抗の占有面積が大きくなり好ましくない。また，抵抗値を大きくして消費電流を小さくすると，電源電圧の変化に対する出力影響を表す電源電圧変動除去比率（PSRR : Power Supply Rejection Ration）が悪くなるという問題もある。

さらに，省電力化のために，レギュレータ回路をアクティブ状態とスリープ状態でその動作状態を変更する構成にすると，その状態変更のための制御信号が必要になる。しかし，外部電源起動時においては，内部回路のラッチ状態が不定であり上記の制御信号も不定になり，バンドギャップ回路を含めてレギュレータ回路を適切に起動することが困難になる。

そこで，本発明の目的は，アクティブ状態とスリープ状態を有し電力消費を抑制したレギュレータ回路及びそれを有する集積回路装置を提供することにある。

レギュレータ回路の第１の側面は，外部電源に接続されバンドギャップ電圧を生成するバンドギャップ回路と，
前記バンドギャップ電圧に基づいて内部電源電圧を生成して内部電源へ電流を供給しアクティブ状態とスリープ状態を有する動作制御信号に応答して動作状態または停止状態になるメインレギュレータと，
前記バンドギャップ電圧に基づいて前記内部電源電圧を生成し前記内部電源への供給電流が前記メインレギュレータより小さいサブレギュレータと，
前記動作制御信号がアクティブ状態の場合に前記バンドギャップ回路を連続動作させ，スリープ状態の場合に前記バンドギャップ回路を間欠動作させるバンドギャップ制御回路とを有する。

第１の側面によれば，アクティブ状態では高精度の内部電源電圧を生成しスリープ状態では省電力化することができる。

レギュレータ回路の一例を示す図である。 図１のレギュレータ回路の動作波形を示す図である。 マイクロコントローラＭＣＵのシリーズレギュレータの回路を示す図である。 マイクロコントローラＭＣＵのシリーズレギュレータの他の回路を示す図である。 本実施の形態におけるレギュレータ回路とそれを有する集積回路装置の構成図である。 図５のレギュレータ回路のアクティブ状態の各部の波形，制御信号を示している。 図５のレギュレータ回路のスリープ状態の各部の波形を示している。 本実施の形態におけるバンドギャップ回路の回路図である。 バンドギャップ回路の間欠動作での信号波形図である。 ＢＧＲ制御回路ＢＧＲＣＴＲＬの概略構成図である。 本実施の形態におけるレギュレータ回路の動作を示すフローチャート図である。 本実施の形態におけるレギュレータ回路の動作を示すフローチャート図である。 ＢＧＲ制御回路ＢＧＲＣＴＲＬ内のＢＧＲイネーブル信号発生回路の回路図である。 ＢＧＲイネーブル信号発生回路の動作波形図である。 ＢＧＲイネーブル信号発生回路とバンドギャップ回路のシミュレーション結果を示す図である。 本実施の形態におけるＢＧＲ制御回路ＢＧＲＣＴＲＬ内のリセット信号発生回路１２の回路図である。 本実施の形態におけるマイクロコントロールユニット内のバンドギャップ回路とレギュレータからなるレギュレータ回路の他の例を示す図である。 図１７の内蔵ＣＲ発振回路の回路例を示す図である。 本実施の形態におけるマイクロコントローラ内のバンドギャップ回路とレギュレータからなるレギュレータ回路の他の回路例を示す図である。 図１６，図１９の回路のスリープ状態での動作波形図である。 本実施の形態におけるマイクロコントローラ内のバンドギャップ回路とレギュレータからなるレギュレータ回路の他の回路例を示す図である。 図２１の温度計の具体的な回路例を示す図である。 図２２の温度計ＴＥＭＰの動作波形の例を示す図である。

図１は，レギュレータ回路の一例を示す図である。図中，Ｓ１，Ｓ２はスイッチを，ＣＲは容量を，ＶＰは電源を，ＢＧＲはバンドギャップ回路を，ＩＲはＢＧＲに流れる電流を，ＶＲＦは容量ＣＲに蓄えた基準電圧を，ＲＥＧはレギュレータを，ＶＤＰ５は電源を，ＶＤＤはレギュレータＲＥＧの出力電圧を，ＣＶＤＤは容量を，ＥＡＭＰは誤差アンプを，ＰＭＯ１は出力ＰＭＯＳトランジスタを，ＲＲ１とＲＲ２は分圧抵抗を，ＶＤＩＶ１は分圧回路の分圧出力を，ＧＮＤは０Ｖの電位をそれぞれ示している。なお，ＢＧＲはBand Gap Referenceの省略である。

図１では，バンドギャップ回路ＢＧＲを，スイッチＳ１により一定期間だけ動作させて，基準電圧ＶＢＧＲを発生し，発生した電位を容量ＣＲに記憶する。動作していない期間は，バンドギャップ回路ＢＧＲを停止することで，消費電流を削減する。

図１の回路は，バンドギャップ回路ＢＧＲの消費電流を実効的に削減できる利点があるが，一方，図１の回路の基準電圧ＶＲＦの電位は図２に示されるとおりリップルを持ち，内部電源ＶＤＤの電圧精度が低下する問題がある。

容量ＣＲにバンドギャップ電圧ＶＢＧＲを記憶して，所定の期間だけバンドギャップ回路ＢＧＲを動作させ，残りの期間，バンドギャップ回路を停止すると，リーク電流により，記憶したバンドギャップ電圧が変化する。図１の回路をマイクロコントローラに適用することを想定すると，マイクロコントローラＭＣＵでは，例えば，内部のＣＰＵが動作している状態で，内部電圧ＶＤＤの電位が変化すると，その分，回路の設計遅延時間に余裕をとっておくことが必要となる。つまり，アクティブ状態では，内部電圧ＶＤＤの設定電圧精度は高いことが望ましいが，図１の回路はこの電圧設定の精度を多少，犠牲にすることで，消費電力の削減を達成している。

図２は，図１のレギュレータ回路の動作波形を示す図である。スイッチＳ１をＯＮすることで，バンドギャップ回路ＢＧＲに電源電流ＩＲを供給する。バンドギャップ回路ＢＧＲがＯＮとなることで，その出力電圧ＶＢＧＲの電位がバンドギャップ電圧（約１．２Ｖ）となる。スイッチＳ２をＯＮとして，容量ＣＲの電位をバンドギャップ電圧ＶＢＧに充電する。スイッチＳ２をＯＦＦとしてＶＲＦをＶＢＧＲから切り離した後，スイッチＳ１をＯＦＦとする。すると出力電圧ＶＢＧＲは０Ｖ程度の電位になるが，容量ＣＲには出力電圧ＶＢＧＲが記憶されている。スイッチＳ２をＯＦＦとすることで，容量ＣＲに蓄えた電荷は，リーク電流により少しづつ失われていく。このため，基準電圧ＶＲＦはゆっくり低下していく。許容できる電圧の下限を，仮にＶＢＬとすると，基準電圧ＶＲＦがＶＢＬになる以前に，スイッチＳ１，Ｓ２をＯＮとして，再び容量ＣＲをバンドギャップ電圧に充電する。

このように，バンドギャップ回路ＢＧＲを一定期間動作させ，残りの期間は停止させることで，消費電力を削減できる。

図３は，マイクロコントローラＭＣＵのシリーズレギュレータの回路を示す図である。図３において，ＶＤＰ５は例えば５Ｖの外部電源を，ＢＧＲはバンドギャップ回路を，ＶＢＧＲはバンドギャップ電圧を，ＲＥＧはレギュレータを，ＶＤＤはレギュレータＲＥＧの出力電圧，例えば１．８Ｖを，ＣＶＤＤは外部容量を，ＥＡＭＰは誤差アンプを，ＰＭＯ１は出力ＰＭＯＳトランジスタを，ＲＲ１とＲＲ２は分圧抵抗を，ＶＤＩＶは分圧回路の分圧出力を，ＧＮＤは０Ｖの電位を，ＬＯＧＩＣは電源ＶＤＤで動作する論理回路を，ＭＣＵはマイクロコントローラ全体をそれぞれ示している。図１と対応する素子，ノードには同じ名称を与えて，対応関係を示した。以下，他の図でも，対応する素子，ノードには同じ名称を与えて示すものとする。

マイクロコントローラＭＣＵのシリーズレギュレータでは，バンドギャップ回路ＢＧＲが生成するバンドギャップ電圧ＶＢＧＲを基準電圧として，分圧回路の電圧ＶＤＩＶとバンドギャップ電圧ＶＢＧＲの電位が一致するよう，エラーアンプＥＡＭＰにより負帰還制御されている。抵抗ＲＲ１とＲＲ２の比を１：２に設計しておけば，バンドギャップ電圧ＶＢＧＲが１．２Ｖなので，内部電源ＶＤＤの電位を１．８Ｖに制御できる。

図３の回路は，構成が単純な利点があるが，一方で，低消費電力化に不都合な部分がある。ＭＣＵのレギュレータ回路に求められる特性として，論理回路ＬＯＧＩＣが最大周波数で動作している場合に内部電源ＶＤＤから十分な電流を供給できることが求められる。このため，出力ＰＭＯＳトランジスタＰＭＯ１は，最大負荷電流，例えば１００ｍＡを供給できるような大きさ（ゲート幅）に設計する必要がある。

一方，マイクロコントローラＭＣＵでは，例えば，ＣＰＵが動作していない場合に，消費電流が小さいことが望まれる。すなわち，図３でＣＰＵを含む論理回路ＬＯＧＩＣが動作していない場合には，レギュレータＲＥＧの消費電流ができるだけ小さいことが望ましい。レギュレータＲＥＧは負帰還回路なので，回路の安定性を考慮して各部の定数が設計される。トランジスタＰＭＯ１のサイズを動作時の最大負荷電流を供給可能なサイズに設計すると，トランジスタＰＭＯ１のゲート容量はある値より小さくできない。このため，回路が安定するように設計しようとするとレギュレータＲＥＧの消費電流もある値より小さくできない。

図４は，マイクロコントローラＭＣＵのシリーズレギュレータの他の回路を示す図である。図４は，図３に示したレギュレータがメインレギュレータＲＥＧＭとスリープ用のサブレギュレータＲＥＧＳとを有し，それぞれのレギュレータがイネーブル信号ＥＮＭ，ＥＮＳによりその動作が制御される。それ以外は，図３と同じである。

図４の回路では，マイクロコントローラＭＣＵが動作しているときの最大負荷電流はメインレギュレータＲＥＧＭで供給し，マイクロコントローラＭＣＵやＣＰＵが停止している場合には，スリープ用のサブレギュレータＲＥＧＳで内部電源ＶＤＤに電位を供給する。つまり，マイクロコントローラＭＣＵが停止している場合（以下，スリープ時と呼ぶ。），スリープ用レギュレータＲＥＧＳだけを動作させて，メインレギュレータＲＥＧＭは動作を停止する。一方，マイクロコントローラＭＣＵが動作している場合は，メインレギュレータＲＥＧＭを動作させる。

このような構成とすると，サブレギュレータの出力トランジスタＰＭＯ２のゲート容量をメインレギュレータの出力トランジスタＰＭＯ１のゲート容量より小さく設計できる。なぜならば，スリープ時には，論理回路ＬＯＧＩＣのリーク電流程度の電源電流を内部電源ＶＤＤに供給するだけでよいからである。例えばメインレギュレータの出力トランジスタＰＭＯ１が最大１００ｍＡの電流を供給できるように設計されるのに対して，サブレギュレータの出力トランジスタＰＭＯ２は数ｍＡ程度の電流を供給できるサイズに設計される。トランジスタＰＭＯ２の容量を小さくできるので，誤差アンプＥＡＭＰ２の消費電流を小さく設計することが可能となる。これにより，動作時の最大電流の要求と，スリープ時の消費電流をできるだけ削減する要求を両立させることができる。

しかしながら，図４の回路では，レギュレータをメインレギュレータＲＥＧＭとスリープ用のサブレギュレータＲＥＧＳに分けることで，スリープ時に動作するサブレギュレータＲＥＧＳの消費電流の削減を図っているにすぎず，バンドギャップ回路ＢＧＲ自体の消費電流は削減されていない。

図４の回路構成で，単純に回路を構成する抵抗の抵抗値を大きく設計すれば，バンドギャップ回路の消費電流を小さく設計できる。しかし，その場合，抵抗の占有面積が増加するという問題が生じる。また，バンドギャップ回路の消費電流を単純に小さく設計すると，ＰＳＲＲ（電源電圧変動除去比率，Power Supply Rejection Ratio，電源電圧の変化に対する出力の影響をあらわす。大きな値ほど電源電圧の変動に対して，出力が安定していることを示す。）が悪くなるという問題もある。

そこで，内部の論理回路が動作中にはリップルのない高精度の内部電源電圧ＶＤＤと十分な電流を供給することができ，一方，スリープ中にはバンドギャップ回路を含めてレギュレータ回路の消費電力を削減することが望まれる。

［本実施の形態］
図５は，本実施の形態におけるレギュレータ回路とそれを有する集積回路装置の構成図である。集積回路装置の一例として，マイクロコントローラＭＣＵが示されている。図５のマイクロコントローラは，論理回路ＬＯＧＩＣと水晶発振器ＸＳＯＣを除いて，バンドギャップ回路ＢＧＲと，ＢＧＲ制御回路ＢＧＲＣＴＲＬと，メイン及びサブレギュレータＲＥＧＭ，ＲＥＧＳとでレギュレータ回路を有する。

図５において，ＭＣＵはマイクロコントローラ全体を，ＬＯＧＩＣは内部電圧ＶＤＤを電源として動作しＣＰＵなどを有する論理回路を，ＶＤＰ５は例えば５Ｖの外部電源を，ＧＮＤは０Ｖの電位を，ＢＧＲはバンドギャップ回路を，ＶＢＧＲはバンドギャップ回路が生成するバンドギャップ電圧を，ＲＥＧＭはアクティブ状態で動作するメインレギュレータを，ＲＥＧＳはスリープ状態で動作するサブレギュレータを，ＶＤＤはレギュレータ回路が生成する出力電圧，例えば１．８Ｖ，の内部電圧を，ＣＶＤＤは外部容量を示す。

メインレギュレータＲＥＧＭとサブレギュレータＲＥＧＳにおいて，ＥＡＭＰ１，ＥＡＭＰ２は誤差アンプを，ＰＭＯ１，ＰＭＯ２は出力ＰＭＯＳトランジスタを，ＲＲ１，ＲＲ２，ＲＲ３，ＲＲ４は分圧抵抗を，ＶＤＩＶ１，ＶＤＩＶ２は分圧回路の分圧出力を，ＮＭ１，ＮＭ２はＮＭＯＳトランジスタを，ＥＮＭはメインレギュレータＲＥＧＭ１のイネーブル信号（動作制御信号）を，ＥＮＳはスリープ用レギュレータＲＥＧＳ１のイネーブル信号を示す。

さらに，ＥＮＢＧＲはバンドギャップ回路ＢＧＲのイネーブル信号を，ＳＷＢＧＲＣはＢＧＲのキャパシタスイッチを，ＥＮＳＷＢＧＲはスイッチＳＷＢＧＲＣの制御信号を，ＶＢＧＲＣはサブレギュレータＲＥＧＳの基準電圧であるＢＧＲキャパシタ電圧を，ＣＢＧＲはバンドギャップ電圧を記憶するＢＧＲキャパシタを，ＢＧＲＣＴＲＬは，バンドギャップ回路を制御する制御信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲなどを発生するＢＧＲ制御回路を，ＸＯＳＣは水晶発振回路を，ＣＫＲＴＣは水晶発振回路の出力クロックをそれぞれ示している。

図４と対応する素子，ノードには同じ名称を与えて，対応関係を示した。以下，他の図でも，対応する素子，ノードには同じ名称を与えて示すものとする。特に断らない限り，図で対応する素子，ノードには同じ名称を与えて，説明の重複を避けるものとする。

図５において，バンドギャップ回路ＢＧＲと，メインとサブレギュレータＲＥＧＭ，ＲＥＧＳと，ＢＧＲ制御回路ＢＧＲＣＴＲＬと，サブレギュレータのイネーブル信号ＥＮＳを生成するインバータＩＮＶ０は，外部電源ＶＤＰ５を電源とする。一方，論理回路ＬＯＧＩＣは，レギュレータが生成する内部電圧ＶＤＤを電源とする。また，水晶発振回路ＸＯＳＣも，同様にレギュレータが生成する内部電圧ＶＤＤ２を電源とする。この内部電圧ＶＤＤ２は，内部電圧ＶＤＤと同じであるが，別の電源経路で供給される。あるいは，この内部電源ＶＤＤ２はレギュレータとは別の専用の電源回路で発生してもよい。

電源起動時の概略的な動作では，外部電源ＶＤＰ５が起動すると，サブレギュレータＲＥＧＳを制御するイネーブル信号ＥＮＳは，抵抗Ｒ０とインバータＩＮＶ０により強制的にＨレベルにされ，サブレギュレータＲＥＧＳは動作状態になる。一方，メインレギュレータＲＥＧＭを制御するイネーブル信号ＥＮＭは，論理回路ＬＯＧＩＣ内のＣＰＵによって通常動作時に生成されアクティブ状態とスリープ状態に対応してイネーブル（Ｈレベル）とディセーブル（Ｌレベル）に制御される動作制御信号である。このイネーブル信号ＥＮＭは，内部電圧ＶＤＤを電源とする論理回路ＬＯＧＩＣが生成する制御信号であるので，電源起動時はＨレベルまたはＬレベルのいずれになるか不定である。そして，外部電源ＶＤＰ５の起動に応答して，ＢＧＲ制御回路ＢＧＲＣＴＲＬがバンドギャップ制御信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲをイネーブル状態にして，バンドギャップ回路ＢＧＲを起動させる。それと同時に，ＢＧＲ制御回路ＢＧＲＣＴＲＬがメインレギュレータＲＥＧＭのイネーブル信号ＥＮＭを動作状態（Ｈレベル）にすることもできる。

電源起動後，やがて，バンドギャップ回路ＢＧＲとサブレギュレータＲＥＧＳにより内部電圧ＶＤＤが規定の電圧に上昇し，その後の通常動作時では，論理回路ＬＯＧＩＣが通常動作を開始し，アクティブ状態またはスリープ状態に応じてメインレギュレータのイネーブル信号ＥＮＭをイネーブルまたはディセーブルに制御する。アクティブ状態では，イネーブル信号ＥＮＭ＝Ｈレベル（イネーブル）によりメインレギュレータＲＥＧＭが動作し，ＢＧＲ制御回路ＢＧＲＣＴＲＬによりレギュレータ回路ＢＧＲが連続動作に制御され，リップルのない高精度で十分な電流量を有する内部電圧ＶＤＤが生成される。一方，スリープ状態では，イネーブル信号ＥＮＭ＝Ｌレベル（ディセーブル）によりメインレギュレータＲＥＧＭが停止し，ＢＧＲ制御回路ＢＧＲＣＴＲＬによりレギュレータ回路ＢＧＲが間欠動作に制御される。ただし，サブレギュレータＲＥＧＳは電源起動後も常時動作状態にあるので，ややリップルのあるＢＧＲキャパシタ電圧ＶＢＧＲＣに基づいて，サブレギュレータＲＥＧＳが電流量を小さくした内部電圧ＶＤＤを生成する。

図６は，図５のレギュレータ回路のアクティブ状態の各部の波形，制御信号を示している。図７は，図５のレギュレータ回路のスリープ状態の各部の波形を示している。

図５のメインレギュレータＲＥＧＭは，論理回路ＬＯＧＩＣ内のＣＰＵがアクティブ状態時にＥＮＭ＝Ｈレベルにより動作し，内部電圧ＶＤＤに最大電源電流を供給する。一方，サブレギュレータＲＥＧＳは，論理回路がスリープ状態のときに動作して，内部電圧ＶＤＤに必要最小限の電源電流を供給する。ただし，本実施の形態では，前述したとおり，電源起動時以降，インバータＩＮＶ０により生成されるイネーブル信号ＥＮＳ＝Ｈレベルによって，サブレギュレータＲＥＧＳはアクティブ，スリープ状態両方で常時動作状態にされる。これにより，電源起動時の制御信号の不定状態によりレギュレータ回路が起動しない状態を回避している。スリープ状態ではＥＮＭ＝ＬレベルによりメインレギュレータＲＥＧＭは動作を停止する。

図５において，メインレギュレータＲＥＧＭの基準電圧は，バンドギャップ電圧ＶＢＧＲであり，一方，サブレギュレータＲＥＧＳの基準電圧は，ＢＧＲキャパシタＣＢＧＲに記憶したＢＧＲキャパシタ電圧ＶＢＧＲＣである。このＢＧＲキャパシタ電圧は，アクティブ状態ではバンドギャップ電圧であり，スリープ状態ではバンドギャップ電圧を記憶したＢＧＲキャパシタの電圧である。

図６のアクティブ状態では，バンドギャップ回路ＢＧＲのイネーブル信号ＥＮＢＧＲはＨレベル，ＢＧＲキャパシタＣＢＧＲにバンドギャップ電圧を記憶するための制御信号であるＢＧＲスイッチイネーブル信号ＥＮＳＷＢＧＲはＨレベル，メインレギュレータＥＮＭのイネーブル信号ＥＮＭはＨレベル，サブレギュレータのイネーブル信号ＥＮＳはＨレベルになる。

したがって，アクティブ状態では，バンドギャップ回路ＢＧＲは連続動作し，バンドギャップ電圧ＶＢＧＲ（約１．２Ｖ）を生成する。また，ＢＧＲスイッチＳＷＢＧＲＣは常時ＯＮ状態となり，ＢＧＲキャパシタＣＢＧＲにバンドギャップ電圧ＶＢＧＲが印加され，ＢＧＲキャパシタ電圧ＶＢＧＲＣは，バンドギャップ電圧ＶＢＧＲになる。さらに，メインレギュレータＲＥＧＭが動作し，サブレギュレータＲＥＧＳも動作する。

アクティブ状態には，メインレギュレータＲＥＧＭと，スリープ用のサブレギュレータＲＥＧＳが同時に動作しているが，メインレギュレータの出力トランジスタＰＭＯ１はサブレギュレータの出力トランジスタＰＭＯ２に比べて，１０倍以上大きいので，内部電圧ＶＤＤへの負荷電流のほとんどは，メインレギュレータＲＥＧＭから供給される。

メインレギュレータＲＥＧＭの基準電圧は，連続動作中のバンドギャップ回路が発生するバンドギャップ電圧ＶＢＧＲであり，メインレギュレータは適切な電位で十分な電流量の内部電圧ＶＤＤを生成する。また，ＢＧＲキャパシタスイッチＳＷＢＧＲＣがオン状態であるので，サブレギュレータＲＥＧＳにもバンドギャップ電圧ＶＢＧＲが基準電圧として供給されている。バンドギャップ回路ＢＧＲが連続動作しているので，バンドギャップ回路ＢＧＲの電源電流は一定の電流が流れている。

このように，アクティブ状態には，バンドギャップ回路ＢＧＲを連続動作させているので，バンドギャップ電圧ＶＢＧＲが一定電圧となり，レギュレータの出力電圧である内部電圧ＶＤＤが変動することはない。

図７に示すとおり，スリープ状態には，メインレギュレータのイネーブル信号ＥＮＭはＬレベル，サブレギュレータのイネーブル信号ＥＮＳはＨレベルになっている。イネーブル信号ＥＮＭは，論理回路ＬＯＧＩＣ内のＣＰＵなどによりＬレベルに制御されているが，サブレギュレータのイネーブル信号ＥＮＳは，インバータＩＮＶ０により常時Ｈレベルになっている。

一方，バンドギャップ回路ＢＧＲでは，イネーブル信号ＥＮＢＧＲがＨレベルとＬレベルを繰り返し，バンドギャップ回路ＢＧＲは動作状態と停止状態とを繰り返し，間欠的な動作をする。それに応じて，バンドギャップ電圧ＶＢＧＲはバンドギャップ電位（１．２Ｖ）と０Ｖとを繰り返す。さらに，ＢＧＲスイッチイネーブル信号ＥＮＳＷＢＧＲは，イネーブル信号ＥＮＢＧＲがＨレベルの期間中，一時的にＨレベルになる。その間，ＢＧＲキャパシタスイッチＳＷＢＧＲＣがオン（導通）して，ＢＧＲキャパシタＣＢＧＲがバンドギャップ電圧ＶＢＧＲに充電される。

イネーブル信号ＥＮＢＧＲをＬからＨに変化させて，バンドギャップ回路ＢＧＲを動作させ，バンドギャップ電圧ＶＢＧＲの電圧が安定するのを待って，ＢＧＲスイッチイネーブル信号ＥＮＳＷＢＧＲをＬからＨに変化させる。それにより，ＢＧＲスイッチキャパシタＳＷＢＧＲＣがＯＮとなるので，ＢＧＲキャパシタＣＢＧＲがバンドギャップ電圧ＶＢＧＲの電位に充電される。ＢＧＲキャパシタＣＢＧＲを充電した後，ＢＧＲスイッチイネーブル信号ＥＮＳＷＢＧＲをＨからＬに変化させ，スイッチＳＷＢＧＲＣをＯＦＦにし，キャパシタＣＢＧＲはバンドギャップ電圧ＶＢＧＲから切り離される。キャパシタＣＢＧＲをバンドギャップ電圧ＶＢＧＲから切り離した後，イネーブル信号ＥＮＢＧＲをＨからＬに変化させて，バンドギャップ回路ＢＧＲを停止する。バンドギャップ回路を一定期間動作させ，残りの期間，回路を停止させるので，消費電力を削減できる。

ＢＧＲキャパシタＣＢＧＲの電荷は，スイッチＳＷＢＧＲＣをＯＦＦとした後，リーク電流により少しずつ失われていく。このため，ＢＧＲキャパシタ電圧ＶＢＧＲＣの電位はゆっくり低下していく。そして，ＢＧＲキャパシタ電圧ＶＢＧＲＣの電位が許容できる電圧の下限になる以前に，バンドギャップ回路をＯＮとして，再びキャパシタＣＢＧＲをバンドギャップ電圧ＶＢＧＲに充電する。その結果，ＢＧＲキャパシタ電圧ＶＢＧＲＣの電位は，図７に示されるとおり，リップルを有する。

しかし，スリープ状態時はメモリの内容を保持したり，レジスタの内容を保持したりできれば良いので，ＢＧＲキャパシタ電圧ＶＢＧＲＣが多少変動し，内部電源電圧ＶＤＤの値が変動しても影響は小さい。つまり，バンドギャップ回路ＢＧＲをスリープ時のみ間欠動作し，アクティブ状態時にはバンドギャップ回路ＢＧＲを連続動作させることで，スリープモード時の低消費電力化と，アクティブ状態時の基準電圧精度の確保を両立することができる。

スリープ状態時のバンドギャップ回路ＢＧＲの消費電流の削減は，図７のＢＧＲイネーブル信号ＥＮＢＧＲのＨの期間とＬの期間の比を大きくすることで達成される。ＢＧＲイネーブル信号ＥＮＢＧＲのＨとＬを繰り返す周期に対して，バンドギャップ回路ＢＧＲが動作している期間を小さくしていけば，実効的にバンドギャップ回路ＢＧＲの消費電力を削減することができる。ただし，その場合，リーク電流によりＢＧＲキャパシタＣＢＧＲから失われる電荷も大きくなるので，ＢＧＲイネーブル信号ＥＮＢＧＲをＬとできる期間の上限は，リーク電流によって決まる。

図５のレギュレータ回路では，スリープ状態時のバンドギャップ回路ＢＧＲの消費電流を間欠動作により削減するので，バンドギャップ回路ＢＧＲを構成する抵抗の値を極端に大きくする必要はない。これにより回路の占有面積を削減できる効果が得られる。また，アクティブ状態時のバンドギャップ回路ＢＧＲの電流を極端に小さくする必要がないので，ＰＳＲＲを改善することもできる。

図４の回路で，図５の実施の形態の回路とスリープ時のバンドギャップ回路ＢＧＲの消費電流を同じに設計したと仮定し，その差を比較する。図５の回路で間欠動作による電流削減の効果を仮に１／１０とする。つまりＢＧＲイネーブル信号ＥＮＢＧＲがＨの期間が全体の１／１０程度であるとする。図４の回路では，バンドギャップ回路ＢＧＲはスリープ時にも連続動作しているので，バンドギャップ回路の電流は図４の回路の１０倍となる。したがって，図４の回路のバンドギャップ回路ＢＧＲの抵抗の面積は，図５の回路の１０倍の面積を必要とする。

また，図４の回路では，スリープ状態時もアクティブ状態時（メインレギュレータ動作時）も同じバンドギャップ回路ＢＧＲを使用するので，スリープ時に合わせてバンドギャップ回路ＢＧＲを設計しておくと，図４のアクティブ状態でのバンドギャップ回路ＢＧＲの電流は，図５の回路の１／１０となる。ただし，アクティブ状態では，メインレギュレータＲＥＧＭで内部電圧ＶＤＤを供給し，マイクロコントローラＭＣＵの各部は最高周波数で動作している。その場合，外部電源のノイズも存在するので，バンドギャップ回路においてＰＳＲＲを確保しておくことも重要である。

図４の回路で，連続動作するバンドギャップ回路ＢＧＲを，スリープ状態用と，アクティブ状態用に個別に設け，メインモード用のバンドギャップ回路の消費電力を大きく設計しておけば，メインモード時のＰＳＲＲを改善することは可能である。しかし，２つのバンドギャップ回路により面積の増加を招く。図５の回路は，このような観点から，アクティブ状態での電圧精度，ＰＳＲＲの確保，スリープ状態時の消費電流の削減を両立する効果を得ている。

図５のマイクロコントローラは，図７に示したバンドギャップ回路の間欠動作のための制御信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲを発生するために，クロックとして３２ｋＨｚの水晶発振回路ＸＯＳＣを有する。マイクロコントローラＭＣＵでは，時計（ＲＴＣ）用に３２ｋＨｚの水晶発振回路を搭載することが多い。この３２ｋＨｚ（３２７６８Ｈｚ）のクロック信号ＣＫＲＴＣをもとに，ＢＧＲ制御回路ＢＧＲＣＴＲＬが，制御信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲを発生する。

図８は，本実施の形態におけるバンドギャップ回路の回路図である。図中，バイアス発生回路ＢＩＡＳ１では，ＲＢ１はバイアス回路の抵抗を，ＧＮＤはＧＮＤ端子０Ｖを，ＶＤＰ５は例えば５Ｖの外部電源端子を，ＰＭＢｎ（ｎは整数）はＰＭＯＳトランジスタを，ＮＭＢｎ（ｎは整数）はＮＭＯＳトランジスタを，ＰＤＢはバイアス回路のパワーダウン制御信号を，ＰＭＰＤｎ（ｎは整数）はパワーダウン用のＰＭＯＳトランジスタを，ＢＮＢ，ＢＰＢはバイアス回路で発生したバイアス電位を示す。

また，バンドギャップ回路ＢＧＲにおいて，ＲＢＧＲ１〜３は抵抗を，Ｑ１，Ｑ２はｐｎｐバイポーラトランジスタを，ＰＭＳＷ１〜３はスイッチ用のＰＭＯＳトランジスタを，ＮＭＳＷ１はスイッチ用のＮＭＯＳトランジスタを，ＮＭＰＤ１，２はパワーダウン用のＮＭＯＳトランジスタを，ＣＢ１は容量を，ＲＣＢＧＲは抵抗を，ＥＮＢＧＲＸはＢＧＲイネーブル信号ＥＮＢＧＲの反転信号を，ＯＰＩＭ，ＯＰＩＰはバンドギャップ回路内部のオペアンプの入力を，ＰＭＳＴｎ（ｎは整数）はスタートアップ回路用のＰＭＯＳトランジスタを，ＮＭＳＴｎ（ｎは整数）はスタートアップ回路用のＮＭＯＳトランジスタを，ＳＴＵＰはＢＧＲのスタートアップ回路を，それぞれ示している。

図８で，バイポーラトランジスタＱ１，Ｑ２に添えられた数字（×１，×１０）は，バイポーラトランジスタのエミッタ領域の相対的な面積の比を示している。他の図と対応する素子，ノードには同じ名称を与えて，対応関係を示した。特に断らない限り，Ｒで始まる素子名は抵抗を，ＰＭで始まる素子名はＰＭＯＳトランジスタを，ＮＭで始まる素子名はＮＭＯＳトランジスタを，Ｃで始まる素子名は容量を表わす。

バイアス回路ＢＩＡＳは，外部電源ＶＤＰ５を供給され，バンドギャップ回路を動作させるためのバイアス電圧ＢＰＢ，ＢＮＰを生成する。トランジスタＮＭＢ２のゲート幅ＷをトランジスタＮＭＢ１のゲート幅より大きく設計しておき，両トランジスタＮＭＢ１とＮＭＢ２のゲート電圧の差電圧を抵抗ＲＢ１に加えて電流を発生する。このときのＮＭＯＳトランジスタのゲート電圧ＢＮＢとＰＭＯＳトランジスタのゲート電圧ＢＰＢをバンドギャップ回路のバイアス電圧として使用する。例えば，ＰＭＯＳトランジスタＰＭＢ１−４は同じゲート電圧ＢＰＢによるカレントミラー回路を構成する。バイアス回路自体はよく知られているので，この動作の詳細な説明は省略する。図８では簡単のためにバイアス回路のスタートアップ回路は省略している。

ＢＧＲイネーブル信号ＥＮＢＧＲＸはＥＮＢＧＲの反転信号であり，イネーブル信号ＥＮＢＧＲＸがＬレベルのときバンドギャップ回路は動作状態となる。イネーブル信号ＥＮＢＧＲＸがＬレベルのとき，トランジスタＰＭＳＷ１，ＰＭＳＷ２がＯＮとなり，バイアス回路とカレントミラーを構成する電流源トランジスタＰＭＢ３，ＰＭＢ４に電流が流れる。イネーブル信号ＥＮＢＧＲＸがＬレベルのとき，トランジスタＮＭＰＤ１，ＮＭＰＤ２はＯＦＦとなるので，バンドギャップ回路の動作に影響しない。

電流源トランジスタＰＭＢ３とＰＭＢ４に電流が流れるので，トランジスタＰＭＢ５，ＰＭＢ６，ＮＭＢ３，ＮＭＢ４，ＰＭＢ３，ＰＭＢ４，ＮＭＢ５は２段アンプとして動作する。オペアンプ（ＰＭＢ５，ＰＭＢ６，ＮＭＢ３，ＮＭＢ４，ＰＭＢ３，ＰＭＢ４，ＮＭＢ５）による負帰還により，オペアンプの電圧利得が十分大きい場合には，入力ＯＰＩＭとＯＰＩＰの電位が（ほぼ）等しくなって回路が安定する。なお，キャパシタＣＢ１は位相補償容量として働く。

バンドギャップ回路では，例えば，抵抗ＲＢＧＲ１，ＲＢＧＲ２は等しく設計され， オペアンプが安定した状態では２つの入力ＯＰＩＭ，ＯＰＩＰの電圧が等しくなるので，両抵抗に同じ電流が流れる。その結果，バイポーラトランジスタＱ１，Ｑ２には同じ電流が流れ，ｐｎ接合の面積比１：１０により，電流密度が１：１／１０になり，バイポーラトランジスタＱ１，Ｑ２の順方向電圧ＶＢＥには約６０ｍＶの差が生成される。この電圧差は抵抗ＲＢＧＲ３に印加される。したがって，バンドギャップ電圧ＶＢＧＲは，バイポーラトランジスタＱ１のエミッタベース間ｐｎ接合の順方向電圧（入力ＯＰＩＰの電位）と，異なる電流密度にバイアスされたＱ１とＱ２のｐｎ接合の順方向電圧の差を抵抗比（ＲＢＧＲ２／ＲＢＧＲ３）倍した電圧の和となっている。

なお，通常は，抵抗ＲＢＧＲ１は抵抗ＲＢＧＲ２の１／１０程度に設計されることが多い。

バイポーラトランジスタのｐｎ接合の順方向電圧（ＯＰＩＰの電位）は温度の上昇にともなって減少する負の温度依存性を持ち，一方，異なる電流密度にバイアスされた両バイポーラトランジスタのｐｎ接合の順方向電圧の差は温度に比例して大きくなる正の温度依存性を持つ。それにより，これらを加算した基準電圧ＶＢＧＲの値は温度に依存せず，そのときのバンドギャップ電圧ＶＢＧＲは，シリコンのバンドギャップ電圧に相当する約１．２Ｖ（１２００ｍＶ）となることが知られている。バンドギャップ回路の原理自体はよく知られているので，原理の詳細な説明は省略する。このように，イネーブル信号ＥＮＢＧＲＸ＝Ｌレベルで電流源ＰＭＢ３，ＰＭＢ４に電流が流れることで，バンドギャップ回路は動作状態になり，Hレベルで電流が停止し停止状態になる。

スタートアップ回路ＳＴＵＰは，イネーブル信号ＥＮＢＧＲＸがＬレベルのとき，バンドギャップ回路ＢＧＲのスタートアップ回路として動作する。このスタートアップ回路の電源は外部電源ＶＤＰ５である。

一般に，バンドギャップ回路ＢＧＲには，回路が安定して動作する点が２箇所あり，それぞれ，出力電圧ＶＢＧＲが１．２Ｖで出力される場合と０Ｖ固定になる場合である。ＢＧＲ回路の出力が１．２Ｖとなる状態で動作させるために，このスタートアップ回路ＳＴＵＰが必要となる。

ＢＧＲイネーブル信号ＥＮＢＧＲＸがＬレベルのときＰＭＳＷ３がＯＮとなるので，ＰＭＳＴ１に電流が流れスタートアップ回路としてＳＴＵＰが働く。トランジスタＰＭＳＴ１のゲート電圧はバイアス回路で発生したバイアス電圧ＢＰＢとなっており，イネーブル信号のHレベルによりトランジスタＰＭＳＷ３がＯＮとなると電流源として動作する。

バンドギャップ回路の出力電圧ＶＢＧＲが０Ｖのときには，トランジスタＰＭＳＴ１により電流が流れ，トランジスタＮＭＳＴ４のゲートがHレベルになる。イネーブル信号ＥＮＢＧＲはＨレベルなので，トランジスタＰＭＳＴ２はオフで，トランジスタＰＭＳＴ４がオンになりオペアンプの入力ＯＰＩＰの電位を引き上げる。入力ＯＰＩＰの電位がバイポーラトランジスタＱ１のｐｎ接合の順方向電圧になることで，出力電圧ＶＢＧＲが１．２Ｖの動作点でバンドギャップ回路全体が安定する。出力電圧ＶＢＧＲが１．２Ｖとなると，トランジスタＮＭＳＴ１がオンになりに電流が流れるので，トランジスタＮＭＳＴ４はオフで電流が流れなくなり，トランジスタＰＭＳＴ３，ＰＭＳＴ４もオフになり，スタートアップ回路ＳＴＵＰはバンドギャップ回路の動作に影響しなくなる。

イネーブル信号ＥＮＢＧＲＸがＬレベルで出力電圧ＶＢＧＲの電位がバンドギャップ電圧となっている間に，ＢＧＲキャパシタスイッチＮＭＳＷ１をＯＮとすることで，キャパシタＣＢＧＲをバンドギャップ電位に充電することができる。

次に，ＢＧＲイネーブル信号ＥＮＢＧＲＸがＨのときの動作を説明する。イネーブル信号ＥＮＢＧＲＸをＨレベル（ＥＮＢＧＲをＬレベル）とすると，バイアス回路ＢＩＡＳを除いて，パワーダウン状態となる。イネーブル信号ＥＮＢＧＲＸをＨレベルとすると，トランジスタＰＭＳＷ１，ＰＭＳＷ２がＯＦＦとなるので，オペアンプ（ＰＭＢ５，ＰＭＢ６，ＮＭＢ３，ＮＭＢ４，ＰＭＢ３，ＰＭＢ４，ＮＭＢ５）は動作を停止する。また，トランジスタＮＭＰＤ１とＮＭＰＤ２がＯＮするので，オペアンプのトランジスタＮＭＢ５のゲート電位は０Ｖに固定されて，出力電圧ＶＢＧＲの電位は抵抗ＲＢＧＲ１とバイポーラトランジスタＱ１を経由してゆっくり放電される。イネーブル信号ＥＮＢＧＲＸをＨとするとスタートアップ回路内のトランジスタＰＭＳＷ３もＯＦＦするので，スタートアップ回路ＳＴＵＰも停止状態となる。

イネーブル信号ＥＮＢＧＲＸをＨレベル（ＥＮＢＧＲをＬ）とすることで，バンドギャップ回路は動作を停止するが，このときスリープ用のサブレギュレータＲＥＧＳは動作していなければならない。この目的のために，図８ではバンドギャップ回路を停止しているときでも，バイアス回路ＢＩＡＳだけは動作するように回路を構成している。バイアス回路ＢＩＡＳをもとにサブレギュレータＲＥＧＳを動作させる。

以上説明したように，図８では，ＢＧＲイネーブル信号ＥＮＢＧＲＸで電流源ＰＭＢ３，ＰＭＢ４の電流をＯＮ／ＯＦＦ制御することで，図５のバンドギャップ回路ＢＧＲの間欠動作を実現する。スタートアップ回路においても，同様に，電流源ＰＭＳＴ１の電流をイネーブル信号ＥＮＢＧＲＸでＯＮ／ＯＦＦ制御することで，イネーブル信号ＥＮＢＧＲＸがＬレベルのときだけ，スタートアップ回路ＳＴＵＰを動作させる。

図９は，バンドギャップ回路の間欠動作での信号波形図である。図９に示すように，イネーブル信号ＥＮＢＧＲＸをＨからＬレベルに変化させると，スタートアップ回路ＳＴＵＰと，オペアンプ（ＰＭＢ５，ＰＭＢ６，ＮＭＢ３，ＮＭＢ４，ＰＭＢ３，ＰＭＢ４，ＮＭＢ５）が動作し，出力電圧ＶＢＧＲの電位はバンドギャップ電圧の１２００ｍＶとなる。このとき，図９に示すように，出力電圧ＶＢＧＲの電位が安定するまでには有限の時間が必要となる。図９では，イネーブル信号ＥＮＢＧＲＸをＨからＬレベルに変化させてから出力電圧ＶＢＧＲの電位が安定するまでの時間をｔｐｄｂｇｒとして示した。

イネーブル信号ＥＮＢＧＲＸをＨからＬレベルに変化させてバンドギャップ回路を動作させ，出力電圧ＶＢＧＲの電位が１２００ｍＶに十分近い値となった後，スイッチのイネーブル信号ＥＮＳＷＢＧＲをＬからＨレベルとして，ＢＧＲキャパシタＣＢＧＲにバンドギャップ電圧を記憶する。

図９でスイッチのイネーブル信号ＥＮＳＷＢＧＲをＬからＨレベルに変化させると，ＢＧＲキャパシタスイッチＮＭＳＷ１がＯＮとなり，キャパシタＣＢＧＲはバンドギャップ電圧ＶＢＧＲの電位に充電される。抵抗ＲＢＧＲは必須な素子ではないが，イネーブル信号ＥＮＳＷＢＧＲの変化で生じる電荷の注入などで，キャパシタ電圧ＶＢＧＲＣの電位にスパイク状のノイズが生じないようにフィルタとして設けられている。

ＢＧＲキャパシタＣＢＧＲにバンドギャップ電圧ＶＢＧＲの電位を記憶した後，キャパシタスイッチＮＭＳＷ１をＯＦＦとする。ＢＧＲスイッチイネーブルＥＮＳＷＢＧＲをＬレベルとするとキャパシタスイッチＮＭＳＷ１はＯＦＦとなるので，この後イネーブル信号ＥＮＢＧＲＸをＨレベルとしてＢＧＲ回路をＯＦＦにしても，低下する出力電圧ＶＢＧＲの電位はキャパシタ電圧ＶＢＧＲＣの電位に影響しない。

消費電力を削減するために，バンドギャップ回路の定常電流はできるだけ小さいことが望まれる。抵抗を大きくして消費電流を小さく設計すると，バンドギャップ回路を動作させはじめてから各部の電位が安定するまでの時間は大きくなる。バンドギャップ回路での電流を，例えば数マイクロアンペアというような値に設計すると，バンドギャップ回路を動作させはじめてから，出力電圧ＶＢＧＲが安定するまでの時間ｔｐｄｂｇｒは，例えば，数十マイクロ秒という値となる。

つまり，イネーブル信号ＥＮＢＧＲＸをＨからＬに変化させてから，スイッチのイネーブル信号ＥＮＳＷＢＧＲをＬからＨレベルとするまでの時間差は，時間ｔｐｄｂｇｒより大きくなければならない。ところが，ＭＣＵで使用するような低電力のＢＧＲ回路では，この値が，数十マイクロ秒という大きな値となる。このようなイネーブル信号ＥＮＢＧＲＸの立ち下りとＥＮＳＷＢＧＲの立ち上がりの大きな時間差を，例えば，遅延回路で発生しようとすると，遅延回路の占有面積，消費電力が大きくなる問題がある。そこで，本実施の形態では，水晶発振器ＸＯＳＣの出力クロックＣＫＲＴＣを利用して，イネーブル信号ＥＮＢＧＲＸの立ち下りとＥＮＳＷＢＧＲの立ち上がりの大きな時間差を生成する。

３２ｋＨｚ（３２７６８Ｈｚ）のクロックＣＫＲＴＣの周期Ｔｏｓｃは約３０．５マイクロ秒となる。図９に示すように，イネーブル信号ＥＮＢＧＲＸの立ち下りとＥＮＳＷＢＧＲの立ち上がりの時間差を，クロック周期Ｔｏｓｃの整数倍（ｎ）とする。これにより，ＢＧＲ回路をＯＮしてから出力電圧ＶＢＧＲの電位がバンドギャップ電圧に安定する前の時刻に，スイッチＮＭＳＷ１をＯＮとすることを避けることができる。出力電圧ＶＢＧＲの電位が最終値に安定する前にキャパシタスイッチＮＭＳＷ１をＯＮすると，キャパシタ電圧ＶＢＧＲＣの電位が，大きく変動する原因となる。キャパシタ電圧ＶＢＧＲＣは，スリープ用のサブレギュレータの基準電圧として使用されているので，キャパシタ電圧ＶＢＧＲＣの過渡的な電位変動は，内部電圧ＶＤＤの電位変動となってしまう。このようなことを避けるために，図９のような制御信号のタイミングが望ましい。

一方，スイッチイネーブル信号ＥＮＳＷＢＧＲをＬレベルにしてキャパシタスイッチをＯＦＦにして，ＢＧＲ回路をＯＦＦとするまでの時間差は，スイッチの切り替え時間だけなので，遅延回路で時間差を作ることが現実的である。

図９に示すように，バンドギャップ回路の間欠動作において，バンドギャップ回路ＢＧＲを動作状態としてから，ＢＧＲキャパシタを充電し始めるまでの時間差を水晶発振回路ＣＫＲＴＣのクロック周期をもとに作ることで，回路面積，消費電力を節約することができる。

次に，ＢＧＲ制御回路ＢＧＲＣＴＲＬの概略構成と，外部電源ＶＤＰ５の起動時の動作，起動後のＢＧＲ制御回路によるレギュレータ回路の概略動作について説明する。

図１０は，ＢＧＲ制御回路ＢＧＲＣＴＲＬの概略構成図である。ＢＧＲイネーブル信号発生回路１０は，外部電源ＶＤＰ５が起動したときに，水晶発振器ＸＯＳＣが発振停止していることを検出したクロック検出回路（発振停止検出回路）１４が発生するリセット信号ＲＳＴＸ＝Ｌレベルの間，ＢＧＲイネーブル信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲをＨレベルに維持してバンドギャップ回路を連続動作状態に制御する。これにより，外部電源起動時にバンドギャップ回路を確実に起動させる。バンドギャップ回路の起動動作は，図８にて説明したとおりである。

また，ＢＧＲイネーブル信号発生回路１０は，外部電源起動後の通常動作では，ＣＰＵからのイネーブル信号ＥＮＭのHレベルまたはLレベルに応じて，ＢＧＲイネーブル信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲをHレベルに維持してバンドギャップ回路を連続動作に制御するか，交互にHとLレベルを繰り返して間欠動作に制御する。間欠動作では，水晶発振器のクロックＣＫＲＴＣＸのクロック周期を利用する。

リセット信号発生回路１２は，クロック検出回路（発振停止検出回路）１４と低電圧リセット回路１６とを有する。クロック検出回路１２は，水晶発振器のクロックＣＫＴＣＸが停止していることを検出してリセット信号ＲＳＴＸをLレベルにし，発振していることを検出してHレベルを出力する。これにより，外部電源起動時に，レギュレータ回路が未だ動作せず内部電圧VDDが生成されていないときは，水晶発振器のクロックの停止状態により，リセット信号発生回路１４がリセット信号ＲＳＴＸをアクティブ状態（Lレベル）にする。また，動作中に何らかの原因で水晶発振器が停止した場合も，リセット信号ＲＳＴＸ＝Ｌレベルになり，ＢＧＲイネーブル信号発生回路１０によりレギュレータ回路は連続動作に制御される。

低電圧リセット回路１６は，後述する外部電源ＶＤＰ５の電圧低下検出回路からの電圧低下検出信号ＬＶＤＨＯＸ＝Ｌレベルまたは内部電圧ＶＤＤの電圧低下検出回路からの電圧低下検出信号ＬＶＤＬＯＸ＝Ｌレベルに応答して，リセット信号ＲＳＴＸをLレベルにする。電圧低下がなくなると，水晶発振器のクロックが発振している場合にはリセット信号をHレベルに戻す。電圧低下が生じると，リセット信号ＲＳＴＸ＝Ｌレベルになり，ＢＧＲイネーブル信号発生回路１０によりレギュレータ回路は連続動作に制御される。

図１１，図１２は，本実施の形態におけるレギュレータ回路の動作を示すフローチャート図である。レギュレータ回路は，主にロジック回路内のＣＰＵが生成するイネーブル信号ＥＮＭと，ＢＧＲ制御回路ＢＧＲＣＴＲＬによるイネーブル信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲとにより制御される。

まず，外部電源ＶＤＰ５が起動すると（Ｓ１のＹＥＳ），クロック検出回路１４が水晶発振器の発振停止を検出しリセット信号ＲＳＴＸ＝Ｌを出力する（Ｓ３）。工程Ｓ２では，外部電源起動時は未だ内部電圧ＶＤＤ２が生成されていないので，水晶発振器は発振していない（Ｓ２のＮＯ）。このリセット信号ＲＳＴＸ＝Ｌの間，ＢＧＲイネーブル信号発生回路１０は，内部状態をリセットするとともに，ＢＧＲイネーブル信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲをＨレベルに維持し，ＢＧＲ回路を連続状態に制御する（Ｓ４）。これにより，バンドギャップ回路のスタートアップ回路が起動してバンドギャップ回路を出力電圧ＶＢＧＲ＝１．２Ｖの動作点で動作開始させる（Ｓ５）。

また，外部電源ＶＤＰ５の起動に応答して強制的にイネーブル信号ＥＮＳ＝Ｈレベルになるので，サブレギュレータＲＥＧＳは自動的に動作状態になる。一方，メインレギュレータＲＥＧＭは，内部の論理回路が生成するイネーブル信号ＥＮＭが電源起動時は不定であるので，ＥＮＭ＝Ｈレベルであれば動作し，ＥＮＭ＝Ｌレベルであれば動作しない。これにより，バンドギャップ電圧ＶＢＧＲを基準電圧にして，サブレギュレータが内部電圧ＶＤＤを生成する。メインレギュレータも動作状態であれば，同様に内部電圧ＶＤＤを生成する（Ｓ６）。

また，リセット信号ＲＳＴＸ＝Ｌにより，メインレギュレータＲＥＧＭのイネーブル信号ＥＮＭをＨレベルに制御して，メインレギュレータも動作状態に制御するようにしても良い。ただし，メインレギュレータはサブレギュレータよりも遅れて動作開始する。以上が外部電源起動時の動作である。

やがて，レギュレータが内部電圧ＶＤＤを生成し水晶発振器が発振を開始すると（Ｓ７のＹＥＳ），クロック検出回路がリセット信号ＲＳＴＸ＝Ｈレベルにしてリセットを解除する。これによりレギュレータ回路は，電源起動後の通常動作に入る。前述のとおり，通常動作では，論理回路内のＣＰＵが生成するメインレギュレータのイネーブル信号ＥＮＭ＝Ｈ，Ｌに応じて，メインレギュレータが動作しバンドギャップ回路が連続動作するアクティブ状態か，メインレギュレータが停止しサブレギュレータが動作しバンドギャップ回路が間欠動作するスリープ状態かに制御される（Ｓ９，Ｓ１０，Ｓ１１）バンドギャップ回路の連続動作と間欠動作は，ＢＧＲイネーブル発生回路１０によるＢＧＲイネーブル信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲにより制御される。

電源起動時におけるレギュレータ回路の起動を確実にするために，まず，サブレギュレータのイネーブル信号ＥＮＳがインバータＩＮＶ０により強制的にＨレベルにされ，サブレギュレータは強制的に動作状態になる。さらに，リセット信号発生回路１２内のクロック検出回路１４がリセット信号ＲＳＴＸ＝Ｌレベルを発生してＢＧＲイネーブル信号発生回路１０によりバンドギャップ回路を連続動作させる。メインレギュレータとサブレギュレータを有し，メインレギュレータのイネーブル信号ＥＮＭを内部電圧ＶＤＤで動作するＣＰＵにより生成させるため，上記のような外部電源起動時の動作により，レギュレータ回路全体の起動を確実に行う。

図１２は，外部電源起動後の通常動作における制御が示されている。第一に，後述する電圧低下検出回路が，外部電源ＶＤＰ５がある基準電圧より低下した場合に電圧低下検出信号ＬＶＤＨＯＸ＝Ｈを出力するか，または内部電圧ＶＤＤがある基準電圧より低下した場合に電圧低下検出信号ＬＶＤＬＯＸ＝Ｈを出力すると（Ｓ１２のＹＥＳ），低電圧リセット回路１６がリセット信号ＲＳＴＸ＝Ｌを出力し，工程S１４，S１５，S１６により前述の工程S４，S５，S６と同様にＢＧＲイネーブル信号発生回路がリセットされ，バンドギャップ回路を連続動作にし，それにより少なくともサブレギュレータＲＥＧＳが内部電圧ＶＤＤを生成する。電圧低下が継続すればリセット状態が維持されバンドギャップ回路の連続動作が維持される。

そして，電圧低下検出回路が，電圧の適正なレベルへの復帰を検出して，電圧低下検出信号ＬＶＤＨＯＸ＝Ｌ，ＬＶＤＬＯＸ＝Ｌになると（Ｓ１７のＹＥＳ），低電圧リセット回路１６はリセット信号ＲＳＴＸ＝Ｈにしてリセットを解除する（Ｓ１８）。ただし，このとき水晶発振器が発振していない場合はリセット状態は維持される（Ｓ２のＮＯとそれ以下の工程Ｓ３−Ｓ８）。

第二に，後述する温度検出手段が集積回路の温度の上昇を検出すると（Ｓ１９），ＢＧＲイネーブル信号発生回路１０が，バンドギャップ回路を連続動作状態に制御する（Ｓ２０）。そして，温度の低下が検出されると（Ｓ２１のＹＥＳ），ＢＧＲイネーブル信号発生回路１０が，メインレギュレータのイネーブル信号ＥＮＭに応じて，バンドギャップ回路を連続動作または間欠動作に制御する（Ｓ２２）。

このように，外部電源起動時や動作中の不適切な状態（電圧低下や水晶発振器の停止など）の時に，リセット信号ＲＳＴＸ＝Ｌレベルが発生され，バンドギャップ回路が連続動作にされ，少なくともサブレギュレータ回路により内部電圧ＶＤＤが生成される。そして，外部電源起動後または動作中の不適切な状態がなくなった後に，メインレギュレータのイネーブル信号ＥＮＭに応じて，ＥＮＭ＝Ｈのアクティブ状態ならレギュレータ回路が連続動作，またはＥＮＭ＝Ｌのスリープ状態ならレギュレータ回路が間欠動作に制御される。

以下，それぞれの回路の詳細説明を行う。

図１３は，ＢＧＲ制御回路ＢＧＲＣＴＲＬ内のＢＧＲイネーブル信号発生回路の回路図である。図１４は，ＢＧＲイネーブル信号発生回路の動作波形図である。

図１３において，ＤＦＣｎ（ｎは整数）はクリア端子つきのＤＦＦ（Ｄフリップフロップ）を，ＤＦＰｎ（ｎは整数）はプリセット端子つきのＤＦＦ（Ｄフリップフロップ）を，ＩＶｎ（ｎは整数）はインバータ回路を，ＮＡＮＤｎ（ｎは整数）はＮＡＮＤ回路を，ＮＯＲｎ（ｎは整数）はＮＯＲ回路を，ＸＯＲｎ（ｎは整数）は排他的論理和回路を，ＣＫＲＴＣは図５の水晶発振器ＸＯＳＣ１から供給されるクロック信号を，ＣＫＲＴＣＸはそのＣＫＲＴＣの反転信号を，ＳＬＥＥＰはＨとなったときスリープ時であることを示す内部の制御信号を，ＤＦＣＬＸは図１３の回路内の非同期カウンタのクリア信号を，ＣＡＮＤ１はフリップフロップＤＦＣ２からＤＦＣ６の値（Ｑ）がすべてＬのときにＨとなる内部信号を，ＣＯＵＮＴＣＬＸは非同期カウンタのクリア信号のもとになる信号を，ＤＸＯＲ１，ＤＸＯＲ２，ＤＸＯＲ３，ＤＸＯＲ４はカウンタの周期を決定するためのデータ入力を，ＣＫＡ１，ＣＫＡ２はＣＡＮＤ１をフリップフロップで記憶しなおした信号を，それぞれ示している。

図１３で，クリア端子つきのＤフリップフロップＤＦＣｎ（ｎは整数）は，クリア端子ＣＬがＬレベルのとき出力Ｑは非同期にＬレベルにクリアされ，クロック端子ＣＫの立ち上がりで入力Ｄの値が出力Ｑに記憶される。プリセット端子つきのＤフリップフロップＤＦＰｎ（ｎは整数）は，プリセット端子ＰＲがＬレベルのとき出力Ｑは非同期にＨレベルにセットされ，クロック端子ＣＫの立ち上がりで入力Ｄの値が出力Ｑに記憶される。

図１３のＢＧＲイネーブル信号発生回路は，第一に，リセット信号ＲＳＴＸ＝Ｌのときに，内部のフリップフロップをクリアまたはリセットして初期化し，ＢＧＲイネーブル信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲをＨレベルに維持して，バンドギャップ回路ＢＧＲを連続動作状態にする。第二に，この回路は，メインレギュレータのイネーブル信号ＥＮＭ＝Ｈのときに，スリープ信号ＳＬＥＥＰ＝Ｌによりクリア信号ＤＦＣＬＸ＝ＬにしてフリップフロップＤＦＣ１−６をクリアして信号ＣＡＮＤ１，ＣＫＡ１，ＣＫＡ２をＨレベルにしてＢＧＲイネーブル信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲ＝Ｈにしてバンドギャップ回路ＢＧＲを連続動作状態にする。そして，第三に，この回路は，メインレギュレータのイネーブル信号ＥＮＭ＝Ｌのときに，スリープ信号ＳＬＥＥＰ＝Ｈによりクリア信号ＤＦＣＬＸ＝ＨにしてフリップフロップＤＦＣ１−６をクロックＣＫに同期した動作状態にし，水晶発振器のクロックＣＫＲＴＣＸに同期して，図１４に示す通り，フリップフロップＤＦＣ２−６からなるカウンタ１８がカウントアップし，外部設定信号ＤＸＯＲ１−４で設定した周期毎に信号ＣＡＮＤ１，ＣＫＡ１，ＣＫＡ２をＨレベルにして，ＢＧＲイネーブル信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲを間欠的にＨレベルにしてバンドギャップ回路ＢＧＲを間欠動作状態にする。

第一に，外部電源起動時などは，リセット信号ＲＳＴＸ＝Ｌレベルになり，フリップフロップＤＦＰ１，ＤＦＰ２の出力ＱがＬレベルにリセットされ，信号ＣＫＡ１，ＣＫＡ２＝Ｌレベルになり，ＢＧＲイネーブル信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲがＨレベルに維持され，バンドギャップ回路ＢＧＲは連続動作状態になる。

第二に，リセット信号ＲＳＴＸがＨレベルとなりリセット解除された後では，イネーブル信号ＥＮＭがＨレベルのときは，メインレギュレータＲＥＧＭは動作状態である。このときスリープ信号ＳＬＥＥＰはＬレベルとなり，クロックＣＫＲＴＣが供給されていると，フリップフロップＤＦＣ７の出力ＱはＬレベルとなる。それにより，ＮＡＮＤ２の入力がＬとなるので，カウンタクリア信号ＣＯＵＮＴＣＬＸの値によらず，ＮＡＮＤ２の出力はＨレベルとなり，インバータＩＶ９でフリップフロップクリア信号ＤＦＣＬＸはＬレベルとなる。これにより，非同期カウンタ１８を構成するフリップフロップＤＦＣ１，ＤＦＣ２，ＤＦＣ３，ＤＦＣ４，ＤＦＣ５，ＤＦＣ６の出力はすべてＬレベルに初期化される。

そして，ＮＯＲ２，ＮＯＲ３，ＩＶ１０，ＩＶ１１，ＮＡＮＤ３，ＮＯＲ４は，フリップフロップＤＦＣ２からＤＦＣ６の出力ＱがすべてＬレベルのときに，信号ＣＡＮＤ１がＨレベルとなる論理積回路を構成している。したがって，フリップフロップクリア信号ＤＦＣＬＸ＝Ｌレベルにより，フリップフロップＤＦＣ１，ＤＦＣ２，ＤＦＣ３，ＤＦＣ４，ＤＦＣ５，ＤＦＣ６の出力ＱはすべてＬに初期化されるので，信号ＣＡＮＤ１はＨとなる。その結果，信号ＣＡＮＤ１をクロックＣＫＲＴＣの反転クロックＣＫＲＴＣＸで記憶した信号ＣＫＡ１もＨレベル，信号ＣＫＡ１をフリップフロップＤＦＣ９で記憶した信号ＣＫＡ２もＨレベルとなる。

信号ＣＫＡ１とＣＫＡ２がＨレベルであるので，ＢＧＲイネーブル信号ＥＮＢＧＲはＨレベル，BGRスイッチイネーブル信号ＥＢＳＷＢＧＲもＨレベルとなり，ＢＧＲ回路は連続動作状態に制御される。ＢＧＲキャパシタスイッチＮＭＳＷ１もＯＮになるので，スリープ用のサブレギュレータＲＥＧＳにもバンドギャップ電圧ＶＢＧＲからなる基準電圧が供給される。このように，メインのイネーブル信号ＥＮＭがＨレベルのとき，図１３のＢＧＲイネーブル信号発生回路１０により，バンドギャップ回路ＢＧＲを連続動作させるようイネーブル信号ＥＮＢＧＲとＥＮＳＷＢＧＲをＨとする。

第三に，メインのイネーブル信号ＥＮＭがＨからＬレベルに変化したときのスリープ状態の動作を説明する。リセット信号ＲＳＴＸがＨレベルとリセット解除されているときに，メインレギュレータのイネーブル信号ＥＮＭがＬレベルとなることで，メインレギュレータＲＥＧＭはパワーダウン状態（停止状態）となる。また，ＥＮＭ＝ＬではインバータＩＶ１７によりスリープ信号ＳＬＥＥＰはＨに変化する。

信号ＳＬＥＥＰがＨとなると，フリップフロップＤＦＣ７の出力ＱはＨレベルとなり，カウンタクリア信号ＣＯＵＮＴＣＬＸがナンドゲートＮＡＮＤ２を通過して，ＣＯＵＮＴＣＬＸ＝Ｌの度にカウンタ１８のフリップフロップをクリアする。カウンタクリア信号ＣＯＵＮＴＣＬＸは，カウンタ１８のカウント値が外部設定信号ＤＸＯＲ１−４と一致した時にＬレベルになり，不一致でＨレベルになる。カウンタクリア信号はメインイネーブル信号ＥＮＭがＨからＬレベルに変化したときにはＨレベルとなっている。

フリップフロップＤＦＣ７の出力ＱがＨレベルとなると，カウンタクリア信号ＣＯＵＮＴＣＬＸがＨなので，フリップフロップクリア信号ＤＦＣＬＸはＬからＨレベルに変化する。これにより非同期カウンタ１８を構成するフリップフロップＤＦＣ１，ＤＦＣ２，ＤＦＣ３，ＤＦＣ４，ＤＦＣ５，ＤＦＣ６がクロックCKRTCに同期してカウント動作を開始する。

フリップフロップクリア信号ＤＦＣＬＸがＬの間に，フリップフロップＤＦＣ１の出力ＱはＬに初期化されている。インバータＩＶ３でこの出力Ｑを反転して，フリップフロップＤＦＣ１のＤ端子に入力するので，フリップフロップＤＦＣ１のＤ入力はＨとなっている。フリップフロップＤＦＣ１のＣＫ端子がＬからＨに変化すると，ＤＦＣ１のＱはＬからＨに変化する。ＤＦＣ１のＤ入力はＤＦＣ１のＱ出力の反転信号なので，ＤＦＣ１のＣＫ端子の立ち上がり毎にＱは反転する。つまり，ＤＦＣ１は，クロック信号ＣＫＲＴＣを１／２に分周する回路である。同様にフリップフロップＤＦＣ２はＤＦＣ１のＤ入力の周波数を１／２に分周する回路として，フリップフロップＤＦＣ３はＤＦＣ２のＤ入力の周波数を１／２に分周する回路として，フリップフロップＤＦＣ４はＤＦＣ３のＤ入力の周波数を１／２に分周する回路として，フリップフロップＤＦＣ５はＤＦＣ４のＤ入力の周波数を１／２に分周する回路として，フリップフロップＤＦＣ６はＤＦＣ４のＤ入力の周波数を１／２に分周する回路として動作し，カウンタ１８のカウントアップ動作が行われる。

信号ＣＡＮＤ1は，カウンタのフリップフロップＤＦＣ２からＤＦＣ６の出力ＱがすべてＬのときにＨとなる。つまり，非同期カウンタ１８がクリアされた時点で，信号ＣＡＮＤ１はＨレベルとなり，最初にフリップフロップＤＦＣ２の出力ＱがＨに変化したあとは，信号ＣＡＮＤ１はＬレベルである。

周期設定信号ＤＸＯＲ１からＤＸＯＲ４は，カウンタ１８の周期を決めるための入力信号であり，どれか少なくとも１つのデータ（ＤＸＯＲ１からＤＸＯＲ４）をＨとしてカウンタの周期を決定する。図１４は，周期設定信号ＤＸＯ２だけがＨで，他の信号ＤＸＯ４，ＤＸＯ３，ＤＸＯ１がＬの場合の動作例を示している。

ＥＯＲゲートＸＯＲ１は，ＤＦＣ３のＱ出力とＤＸＯＲ１が一致した場合に出力がＬとなる。ＸＯＲ２−４も同様である。つまり，ＥＯＲゲートＤＸＯＲ１−ＤＸＯＲ４が，設定した周期設定信号ＤＸＯＲ１−４とカウント値であるＤＦＣ３からＤＦＣ６の出力Ｑがすべて一致すると，ＮＯＲ１，ＮＯＲ２のすべての入力がＬとなり，カウンタクリア信号ＣＯＵＮＴＣＬＸはＬレベルとなる。

図１４の例は，周期設定信号ＤＸＯ２だけがＨで，他の信号ＤＸＯ４，ＤＸＯ３，ＤＸＯ１がＬの場合の波形である。フリップフロップＤＦＣ３のＱがＬ，ＤＦＣ４のＱがＨ，ＤＦＣ５のＱがＬ，ＤＦＣ６のＱがＬ，になる条件は，カウンタ１８の出力ＱがすべてＬの状態からカウントアップしてフリップフロップＤＦＣ４のＱがＨに変化した時点となる。その時にカウンタクリア信号ＣＯＵＮＴＣＬＸはＬレベルとなる。その結果，ゲートＮＡＮＤ２の１つの入力がＬとなるので，フリップフロップＤＦＣ７のＱ出力はＨとなっているが，フリップフロップクリア信号ＤＦＣＬＸはＬになり，カウンタ１８内のフリップフロップＤＦＣ１〜ＤＦＣ６のＱは全てＬレベルにクリアされる。その結果，カウンタクリア信号ＣＯＵＮＴＣＬＸは再度Ｈレベルにもどる。つまり，カウンタクリア信号ＣＯＵＮＴＣＬＸは，カウンタ１８が周期設定信号の設定値までカウントアップするたびに，短い時間だけＬレベルになる。

カウンタクリア信号ＣＯＵＮＴＣＬＸがＨになると，フリップフロップクリア信号ＤＦＣＬＸもＨにもどり，カウンタ１８がクロックＣＫＲＴＣの立ち上がりに同期して，カウントアップ動作を繰り返す。周期設定信号ＤＸＯＲ１からＤＸＯＲ４の値はレジスタで設定してもよいし，配線で固定した値としてもよい。

信号ＣＡＮＤ１を，フリップフロップＤＦＣ８でクロックＣＫＲＴＣの反転信号で信号ＣＫＡ１として記憶すると，信号ＣＫＡ１は信号ＣＡＮＤ１からクロックＣＫＲＴＣの半周期遅れた信号となる。信号ＣＫＡ１をフリップフロップＤＦＣ２でさらにクロックＣＫＲＴＣＸに同期して記憶すると，信号ＣＫＡ２は信号ＣＫＡ１からクロックＣＫＲＴＣの１周期だけ遅れた信号となる。

このように，信号ＣＫＡ１とＣＫＡ２の立ち上がり時刻はクロックＣＫＲＴＣの１周期だけずれているので，信号ＣＫＡ１とＣＫＡ２をもとに，図９のレギュレータ回路の間欠動作のように，クロックＣＫＲＴＣの１周期ずれたイネーブル信号ＥＮＢＧＲＸとＥＮＳＷＢＧＲを発生することができる。図１３では，信号ＣＫＡ１を遅延回路ＩＶ１２からＩＶ１５で遅らせてイネーブル信号ＥＮＢＧＲを生成する。また，信号ＣＫＡ１とＣＫＡ２のＡＮＤ信号をスイッチイネーブル信号ＥＮＳＷＢＧＲとする。イネーブル信号ＥＮＢＧＲは信号ＣＫＡ１を遅延回路で遅らせるので，スイッチイネーブル信号ＥＮＳＷＢＧＲの立ち下りより，イネーブル信号ＥＮＢＧＲの立ち下りを遅らせることができる。そして，イネーブル信号ＥＮＢＧＲの立ち上がりとスイッチイネーブル信号ＥＮＳＷＢＧＲの立ち上がりの時間差は，ほぼクロックＣＫＲＴＣの１周期とすることができる。

以上説明したように，図１３のＢＧＲイネーブル信号発生回路１０により，図８のバンドギャップ回路ＢＧＲを制御するイネーブル信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲが生成される。図１３のように非同期カウンタ１８を使用して，バンドギャップ回路ＢＧＲの制御信号を発生すれば，クロックＣＫＲＴＣの負荷容量を削減できるので，より低消費電力動作に適した回路とできる。

図１５は，ＢＧＲイネーブル信号発生回路とバンドギャップ回路のシミュレーション結果を示す図である。図１５中には，スリープ状態での，図１３のＢＧＲイネーブル信号発生回路のイネーブル信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲと，バンドギャップ回路ＢＧＲのバンドギャップ電圧ＶＢＧＲの電位およびＢＧＲキャパシタＶＢＧＲＣの電位とが示されている。

３０マイクロ秒のクロック周期でクロックＣＫＲＴＣを与えて，図１５のようなイネーブル信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲを発生した。イネーブル信号ＥＮＢＧＲの立ち上がり時刻からスイッチイネーブル信号ＥＮＳＷＢＧＲの立ち上がり時刻は，クロック１周期分の約３０マイクロ秒遅れている。図に示すように，イネーブル信号ＥＮＢＧＲがＨになることで，バンドギャップ回路はバンドギャップ電圧ＶＢＧＲが１．２Ｖ程度の電位になるように動作をはじめるが，バンドギャップ電圧ＶＢＧＲの電位は１．０Ｖから１．２Ｖまで上昇するのに十マイクロ秒以上を要している。このバンドギャップ電圧ＶＢＧＲの電位が安定していない期間は，スイッチイネーブル信号ＥＮＳＷＢＧＲをＨレベルとせず，バンドギャップ電圧ＶＢＧＲの電位が１．２Ｖに十分近い値となった時点でスイッチイネーブル信号ＥＮＳＷＢＧＲをＨレベルとする。

図１５に示すような制御を採用することで，ＢＧＲキャパシタ電圧ＶＢＧＲＣの電位の変化はごくわずかな電圧に抑えることが可能となる。スイッチイネーブル信号ＥＮＳＷＢＧＲをＨレベルにすることで，BGRキャパシタ電圧ＶＢＧＲＣの電位は上昇する。スイッチイネーブル信号ＥＮＳＷＢＧＲをＨからＬレベルに変化させる時点で，図８のＢＧＲキャパシタスイッチＮＭＳＷ１のゲート電荷がＢＧＲキャパシタ電圧ＶＢＧＲＣに流れ込むため，図１５ではＶＢＧＲＣがわずかに上昇している。また，ＢＧＲキャパシタスイッチＮＭＳＷ１のゲート電位をＨからＬに変化させてＫＢＧＲキャパシタ電圧ＶＢＧＲＣをバンドギャップ回路の出力電圧ＶＢＧＲから切り離すので，キャパシタ電圧ＶＢＧＲＣの電位はスイッチイネーブル信号ＥＮＳＷＢＧＲのＨからＬの変化の影響で，充電した値から低い電位となる。図１５の例では，スイッチイネーブル信号ＥＮＳＷＢＧＲの立ち下りの時で，キャパシタ電圧ＶＢＧＲＣの電位は２ｍＶ程度下がっている。

しかし，キャパシタスイッチＮＭＳＷ１のゲート容量とＢＧＲキャパシタＣＢＧＲの容量値の関係を，ＣＢＧＲがＮＭＳＷ１のゲート容量に対して十分大きい容量となるように設計することで，上記のキャパシタ電圧ＶＢＧＲＣの電位の変動は実際上問題ないくらい小さく設計できる。

図１６は，本実施の形態におけるＢＧＲ制御回路ＢＧＲＣＴＲＬ内のリセット信号発生回路１２の回路図である。図１０に示したとおり，リセット信号発生回路１２は，クロック検出回路（発振停止検出回路）１４と，低電圧リセット回路１６とを有する。

図１６において，ＣＫＲＴＣは水晶発振器ＸＯＳＣが生成するクロックを，ＰＭＣＫＤ１はＰＭＯＳトランジスタを，ＮＭＣＫＤ１はＮＭＯＳトランジスタを，ＶＤＰ５は外部電源を，ＲＣＫＤ１は抵抗を，ＣＣＫＤ１，ＣＣＫＤ２は容量を，ＸＯＲｎ（ｎは整数）は排他的論理和回路を，ＮＣＫＤ１，ＮＣＫＤ２，ＮＣＫＤ３は内部のノードを，ＤＦＣｎ（ｎは整数）はクリア端子つきのＤフリップフロップを，ＲＳＴＸはリセット信号を，ＡＮＤ１はＡＮＤ回路を，ＬＶＤＨＯＸ，ＬＶＤＬＯＸは図１９の低電圧検出回路LVDH，LVDLの出力を，ＬＶＤはＡＮＤ１の出力信号を，ＥＮＭはメインレギュレータＲＥＧＭのイネーブル信号を，ＮＡＮＤｎ（ｎは整数）はＮＡＮＤ回路を，ＥＮＳＷＢＧＲはスイッチイネーブル信号を，ＩＶｎ（ｎは整数）はインバータ回路を，ＣＫＬＶＤはNAND7が出力するクロック信号を，ＳＬＥＥＰはＨとなったときスリープ時であることを示す信号を，それぞれ示している。

図１６のリセット信号発生回路で，図１３のＢＧＲイネーブル信号発生回路を初期化する理由を説明する。図１３のＢＧＲイネーブル信号発生回路では，メインイネーブル信号ＥＮＭがＨのときにはＢＧＲ回路を連続動作させ，水晶発振器のクロックＣＫＲＴＣが供給されている場合にメインイネーブル信号ＥＮＭがＬレベルになると，バンドギャップ回路ＢＧＲを間欠動作させるためのイネーブル信号ＥＮＢＧＲ，ＥＮＳＷＢＧＲを間欠的にＨレベルにする。しかし，外部電源ＶＤＰ５の投入直後などでは，クロックＣＫＲＴＣが供給されていない状況が発生し得る。このようなクロックＣＫＲＴＣが停止した状態で，バンドギャップ回路ＢＧＲを間欠動作させると，バンドギャップ回路ＢＧＲが起動しない，すなわちレギュレータ回路も起動できない可能性がある。バンドギャップ回路の間欠動作はクロックＣＫＲＴＣを必要とし，水晶発振器のクロック回路ＣＫＲＴＣはレギュレータ回路が内部電圧ＶＤＤ２を発生していることを必要とするので，原理的にレギュレータ回路を起動できなくなる場合がある。

このような望ましくない状況を避けるために，クロックＣＫＲＴＣが停止している場合には，図１６のリセット信号発生回路でリセット信号ＲＳＴＸ＝Ｌレベルを発生し，図１３のＢＧＲイネーブル信号発生回路１０を初期化する。そして，リセット信号ＲＳＴＸがＬレベルの間は，図１３のフリップフロップＤＦＰ１，ＤＦＰ２の出力ＱがＨレベルになるので，クロックＣＫＲＴＣが停止していても，ＢＧＲイネーブル信号ＥＮＢＧＲ，スイッチイネーブル信号ＥＮＳＷＢＧＲがＨレベルとなり，レギュレータ回路を連続動作に制御することが可能となる。

図１６のリセット信号発生回路内のクロック検出回路１４が，水晶発振器のクロックＣＫＲＴＣが発振していない場合に，リセット信号ＲＳＴＸをＬレベルにする動作を説明する。クロックＣＫＲＴＣが周期的にＨとＬレベルとなる場合において，クロックＣＫＲＴＣがＬレベルでは，トランジスタＰＭＣＫＤ１がＯＮとなり，ノードＮＣＫＤ１はＨとなる。次にＣＫＲＴＣがＨレベルになると，トランジスタＮＭＣＫＤ１がＯＮとなり，ノードＮＣＫＤ２はＬとなる。このときトランジスタＰＭＣＫＤ１はＯＦＦとなっているので，ノードＣＣＫＤ１は抵抗ＲＣＫＤ１により放電される。抵抗ＲＣＫＤ１と容量ＣＣＫＤ１の時定数をクロック周期より大きく設計しておくと，容量ＣＣＫＤ１がＬレベルに放電される前に，トランジスタＰＭＣＫＤ１がＯＮとなり，ノードＮＣＫＤ１の電位はＨに保たれる。

同様に，ノードＮＣＫＤ２の電位も，容量ＣＣＫＤ２と抵抗ＲＣＫＤ１の時定数をクロック周期より大きく設計しておくと，容量ＣＣＫＤ２がＨレベルに充電される前に，トランジスタＮＭＣＫＤ１がＯＮとなり，ノードＮＣＫＤ２の電位はＬに保たれる。つまり，クロックＣＫＲＴＣが周期的にＨとＬを繰り返していると，ノードＮＣＫＤ１の値はＨ，ノードＮＣＫＤ２の値はＬとなっているので，排他的論理和ＸＯＲ５の出力ノードＮＣＫＤ３の電位はＨとなる。その結果，フリップフロップＤＦＣ１０はクリアされずに，リセット信号ＲＳＴＸ＝Ｈとリセット解除状態になる。

一方，クロックＣＫＲＴＣがＬレベルで固定されると，トランジスタＰＭＣＫＤ１がＯＮとなり，トランジスタＮＭＣＫＤ１がＯＦＦとなる。それによりノードＮＣＫＤ１はＨとなり，抵抗ＲＣＫＤ１を通して，ノードＮＣＫＤ２の電位もＨとなる。その結果，EORゲートＸＯＲ５の出力ノードＮＣＫＤ３の電位はＬレベルになるので，フリップフロップＤＦＣ１０がクリアされリセット信号ＲＳＴＸはＬレベル（リセット状態）になる。図１３のＢＧＲイネーブル信号発生回路１０のリセット信号ＲＳＴＸがＬレベルになるので，バンドギャップ回路は連続動作となる。クロックＣＫＲＴＣがＨで固定されても，ノードＮＣＫＤ１とＮＣＫＤ２はＬとなるので，出力ノードＮＣＫＤ３はＬとなり，リセット信号ＲＳＴＸがＬレベル（リセット状態）となり，バンドギャップ回路は連続動作となる。

図１６内の低電圧リセット回路１６は，低電圧検出回路の出力ＬＶＤＨＯＸ，ＬＶＤＬＯＸに応答してリセット信号を発生する。その動作は，図１９の動作説明とともに後述する。

前述した通り，図１６のクロック検出回路１４が水晶発振器のクロック信号が停止していることを検出してリセット信号を発生し，バンドギャップ回路を制御するＢＧＲイネーブル信号発生回路１０を初期化し，バンドギャップ回路を連続動作に制御する。これにより，図５のバンドギャップ回路ＢＧＲとレギュレータＲＥＧＭ，ＲＥＧＳからなるレギュレータ回路が，外部電源起動時やクロック信号停止後に，確実に動作を開始できる。

図１７は，本実施の形態におけるマイクロコントロールユニット内のバンドギャップ回路とレギュレータからなるレギュレータ回路の他の例を示す図である。図１７の回路と図５の回路との違いは，ＲＢＧ制御回路ＢＧＲＣＴＲＬに供給されるクロックが水晶発振器ではなく内蔵されたＣＲ発振回路ＣＲＯＳＣの出力クロックＣＫＣＲに変更されていることである。

図１７の回路例では，ＣＲ発振回路ＣＲＯＳＣの消費電力を削減するために，内部電源ＶＤＤで動作する。例えば，外部電源投入直後などでは，内部電源ＶＤＤが０Ｖになっていて，発振回路ＣＲＯＳＣが動作できない場合がある。クロックＣＫＣＲが停止している場合には，前述のクロック停止検出回路で，リセット信号ＲＳＴＸを発生し，バンドギャップ回路を連続動作させて，レギュレータを動作させ，内部電源ＶＤＤが安定した後に，ＣＲ発振回路ＣＲＯＳＣを動作させ，スリープ時の制御が実現できる状態となる。これにより，スリープ時にバンドギャップ回路を間欠動作させて，スリープ時の消費電力を削減することができる。

図１８は，図１７の内蔵ＣＲ発振回路の回路例を示す図である。図１８において，ＣＴ１は容量を，ＲＴ１は抵抗を，ＩＶＯ１からＩＶＯ３はインバータ回路を，ＮＯＤＥ１からＮＯＤＥ４は発振回路内部のノードを示す。各インバータの電源は，内部電源ＶＤＤである。

［低電圧検出回路］
図１９は，本実施の形態におけるマイクロコントローラ内のバンドギャップ回路とレギュレータからなるレギュレータ回路の他の回路例を示す図である。この回路は，図５の回路に加えて，低電圧検出回路ＬＶＤＨとＬＶＤＬを有する。図５と重複する部分の説明は省略し，追加して図示した部分を説明する。

図１９において，ＬＶＤＨは５Ｖ外部電源ＶＤＰ５の電圧を監視する低電圧検出回路を，ＬＶＤＬは内部電源ＶＤＤの電位を監視する低電圧検出回路を，ＲＬ１，ＲＬ２は外部電源ＶＤＰ５の電圧を分圧する分圧回路を構成する抵抗を，ＶＤＩＶ３はＲＬ１とＲＬ２で分圧した分圧出力を，ＲＬ３，ＲＬ４は内部電源ＶＤＤの電圧を分圧する分圧回路を構成する抵抗を，ＶＤＩＶ４はＲＬ３とＲＬ４で分圧した分圧出力を，ＣＭＰ１とＣＭＰ２はコンパレータ回路を，ＬＶＤＨＯＸは低電圧検出回路ＬＶＤＨの出力を，ＬＶＤＬＯＸは同回路ＬＶＤＬの出力である。

第一の低電圧検出回路ＬＶＤＨは，５Ｖ外部電源ＶＤＰ５の電圧を監視する。例えば，マイクロコントロールユニットＭＣＵの動作保証電源電圧が，仮に２．４Ｖ以上とすると，低電圧検出回路ＬＶＤＨは，５Ｖ外部電源ＶＤＰ５の電圧が保証電圧２．４Ｖ以下になった場合に，検出信号ＬＶＤＨＯＸを出力する。抵抗ＲＬ１とＲＬ２で，外部電源ＶＤＰ５の電位を分圧して，基準電圧ＶＢＧＲ＝１．２Ｖと比較して，外部電源ＶＤＰ５が保証電圧より低いか，高いかを検出する。なんらかの事情で，外部電源ＶＤＰ５の電位が，規定の値より小さくなったときには，検出信号ＬＶＤＨＯＸを生成し，それに応答してリセット信号発生回路がリセット信号ＲＳＴＸ＝Ｌを生成する。

例えば，抵抗ＲＬ１とＲＬ２を１：１に設計しておくと，分圧電圧ＶＤＩＶ３は外部電源ＶＤＰ５の電位の１／２になるので，バンドギャップ電圧ＶＢＧＲを基準電位に対する分圧電圧ＶＤＩＶ３の電位の高低を知ることで，外部電源ＶＤＰ５が保証電圧２．４Ｖより高いか，低いかを知ることができる。図１９の例では，分圧電圧ＶＤＩＶ３の電位がバンドギャップ電圧ＶＢＧＲより低いと，低電圧検出信号ＬＶＤＨＯＸはＬレベルとなり，外部電源ＶＤＰ５が保証電圧２．４Ｖより低いことが検出される。

第二の低電圧検出回路ＬＶＤＬは，内部電源ＶＤＤの電源電圧を監視する。その回路構成は，第一の低電圧検出回路ＬＶＤＨと同様である。例えば，抵抗ＲＬ３とＲＬ４を１：３に設計しておくと，分圧電圧ＶＤＩＶ４の電位は内部電源ＶＤＤの３／４になるので，バンドギャップ電圧ＶＢＧＲを基準電位として分圧電圧ＶＤＩＶ４の電位の高低を知ることで，内部電源ＶＤＤが１．６Ｖより高いか，低いかを知ることができる。分圧電圧ＶＤＩＶ３の電位が，バンドギャップ電圧ＶＢＧＲより低いと，低電圧検出信号ＬＶＤＬＯＸはＬレベルとなり，内部電源ＶＤＤが１．６Ｖより低いことを検出できる。

低電圧検出信号ＬＶＤＬＯＸとＬＶＤＨＯＸに応答して，図１６の低電圧リセット回路１６がリセット信号ＲＥＳＸ＝Ｌレベルを発生する。図１６の低電圧リセット回路１６において，低電圧検出信号ＬＶＤＬＯＸとＬＶＤＨＯＸがＬレベルになると，ゲートＡＮＤ１の出力がＬレベルになり，フリップフロップＤＦＣ１０の出力Ｑのリセット信号ＲＳＴＸがクロックＣＫＬＶＤに同期してＬレベルになる。

アクティブ状態の時は，メインイネーブル信号ＥＮＭ＝Ｈレベルであるので，ゲートＮＡＮＤ５，ＮＡＮＤ７により発振器クロックＣＫＲＴＣが低電圧検出用クロックＣＫＬＶＤとしてフリップフロップＤＦＣ１０に供給され，常時低電圧検出信号が監視される。一方，スリープ状態の時は，バンドギャップ回路が間欠動作しているので，ゲートＮＡＮＤ６，７によりＢＧＲスイッチイネーブル信号ＥＮＳＷＢＧＲ＝ＨレベルのときにＨレベルになる低電圧検出用クロックＣＫＬＶＤにより，内部電源ＶＤＤが適切に生成されている時に電圧低下が監視される。これにより，バンドギャップ電圧ＶＢＧＲが有効な期間にコンパレータＣＭＰ１，ＣＭＰ２の出力をラッチすることができる。

図２０は，図１６，図１９の回路のスリープ状態での動作波形図である。スリープ状態では，ＢＧＲイネーブル信号ＥＮＢＧＲＸ，ＥＮＳＷＢＧＲが間欠的にＬ，Ｈレベルになり，バンドギャップ回路ＢＧＲが適切なバンドギャップ電圧ＶＢＧＲを間欠的に生成する。したがって，低電圧検出信号ＣＫＬＶＤはＢＧＲスイッチイネーブル信号ＥＮＳＷＢＧＲの反転信号とすることで，バンドギャップ回路ＢＧＲが動作し，コンパレータＣＭＰ１，ＣＭＰ２が適切に動作している期間で，コンパレータ値が確定しているであろう時刻にフリップフロップＤＦＣ１０に低電圧検出信号ＬＶＤを記憶する。

前述の通り，低電圧検出回路が外部電源ＶＤＰ５と，内部電源ＶＤＤの電位が所定の電位より低い場合には，リセット信号発生回路がリセット信号ＲＳＴＸ＝Ｌレベルを発生することができ，バンドギャップ回路ＢＧＲを連続動作させて初期状態にすることができる。

［温度検出回路］
図２１は，本実施の形態におけるマイクロコントローラ内のバンドギャップ回路とレギュレータからなるレギュレータ回路の他の回路例を示す図である。この回路は，図５の回路に加えて，温度計ＴＥＭＰを有する。スリープモード時にはバンドギャップ回路ＢＧＲが間欠動作に制御される。この間欠動作では，ＢＧＲキャパシタＣＢＧＲに蓄えた電荷はリーク電流によりすこしずつ失われる。このリーク電流は高温ほど大きくなり，ＢＧＲキャパシタ電圧ＶＢＧＲの変動が大きくなる。そこで，温度計出力ＴＥＭＰＯが所定の基準温度を超えたことを検出したときに，スリープモードであっても，メインイネーブル信号をＥＮＭ＝Ｈレベルにして，ＢＧＲ制御回路内のＢＧＲイネーブル信号発生回路１０によりバンドキャップ回路ＢＧＲを連続動作に制御する。基準温度より低ければ，スリープモードではバンドギャップ回路ＢＧＲは間欠動作に制御される。

このように制御することで，高温時にキャパシタのリーク電流が増加し，キャパシタ電圧ＶＢＧＲＣの電位の変動が許容できる値を超えることを避けることができる。高温環境下では，論理回路ＬＯＧＩＣのリーク電流も大きくなるので，間欠動作によりバンドギャップ回路の消費電力を削減してもあまり意味がなく，むしろ連続動作させてスリープモードで動作中のサブレギュレータＲＥＧＳの基準電圧であるキャパシタ電圧ＶＢＧＲＣの変動を低下させるべきである。

高温時の別の制御としては，例えば，図１３のＲＧＢ制御回路内のリセット信号発生回路１０のカウンタの周期を温度によって変更し，高温になるほど，バンドギャップ回路ＢＧＲがＯＮする周期を短くする制御でもよい。

図２２は，図２１の温度計の具体的な回路例を示す図である。図２２には，バンドギャップ回路ＢＧＲの一部と，温度検出手段としての温度計ＴＥＭＰとが示されている。温度計ＴＥＭＰは，バイポーラトランジスタＱ１のベース・エミッタ間電圧ＶＢＥを所定倍に増幅する増幅回路ＭＵＬＴと，増幅した電圧ＶＴＥＭＰＤをバンドギャップ電圧ＶＢＧＲと比較するコンパレータＣＭＰ３と，その比較結果ＨＴＤを温度検出クロックＣＫＴＥＭＰに応答してラッチするフリップフロップＤＦＰ３とを有する。

図２３は，図２２の温度計ＴＥＭＰの動作波形の例を示す図である。バイポーラトランジスタＱ１のベース・エミッタ間電圧ＶＢＥと絶対温度Ｔの関係は，以下の式（１）となることが知られている。
ＶＢＥ＝Ｖｅｇ−ａＴ （１）
ここで，ＶＢＥ：ｐｎ接合の順方向電圧，Ｖｅｇ：シリコンのバンドギャップ電圧，約１．２Ｖ，ａ：ＶＢＥの温度依存性，約２ｍＶ／℃，Ｔ：絶対温度である。ａの値はバイアス電流により異なるが，実用領域で，概略２ｍＶ／℃程度となることが知られている。

つまり，ＰＮＰトランジスタＱ１のベース・エミッタ間電圧ＶＢＥ＝ＯＰＩＰは，式（１）によれば，温度が上昇すると，小さくなる負の温度依存性を持っている。このトランジスタＱ１のエミッタ電位ＶＢＥを，適切な係数倍して，温度によらない一定電圧であるバンドギャップ電圧ＶＢＧＲと比較することで，温度の上昇を検出することができる。

図２２の例では，アンプＡＭＰが，トランジスタＱ１のエミッタ電位ＮＢＥを２．５倍する。抵抗ＲＴＥＭＰ１を１．５Ｒ，抵抗ＲＴＥＭＰ２を１Ｒに設計しておけば，アンプ出力ＶＴＥＭＰＤの電位はＶＢＥＰの２．５倍となる。よって，アンプ出力ＶＴＥＭＰＤの電位は，
ＶＴＥＭＰＤ＝３０００ｍＶ−（５ｍＶ／℃）Ｔ
となる。

このアンプ出力ＶＴＥＭＰＤの電位がバンドギャップ電圧１２００ｍＶとなる温度は，５Ｔ＝３０００−１２００＝１８００，Ｔ＝３６０Ｋ＝８７℃となる。つまり，図２２の温度計では，コンパレータＣＭＰ３が温度が８７℃より高いか否かを検出し，高ければ比較結果はＨＤＴ＝Ｈレベル，低ければＨＤＴ＝Ｌレベルが生成される。そして，コンパレータの比較結果ＨＴＤが温度検出クロックＣＫＴＥＭＰに応答してフリップフロップＤＦＰ３で記憶される。

図２３に示すように，スリープ状態では，バンドギャップ回路ＢＧＲはＯＮしている期間とＯＦＦしている期間があるので，バンドギャップ電圧ＶＢＧＲの電位が適切に生成されている期間に合わせて，コンパレータＣＭＰ３や，乗算回路ＭＵＬＴを温度計イネーブル信号ＴＤＥで動作させる。コンパレータＣＭＰ３で判定結果ＨＴＤが確定する時刻にあわせて温度検出クロックＣＫＴＥＭＰに応答して，比較結果をフリップフロップＤＦＰ３が取り込む。

温度が所定の値（上記例では８７℃）より高くなると，バンドギャップ電圧ＶＢＧＲの電位のほうが高い電位となるので，比較結果信号ＨＴＤとラッチされた温度検出信号ＴＥＭＰＯはＨレベルとなる。これに基づきＯＲゲートＯＲ１がメインイネーブル信号ＥＮＭ＝Ｈレベルに変更し，バンドギャップ回路を連続動作させる。

温度が基準温度以下にもどれば，温度検出信号ＴＥＭＰＯはＬレベルになり，メインイネーブル信号ＥＮＭは，ＣＰＵが生成するレベルに戻る。したがって，スリープ状態であれば，再びバンドギャプ回路は間欠動作に制御される。

以上のように，スリープ状態において，温度が上昇したときに，間欠動作状態のバンドギャップ回路によるキャパシタ電圧ＶＢＧＲＣの変動が大きくなることを防止することができる。

以上の通り，本実施の形態におけるレギュレータ回路は，アクティブ状態でバンドギャップ回路を連続動作に制御しメインレギュレータを動作状態に制御し，スリープ状態でバンドギャップ回路を間欠動作に制御しメインレギュレータを停止状態に制御しサブレギュレータを動作状態にする。これにより，アクティブ状態では高精度の内部電源ＶＤＤを生成し，スリープ状態では省電力化することができる。さらに，外部電源起動時には，少なくともサブレギュレータを強制的に動作状態にしバンドギャップ回路を連続動作状態に制御して，確実にレギュレータ回路が起動するようにできる。そして，発振回路が停止したり，外部電源ＶＤＰ５や内部電源ＶＤＤの電位が低下したときは，リセット状態にしてバンドギャップ回路を連続動作にする。さらに，温度が上昇した場合にはスリープ状態であってもバンドギャップ回路を連続動作に制御して，サブレギュレータへの基準電圧が許容範囲を超えて低下することを回避する。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
外部電源に接続されバンドギャップ電圧を生成するバンドギャップ回路と，
前記バンドギャップ電圧に基づいて内部電源電圧を生成して内部電源へ電流を供給しアクティブ状態とスリープ状態を有する動作制御信号に応答して動作状態または停止状態になるメインレギュレータと，
前記バンドギャップ電圧に基づいて前記内部電源電圧を生成し前記内部電源への供給電流が前記メインレギュレータより小さいサブレギュレータと，
前記動作制御信号がアクティブ状態の場合に前記バンドギャップ回路を連続動作させ，スリープ状態の場合に前記バンドギャップ回路を間欠動作させるバンドギャップ制御回路とを有するレギュレータ回路。

（付記２）
付記１において，
前記外部電源が前記メインレギュレータ，サブレギュレータ，バンドギャップ制御回路に接続され，
前記外部電源が起動したとき，前記サブレギュレータは強制的に動作状態になり，前記バンドギャップ制御回路は前記バンドギャップ回路を連続動作させ，
前記内部電源電圧が生成されてから，前記バンドギャップ制御回路は前記動作制御信号に応じて前記バンドギャップ回路を前記連続動作または間欠動作に制御するレギュレータ回路。

（付記３）
付記１または２において，
前記バンドギャップ回路は，前記バンドギャップ電圧が生成される第１の出力端子と，前記第１の出力端子と第１のスイッチを介して接続されるバンドギャップキャパシタと，前記バンドギャップキャパシタの電極に接続される第２の出力端子とを有し，
前記第１の出力端子から前記バンドギャップ電圧が前記メインレギュレータに供給され，
前記第２の出力端子から前記バンドギャップキャパシタの電極の電圧が前記サブレギュレータに供給され，
前記バンドギャップ制御回路は，前記スリープ状態のとき，前記バンドギャップ回路を一時的に動作させた期間中に前記第１のスイッチを導通するよう制御するレギュレータ回路。

（付記４）
付記１または２において，
さらに，前記内部電源電圧に接続された発振器を有し，
前記バンドギャップ制御回路は，前記発振器が発振停止したことを検出してリセット信号を発生する発振停止検出回路を有し，さらに，前記発振器の出力クロックに基づいて前記バンドギャップ回路の間欠動作を制御し，
前記外部電源が起動したとき，前記バンドギャップ制御回路は，前記発振停止検出回路が発生するリセット信号に応答して，内部状態を初期化するとともに，前記バンドギャップ回路を連続動作させ，前記リセット信号の解除に応答して，前記動作制御信号に基づいて前記バンドギャップ回路の連続動作または間欠動作を制御するレギュレータ回路。

（付記５）
付記１または２において，
さらに，前記内部電源電圧に接続された発振器を有し，
前記バンドギャップ制御回路は，前記発振器が発振停止したことを検出してリセット信号を発生する発振停止検出回路を有し，さらに，前記発振器の出力クロックに基づいて前記バンドギャップ回路の間欠動作を制御し，
前記バンドギャップ制御回路は，前記発振停止検出回路が発生するリセット信号に応答して，内部状態を初期化するとともに，前記バンドギャップ回路を連続動作させ，前記リセット信号の解除に応答して，前記動作制御信号に基づいて前記バンドギャップ回路の連続動作または間欠動作を制御するレギュレータ回路。

（付記６）
付記４または５において，
前記発振器は，水晶発振器またはＣＲ発振器のいずれかであるレギュレータ回路。

（付記７）
付記４または６において，
前記バンドギャップ制御回路は，前記バンドギャップ回路を動作状態にさせるバンドギャップイネーブル信号を生成するバンドギャップイネーブル信号発生回路を有し，
前記バンドギャップ制御回路は，前記リセット信号に応答して前記バンドギャップイネーブル信号発生回路を初期化し，
前記バンドギャップイネーブル信号発生回路は，前記動作制御信号がアクティブ状態のとき前記バンドギャップイネーブル信号をイネーブル状態に維持し，前記動作制御信号がスリープ状態のとき前記バンドギャップイネーブル信号を前記発振器の出力クロックに基づいて間欠的にイネーブル状態にするレギュレータ回路。

（付記８）
付記１または２において，
さらに，前記バンドギャップ電圧が第１の基準電圧以下に低下したことまたは前記外部電源が第２の基準電圧以下に低下したことを検出する低電圧検出回路を有し，
前記バンドギャップ制御回路は，前記低電圧検出回路による低電圧検出に応答して前記リセット信号を生成し，当該リセット信号に応答して，内部状態を初期化するとともに，前記バンドギャップ回路を連続動作させ，前記リセット信号の解除に応答して，前記動作制御信号に基づいて前記バンドギャップ回路の連続動作または間欠動作を制御するレギュレータ回路。

（付記９）
付記１または２において，
さらに，温度が基準温度を超えたことを検出して高温検出信号を発生する温度検出手段を有し，
前記バンドギャップ制御回路は，前記スリープ状態において，前記高温検出信号に応答して前記バンドギャップ回路を連続動作に制御するレギュレータ回路。

（付記１０）
付記９において，
前記バンドギャップ制御回路は，前記スリープ状態において，前記高温検出信号が解除されたことに応答して前記バンドギャップ回路を間欠動作に制御するレギュレータ回路。

（付記１１）
付記９において，
前記バンドギャップ制御回路は，前記スリープ状態において，前記高温検出信号に応答して前記メインレギュレータを動作状態に制御し，前記高温信号が解除されたことに応答して前記バンドギャップ回路を間欠動作に制御するとともに前記メインレギュレータを停止状態に制御するレギュレータ回路。

（付記１２）
付記９において，
前記温度検出手段は，バイポーラトランジスタと，前記バイポーラトランジスタのベース・エミッタ間電圧と基準電圧とを比較して前記高温検出信号を発生するコンパレータとを有するレギュレータ回路。

（付記１３）
付記１において，
前記サブレギュレータは，前記アクティブ状態及びスリープ状態のいずれにおいても動作状態にあるレギュレータ回路。

（付記１４）
付記１に記載のレギュレータ回路と，
前記内部電源電圧を供給される論理回路と，
前記論理回路が前記動作制御信号を生成する集積回路装置。

ＶＤＰ５：外部電源 ＶＤＤ：内部電源
ＢＧＲ：バンドギャップ回路 ＲＥＧＭ：メインレギュレータ
ＲＥＧＳ：サブレギュレータ ＥＮＭ：動作制御信号
ＢＧＲＣＴＲＬ：ＢＧＲ制御回路 ＬＯＧＩＣ：論理回路
ＸＯＳＣ：水晶発振器

Claims (8)

1. 外部電源に接続されバンドギャップ電圧を生成するバンドギャップ回路と，
   前記バンドギャップ電圧に基づいて内部電源電圧を生成して内部電源へ電流を供給しアクティブ状態とスリープ状態を有する動作制御信号に応答して動作状態または停止状態になるメインレギュレータと，
   前記バンドギャップ電圧に基づいて前記内部電源電圧を生成し前記内部電源への供給電流が前記メインレギュレータより小さいサブレギュレータと，
   前記動作制御信号がアクティブ状態の場合に前記バンドギャップ回路を連続動作させ，スリープ状態の場合に前記バンドギャップ回路を間欠動作させるバンドギャップ制御回路とを有するレギュレータ回路。
2. 請求項１において，
   前記外部電源が前記メインレギュレータ，サブレギュレータ，バンドギャップ制御回路に接続され，
   前記外部電源が起動したとき，前記サブレギュレータは強制的に動作状態になり，前記バンドギャップ制御回路は前記バンドギャップ回路を連続動作させ，
   前記内部電源電圧が生成されてから，前記バンドギャップ制御回路は前記動作制御信号に応じて前記バンドギャップ回路を前記連続動作または間欠動作に制御するレギュレータ回路。
3. 請求項１または２において，
   前記バンドギャップ回路は，前記バンドギャップ電圧が生成される第１の出力端子と，前記第１の出力端子と第１のスイッチを介して接続されるバンドギャップキャパシタと，前記バンドギャップキャパシタの電極に接続される第２の出力端子とを有し，
   前記第１の出力端子から前記バンドギャップ電圧が前記メインレギュレータに供給され，
   前記第２の出力端子から前記バンドギャップキャパシタの電極の電圧が前記サブレギュレータに供給され，
   前記バンドギャップ制御回路は，前記スリープ状態のとき，前記バンドギャップ回路を一時的に動作させた期間中に前記第１のスイッチを導通するよう制御するレギュレータ回路。
4. 請求項１または２において，
   さらに，前記内部電源電圧に接続された発振器を有し，
   前記バンドギャップ制御回路は，前記発振器が発振停止したことを検出してリセット信号を発生する発振停止検出回路を有し，さらに，前記発振器の出力クロックに基づいて前記バンドギャップ回路の間欠動作を制御し，
   前記外部電源が起動したとき，前記バンドギャップ制御回路は，前記発振停止検出回路が発生するリセット信号に応答して，内部状態を初期化するとともに，前記バンドギャップ回路を連続動作させ，前記リセット信号の解除に応答して，前記動作制御信号に基づいて前記バンドギャップ回路の連続動作または間欠動作を制御するレギュレータ回路。
5. 請求項１または２において，
   さらに，前記内部電源電圧に接続された発振器を有し，
   前記バンドギャップ制御回路は，前記発振器が発振停止したことを検出してリセット信号を発生する発振停止検出回路を有し，さらに，前記発振器の出力クロックに基づいて前記バンドギャップ回路の間欠動作を制御し，
   前記バンドギャップ制御回路は，前記発振停止検出回路が発生するリセット信号に応答して，内部状態を初期化するとともに，前記バンドギャップ回路を連続動作させ，前記リセット信号の解除に応答して，前記動作制御信号に基づいて前記バンドギャップ回路の連続動作または間欠動作を制御するレギュレータ回路。
6. 請求項１または２において，
   さらに，前記バンドギャップ電圧が第１の基準電圧以下に低下したことまたは前記外部電源が第２の基準電圧以下に低下したことを検出する低電圧検出回路を有し，
   前記バンドギャップ制御回路は，前記低電圧検出回路による低電圧検出に応答して前記リセット信号を生成し，当該リセット信号に応答して，内部状態を初期化するとともに，前記バンドギャップ回路を連続動作させ，前記リセット信号の解除に応答して，前記動作制御信号に基づいて前記バンドギャップ回路の連続動作または間欠動作を制御するレギュレータ回路。
7. 請求項１または２において，
   さらに，温度が基準温度を超えたことを検出して高温検出信号を発生する温度検出手段を有し，
   前記バンドギャップ制御回路は，前記スリープ状態において，前記高温検出信号に応答して前記バンドギャップ回路を連続動作に制御するレギュレータ回路。
8. 請求項１に記載のレギュレータ回路と，
   前記内部電源電圧を供給される論理回路と，
   前記論理回路が前記動作制御信号を生成する集積回路装置。

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