JP5338148B2

JP5338148B2 - 半導体集積回路、温度変化検出方法

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Publication number: JP5338148B2
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Inventors: 英明小林
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Description

本発明は、半導体集積回路に関し、特に、温度変化を検出する半導体集積回路に関する。

温度検出回路の一例が、特許文献１に記載されている。特許文献１は、定電流回路を電源とするリング発振回路で構成される温度検出手段を用いている。また、関連する文献として、特許文献２は、温度によるＶＣＯの周波数変化に対してＰＬＬ初期動作時のロック周波数を維持することが可能なＰＬＬシステムを開示している。

特開平２−１４７８２３号公報特開２００８−００５２７２号公報

上述した特許文献１に記載の発明は、温度検出のために多くの追加回路が必要になり面積の増加及び動作ノイズの増加という問題点があった。

本発明の目的は、上述した課題を解決する半導体集積回路、温度変化検出方法を提供することにある。

本発明の半導体集積回路は、温度に依存する出力電圧Ｖｒｅｇを発生する電圧発生回路と、Ｖｒｅｇが印加されるＶＣＯを含むＰＬＬと、ＶＣＯの発振を制御するＶＣＯ発振制御電圧Ｖｃｎｔのレベル変化を基に検出信号Ｃｕｐを出力するＶｃｎｔ検出回路とを含む。

本発明の温度変化検出方法は、温度に依存した出力電圧Ｖｒｅｇを発生し、ＰＬＬのＶＣＯにＶｒｅｇを印加し、ＶＣＯの発振を制御するＶＣＯ発振制御電圧Ｖｃｎｔのレベル変化を基に検出信号Ｃｕｐを出力する。

本発明の半導体集積回路は、少量の追加回路で温度変化を検出することが出来る。

次に、本発明の概要について説明する。

図１は、半導体集積回路０１０の構成を示す図である。半導体集積回路０１０（例えば、ＰＬＬ（ＰｈａｓｅｌｏｃｋｅｄＬｏｏｐ）システム００１）は、Ｖｃｎｔ検出回路２００（ｃｎｔ：ｃｏｎｔｒｏｌ）と、電圧発生回路４００と、ＰＬＬ５００とを含む。

電圧発生回路４００は、出力電圧Ｖｒｅｇ（ｒｅｇ：ｒｅｇｕｌａｔｏｒ）が温度に依存する電圧発生回路である。

ＰＬＬ５００は、Ｖｒｅｇを入力するＶＣＯ５６０（例えば、ＬＣＶＣＯ（ＬＣＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ、ＬＣ型電圧制御発振器））を含む。

Ｖｃｎｔ検出回路２００は、ＶＣＯ５６０の発振を制御するＶＣＯ発振制御電圧Ｖｃｎｔのレベル変化を検出する。

その理由は、以下の通りである。本発明は、電圧発生回路４００に出力電圧Ｖｒｅｇが温度に依存する回路が追加される。そして、ＰＬＬ５００のＶＣＯ５６０に、電圧発生回路４００からのＶｒｅｇが印加される。Ｖｒｅｇの大きさにより、ＶＣＯ５６０の発振周波数が変化する。すなわち、温度によりＶＣＯ５６０の発振周波数が変化する。ＰＬＬ５００のループのフィードバック動作により、ＶＣＯ５６０に入力するＶＣＯ発振制御電圧であるＶｃｎｔの電圧レベルが変化する。そして、Ｖｃｎｔ検出回路２００が、Ｖｃｎｔのレベル変化を検出することにより温度変化を検出しているためである。

これに伴って、本発明の半導体集積回路は、装置の信頼性を向上させることができる。その理由は、本発明の半導体集積回路は、温度変化の検出が可能となった結果、クロック速度及び電源電圧を変化させることにより、高温で動作する場合には動作速度及び電源電圧を下げる仕組みを備えることが可能となるためである。

次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。

図２は、本発明の第１の実施形態におけるＰＬＬシステム００１の構成を示す図である。ＰＬＬシステム００１は、基準信号選択回路１００と、Ｖｃｎｔ検出回路２００と、ＶＣＯ制御回路（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）３００と、電圧発生回路４００と、ＰＬＬ５００とを含む。

ＰＬＬ５００は、ＰＦＤ（Ｐｈａｓｅ−ＦｒｅｑｕｅｎｃｙＤｅｔｅｃｔｏｒ、位相周波数検出回路）５１０と、ＣＰ（ＣｈａｒｇｅＰｕｍｐ）５２０とを含む。ＰＬＬ５００は、ＬＰＦ（ＬｏｗＰａｓｓＦｉｌｔｅｒ）５３０と、ＬＣＶＣＯ５４０と、ＤＩＶ（ｄｉｖｉｓｉｏｎ、分周器）５５０とを含む。

ＬＣＶＣＯ５４０は、ＣＰ５２０からのＶｃｎｔによって出力パルスの周波数を制御する電圧制御発振器であり、電圧発生回路４００からのＶｒｅｇの変化によって出力パルスの周波数が変化する。ＤＩＶ（ｄｉｖｉｓｉｏｎ）５５０は、ＬＣＶＣＯ５４０が出力したパルスの周波数をＮ分割して出力する分周器である。ＰＦＤ５１０は、基準クロックと分割後のパルスの信号の位相差を検出する。ＣＰ５２０は、位相差を電圧に変換しＶｃｎｔ０とする。ＬＰＦ５３０は、Ｖｃｎｔ０の交流成分を除去し、Ｖｃｎｔとする。

図３は、ＬＣＶＣＯ５４０の構成を示した図である。ＬＣＶＣＯ５４０は、インダクター５４７と、Ｖｃｎｔにより制御される電圧制御可変容量５４５，５４６とを含む。また、ＬＣＶＣＯ５４０は、発振を持続させるためのトランジスタ回路５４３，５４４とトランジスタ回路５４８，５４９とを含む。又、ＬＣＶＣＯ５４０は、ＶＣＯ制御回路３００からのｍビットの調整値（Ｃｏｄｅ［ｍ−１：０］）で制御され、容量を変化させることにより所望の発振周波数を設定するための容量スイッチ５４１，５４２を含む。ＬＣＶＣＯ５４０の発振周波数（共振周波数）は、ｆ＝１／２π√ＬＣで表される。Ｖｒｅｇが大きくなるとＣの値が大きくなる特性を持つコンデンサの場合、Ｖｒｅｇが大きくなると発振周波数ｆは小さくなる。Ｖｒｅｇが大きくなるとＣの値が小さくなる特性を持つコンデンサの場合、Ｖｒｅｇが大きくなると発振周波数ｆ大きくなる。ここでは、前者のコンデンサを使用している場合について以下説明する。

図８は、ＬＣＶＣＯ５４０の発振周波数と発振周波数制御電圧（Ｖｃｎｔ）との関係を示したグラフである。図８に示すように、ＶＣＯ制御回路３００が、ｍビットの調整値（Ｃｏｄｅ［ｍ−１：０］）を調整することにより、Ｖｃｎｔの電圧がＶｃｎｔ＿ｉｎｉｔ（ｉｎｉｔ：ｉｎｉｔｉａｌ）のとき、ＬＣＶＣＯ５４０に、発振周波数Ｆ１を設定することが出来る。

図４は、基準信号選択回路１００の構成を示す図である。

基準信号選択回路１００は、セレクタ回路Ａ０１を含む。セレクタ回路Ａ０１は、セレクト信号Ｖｓｅｌ（ｓｅｌ：ｓｅｌｅｃｔ）が”０”（Ｌレベル）のとき、入力Ｖ０の電圧レベル（初期化レベル：Ｖｃｎｔ＿ｉｎｉｔ）をＶｏｕｔ（Ｖｒｅｆ（ｒｅｆ：ｒｅｆｅｒｅｎｃｅ））として出力する。セレクタ回路Ａ０１は、セレクト信号Ｖｓｅｌが“１”（Ｈレベル）のとき、入力Ｖ１の電圧レベル（検出レベル：Ｖｃｎｔ＿ｄｅｔ（ｄｅｔ：ｄｅｔｅｃｔ））をＶｏｕｔ（Ｖｒｅｆ）として出力する。

図５は、Ｖｃｎｔ検出回路２００の構成を示す図である。

Ｖｃｎｔ検出回路２００は、アナログ電圧比較回路Ａ０２を含む。

アナログ電圧比較回路Ａ０２は、基準電圧であるＶｒｅｆと発振周波数制御電圧であるＶｃｎｔの電圧レベルを比較し、ＶｃｎｔがＶｒｅｆよりも高レベルのとき、Ｖｏｕｔを検出信号であるＣｕｐとしてＨレベルとする。アナログ電圧比較回路Ａ０２は、ＶｃｎｔがＶｒｅｆと同じ、又はＶｒｅｆよりも低レベルのとき、ＶｏｕｔをＣｕｐとしてＬレベルとする。

図６は、ＶＣＯ制御回路３００の構成を示す図である。

ＶＣＯ制御回路３００は、同期型カウンタＡ０３を含む。

同期型カウンタＡ０３は、カウンタホールド信号であるｈｏｌｄがＬレベルの場合、ＣｕｐがＨレベルであればカウンタクロック信号であるｃｌｋのタイミングで、出力信号であるＣｏｄｅをカウントアップする。同期型カウンタＡ０３は、ｈｏｌｄがＨレベルの場合、ＣｕｐがＨレベルであってもＣｏｄｅのカウントを保持する。

ＰＬＬシステム００１を使用するシステム（図示せず）は、ＬＣＶＣＯ５４０の初期化時に、ｈｏｌｄをＬレベルとする。システムは、ＬＣＶＣＯ５４０の初期化完了後、ｈｏｌｄをＨレベルとし、Ｃｏｄｅのカウントを保持する。

図７は、電圧発生回路４００の構成を示す図である。

電圧発生回路４００は、ＰＭＯＳＭ１（ＰｏｓｉｔｉｖｅｃｈａｎｎｅｌＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ、第１のＰＭＯＳ）と、ＰＭＯＳＭ２（第２のＰＭＯＳ）と、ＰＭＯＳＭ３（第３のＰＭＯＳ）とを含む。電圧発生回路４００は、ＰＮＰＱ１（バイポーラ型、ＰＮＰ型トランジスタ、第１のＰＮＰ）と、抵抗Ｒ１（第１の抵抗）と、ＰＮＰＱ２（第２のＰＮＰ）と、抵抗Ｒ２（第２の抵抗）と、ＰＮＰＱ３（第３のＰＮＰ）と、アナログ電圧比較回路Ａ０４とを含む。ＰＮＰＱ２は、Ｎ個のＰＮＰ型トランジスタが並列に接続されたものである。

ＰＭＯＳＭ１，Ｍ２，Ｍ３は、電源電圧Ｖｄｄとそれぞれのソース間が接続される。

ＰＮＰＱ１は、エミッタが、ＰＭＯＳＭ１のドレインと接続される。抵抗Ｒ１は、ＰＭＯＳＭ２のドレインと、ＰＮＰＱ２のエミッタとの間に接続される。抵抗Ｒ２は、ＰＭＯＳＭ３のドレインと、ＰＮＰＱ３のエミッタとの間に接続される。

アナログ電圧比較回路Ａ０４の出力端子は、ＰＭＯＳＭ１、ＰＭＯＳＭ２、ＰＭＯＳＭ３のゲートと接続される。アナログ電圧比較回路Ａ０４の（−）入力端子は、ＰＭＯＳＭ１のドレインと接続され、（＋）入力端子は、ＰＭＯＳＭ２のドレインと接続される。電圧発生回路４００のＶｒｅｇは、ＰＭＯＳＭ３と抵抗Ｒ２との間の電圧となる。

アナログ電圧比較回路Ａ０４によるフィードバックにより、ｎ１とｎ２の電圧が一致するように電流源４６０の電流Ｉ１が設定される。以下、ノードｎ１，ｎ２の電圧もｎ１，ｎ２と表して説明する。上記の場合ｎ１＝Ｖｂｅ１、ｎ２＝Ｖｂｅ２＋Ｉ１×Ｒ１となるため、ｎ１＝ｎ２より、Ｉ１はＩ１＝（Ｖｂｅ１−Ｖｂｅ２）／Ｒ１となる。

バイポーラ・トランジスタのベース・エミッタ間電圧Ｖｂｅと、コレクタ電流Ｉｃの関係はＩｃ＝Ｉｓ＊ｅｘｐ(Ｖｂｅ／Ｖｔ))となる。そのため、ＰＮＰＱ１とＰＮＰＱ２の個数の比を１：Ｎとすると、Ｖｂｅ１とＶｂｅ２は、Ｖｂｅ１＝Ｖｔ＊ｌｎ（Ｉ１／Ｉｓ）、Ｖｂｅ２＝Ｖｔ＊ｌｎ（Ｉ１／Ｎ／Ｉｓ）となる。

Ｖｂｅ１−Ｖｂｅ２＝Ｖｔ＊ｌｎ（Ｎ）となるため、Ｉ１はＩ１＝Ｖｔ＊ｌｎ（Ｎ）／Ｒ１となる。式中、ｌｎは自然対数、ＩｓはＰＮＰＱ１，Ｑ２，Ｑ３の飽和電流を表す。Ｖｂｅ１、Ｖｂｅ２、Ｖｂｅ３はそれぞれＰＮＰＱ１，Ｑ２，Ｑ３のベース・エミッタ間電圧、ＶｔはＰＮＰＱ１，Ｑ２，Ｑ３のしきい値電圧を表す。しきい値電圧は、Ｖｔ＝ｋＴ／ｑで定義される（k：ボルツマン定数、Ｔ：絶対温度、ｑ：電気素量）。Ｉｃ＝Ｉｓ＊ｅｘｐ(Ｖｂｅ／Ｖｔ)の式より、ＶｂｅがＶｔより大きくなった時点でＩｃが急に大きくなるため、しきい値電圧と呼ばれる。

電流源４６０で生成されたＩ１は電流ミラー回路４２０で出力段に供給され、出力電圧ＶｒｅｇはＶｒｅｇ＝Ｖｂｅ３＋Ｒ２＊Ｉ１＝Ｖｂｅ３＋Ｒ２／Ｒ１＊Ｖｔ＊ｌｎ（Ｎ）となる。

一般に、Ｖｔは＋２ｍＶ／℃、Ｖｂｅ１，２，３は−０．８５ｍＶ／℃の温度勾配を有するため、Ｒ２／Ｒ１＊ｌｎ（Ｎ）を設定することで、設計者は、電圧発生回路４００を所望の電圧温度勾配をもつ電圧発生回路４００とすることが出来る。

セレクタ回路Ａ０１と、アナログ電圧比較回路Ａ０２と、同期型カウンタＡ０３と、アナログ電圧比較回路Ａ０４とは、それぞれの回路自体は当業者にとってよく知られているため、本発明の構成の説明では、その詳細な説明を省略する。

次に、本発明の第１の実施の形態の動作について図面を参照して説明する。

図９は、初期化時の動作を示した図である。

初期化時に、ＰＬＬシステム００１を使用するシステム（図示せず）は、基準信号選択回路１００のＶｓｅｌをＬレベルにすることで、Ｖｃｎｔ検出回路２００の入力であるＶｒｅｆにＶｃｎｔ＿ｉｎｉｔを設定する。Ｃｏｄｅは初期化時には０に設定されている。このとき、ＬＣＶＣＯ５４０の発振周波数は所望周波数より低く、ＰＬＬ５００のフィードバック動作により、ＶｃｎｔはＶｒｅｆ（＝Ｖｃｎｔ＿ｉｎｉｔ）より高い。Ｖｃｎｔ検出回路２００はＶｒｅｆとＶＣＯ制御電圧であるＶｃｎｔとを比較し、ＶｃｎｔがＶｒｅｆより電圧が高い間、カウンタ制御信号であるＣｕｐがＨレベルになり、ＶＣＯ制御回路３００はカウンタクロックに同期してＣｏｄｅをカウントアップする。Ｃｏｄｅがカウントアップされると、ＬＣＶＣＯ５４０の発振周波数は次第に高くなる。ＶｃｎｔがＶｒｅｆと同じ、又はＶｒｅｆより低くなった時点で、カウンタ制御信号ＣｕｐはＬレベルになり、ＶＣＯ制御回路３００はカウンタアップ動作を抑制し、Ｃｏｄｅとして所望の値ｎをセットする。この状態で初期化が完了する。

システムは、タイマーにより初期化完了に必要な所定時間の経過を知り、ホールド信号ｈｏｌｄをＨレベルにすることでＣｏｄｅのカウントを保持する。それと同時に、システムは、基準信号選択回路１００のＶｓｅｌをＨレベルにし、Ｖｃｎｔ検出回路２００の入力であるＶｒｅｆにＶｃｎｔ＿ｄｅｔを設定する。

動作時に温度が上昇した場合の動作を図１０、図１１を用いて説明する。

図１０、図１１は、温度に対するＶＣＯ発振周波数、Ｖｒｅｇ電圧、Ｖｃｎｔ電圧の関係を示したグラフである。ここで図１１に示すように、Ｔｉｎｉｔは、発振周波数がＦ１で一定のときに、Ｖｃｎｔ＝Ｖｃｎｔ＿ｉｎｉｔとなるときの温度を示す。又、Ｔｄｅｔは、発振周波数がＦ１で一定のときに、Ｖｃｎｔ＝Ｖｃｎｔ＿ｄｅｔとなるときの温度を示す。

図１０に示すように、ＬＣＶＣＯ５４０単体では、温度上昇によって、電圧発生回路４００の出力であるＶｒｅｇが高くなると、一定のＶｃｎｔが印加されていると仮定した場合、発振周波数は低下する。ＬＣＶＣＯ５４０が図２に示すようにＰＬＬ５００のループの一部である場合は、ＰＬＬ５００は発振周波数Ｆ１を維持するように動作するため、図１１に示すように、Ｖｃｎｔ電圧が上昇する。温度上昇によって、Ｖｃｎｔ電圧がＶｃｎｔ＿ｄｅｔよりも高くなると、Ｖｃｎｔ検出回路２００の出力がＨレベルになり、即ち、温度上昇の検出信号Ｃｕｐとして出力される。

以上説明したように、ＰＬＬシステム００１は、少量の追加回路で温度変化を検出することが出来る。その理由は、以下の通りである。例えば、ＰＬＬシステム００１が、既存の回路として、Ｖｃｎｔ検出回路２００と、ＶＣＯ制御回路３００と、電圧発生回路４００と、ＰＬＬ５００とを備えるとする。この例の場合、ＰＬＬシステム００１は、電圧発生回路４００に温度特性を持たせる回路と、基準信号選択回路１００とを追加するのみで温度変化を検出することが出来るためである。

また、ＰＬＬシステム００１は、精度よく温度変化を検出することが出来る。その理由は、Ｖｃｎｔ電圧の変化によるＬＣＶＣＯ５４０の周波数変化が小さいためである。そのため、Ｖｒｅｇの値が変化すると、ＬＣＶＣＯ５４０の周波数が大きく変化する。しかし、ＰＬＬ５００ロック時には、ＰＬＬ５００は周波数を一定に保とうとするため、周波数が変化する代わりに、Ｖｃｎｔが大きく変化することになり、ＰＬＬシステム００１は、精度よく温度変化を検出することが出来る。

次に、本発明の第２の実施形態について図面を参照して詳細に説明する。

図１２は、本発明の第２の実施形態におけるＰＬＬシステム００１の構成を示す図である。図１２を参照すると、ＰＬＬシステム００１は、２つ目の検出機能として、Ｖｃｎｔ＿ｄｅｔ２を第２の基準電圧である第２のＶｒｅｆとして、Ｖｃｎｔのレベルを検出し、第２の検出信号として第２のＣｕｐを出力するＶｃｎｔ検出回路２１０を新たに含む。

即ち、Ｖｃｎｔ検出回路２１０は、Ｖｃｎｔが第２のＶｒｅｆよりも高レベルの場合、Ｈレベルの第２のＣｕｐを出力し、Ｖｃｎｔが第２のＶｒｅｆと同じ、又はＶｒｅｆよりも低レベルの場合、Ｌレベルの第２のＣｕｐを出力する。

図１３は、温度のＶＣＯ発振周波数、Ｖｒｅｇ電圧、Ｖｃｎｔ電圧の関係を示したグラフである。第２の実施形態は、図１３に示すように、Ｖｃｎｔ＿ｄｅｔ２（第２のＶｒｅｆ）をＶｃｎｔ＿ｉｎｉｔ（第１のＶｒｅｆ）よりも低い電圧レベルに設定することで、温度が初期化レベルよりも低くなったことを検出できるという新たな効果を有する。

半導体集積回路０１０の構成を示す図である。本発明の第１の実施形態におけるＰＬＬシステム００１の構成を示す図である。ＬＣＶＣＯ５４０の構成を示した図である。基準信号選択回路１００の構成を示す図である。Ｖｃｎｔ検出回路２００の構成を示す図である。ＶＣＯ制御回路３００の構成を示す図である。電圧発生回路４００の構成を示す図である。ＬＣＶＣＯ５４０の発振周波数と発振周波数制御電圧（Ｖｃｎｔ）との関係を示したグラフである。初期化時の動作を示した図である。温度に対するＶＣＯ発振周波数、Ｖｒｅｇ電圧、Ｖｃｎｔ電圧の関係を示したグラフである。温度に対するＶＣＯ発振周波数、Ｖｒｅｇ電圧、Ｖｃｎｔ電圧の関係を示したグラフである。本発明の第２の実施形態におけるＰＬＬシステム００１の構成を示す図である。温度のＶＣＯ発振周波数、Ｖｒｅｇ電圧、Ｖｃｎｔ電圧の関係を示したグラフである。

符号の説明

００１ＰＬＬシステム
０１０半導体集積回路
１００基準信号選択回路
２００，２１０Ｖｃｎｔ検出回路
３００ＶＣＯ制御回路
４００電圧発生回路
４２０電流ミラー回路
４６０電流源
５００ＰＬＬ
５１０ＰＦＤ
５２０ＣＰ
５３０ＬＰＦ
５４０ＬＣＶＣＯ
５４１，５４２容量スイッチ
５４３，５４４トランジスタ回路
５４５，５４６電圧制御可変容量
５４７インダクター
５４８，５４９トランジスタ回路
５５０ＤＩＶ
５６０ＶＣＯ
Ａ０１セレクタ回路
Ａ０２アナログ電圧比較回路
Ａ０３同期型カウンタ
Ａ０４アナログ電圧比較回路
Ｍ１，Ｍ２，Ｍ３ＰＭＯＳ
Ｒ１，Ｒ２抵抗
Ｑ１，Ｑ２，Ｑ３ＰＮＰ

Claims

温度に依存する出力電圧Ｖｒｅｇを発生する電圧発生回路と、
前記Ｖｒｅｇが印加されるＶＣＯを含むＰＬＬと、
前記ＶＣＯの発振を制御するＶＣＯ発振制御電圧Ｖｃｎｔと基準電圧Ｖｒｅｆとの比較結果を基に検出信号Ｃｕｐを出力するＶｃｎｔ検出回路と
を含む半導体集積回路。
前記電圧発生回路は、
電源電圧Ｖｄｄとソースとが接続された第１、第２、第３のＰＭＯＳと、
前記第１のＰＭＯＳのドレインと、エミッタが接続される第１のＰＮＰ型トランジスタと、
前記第２のＰＭＯＳのドレインと接続される第１の抵抗と、
前記第１の抵抗と、エミッタが接続される第２のＰＮＰ型トランジスタと、
前記第３のＰＭＯＳのドレインと接続される第２の抵抗と、
前記第２の抵抗と、エミッタが接続される第３のＰＮＰ型トランジスタと、
前記第１、第２、第３のＰＭＯＳのゲートと出力端子が接続され、前記第１のＰＭＯＳのドレインと（−）入力端子が接続され、前記第２のＰＭＯＳのドレインと（＋）入力端子が接続されるアナログ電圧比較回路とを含み、
前記第３のＰＭＯＳのドレインと前記第２の抵抗との間の電圧が前記Ｖｒｅｇである
請求項１に記載の半導体集積回路。
前記ＰＬＬは、
入力する前記Ｖｃｎｔによって出力パルスの周波数を制御し、前記Ｖｒｅｇの変化によって出力パルスの周波数が変化する前記ＶＣＯと、
前記ＶＣＯが出力したパルスの周波数をＮ分割して出力する分周器と、
基準クロックと分割後のパルスの信号の位相差を検出するＰＦＤと、
位相差を電圧に変換しＶｃｎｔ０とするチャージポンプ（ＣＰ）と、
前記ＶＣＯ発振制御電圧Ｖｃｎｔ０の交流成分を除去し前記ＶｃｎｔとするＬＰＦと
を含む請求項１又は２に記載の半導体集積回路。
前記Ｖｃｎｔ検出回路は、
前記Ｖｃｎｔが前記Ｖｒｅｆよりも高レベルの場合、Ｈレベルの前記Ｃｕｐを出力し、
前記Ｖｃｎｔが前記Ｖｒｅｆと同じ、又はＶｒｅｆよりも低レベルの場合、Ｌレベルの前記Ｃｕｐを出力する
請求項１乃至３のいずれかに記載の半導体集積回路。
前記ＶＣＯの初期化時に、前記ＶｒｅｆとしてＶｃｎｔ＿ｉｎｉｔを前記Ｖｃｎｔ検出回路に出力し、前記電圧発生回路の温度変化検出時に、前記ＶｒｅｆとしてＶｃｎｔ＿ｄｅｔを前記Ｖｃｎｔ検出回路に出力する基準信号選択回路
を含む請求項４に記載の半導体集積回路。
前記ＶＣＯの初期化時に、前記ＣｕｐがＨレベルの場合、出力信号Ｃｏｄｅのカウントをカウントアップし、前記ＶＣＯの初期化完了後、前記Ｃｏｄｅのカウントを保持するＶＣＯ制御回路
を含み、
前記ＶＣＯは、前記Ｃｏｄｅのカウントに応じて容量が変化し、出力パルスの周波数が変化する
請求項５に記載の半導体集積回路。
前記Ｖｃｎｔ検出回路は、第１のＶｃｎｔ検出回路であり、
前記Ｖｒｅｆは、第１のＶｒｅｆであり、
前記Ｃｕｐは、第１のＣｕｐであり、
前記Ｖｃｎｔが第２のＶｒｅｆよりも高レベルの場合、第２の検出信号としてＨレベルの第２のＣｕｐを出力し、前記Ｖｃｎｔが前記第２のＶｒｅｆと同じ、又はＶｒｅｆよりも低レベルの場合、Ｌレベルの第２のＣｕｐを出力する第２のＶｃｎｔ検出回路
を含む請求項４乃至６のいずれかに記載の半導体集積回路。
温度に依存した出力電圧Ｖｒｅｇを発生し、
ＰＬＬのＶＣＯに前記Ｖｒｅｇを印加し、
前記ＶＣＯの発振を制御するＶＣＯ発振制御電圧Ｖｃｎｔと基準電圧Ｖｒｅｆとの比較結果を基に検出信号Ｃｕｐを出力する
温度変化検出方法。
電源電圧Ｖｄｄと第１、第２、第３のＰＭＯＳのソースとを接続し、
前記第１のＰＭＯＳのドレインと第１のＰＮＰ型トランジスタのエミッタとを接続し、
前記第２のＰＭＯＳのドレインと第１の抵抗とを接続し、
前記第１の抵抗と第２のＰＮＰ型トランジスタのエミッタとを接続し、
前記第３のＰＭＯＳのドレインと第２の抵抗とを接続し、
前記第２の抵抗と第３のＰＮＰ型トランジスタのエミッタとを接続し、
アナログ電圧比較回路の出力端子と前記第１、第２、第３のＰＭＯＳのゲートと、（−）入力端子と前記第１のＰＭＯＳのドレインと、（＋）入力端子と前記第２のＰＭＯＳのドレインとを接続し、
前記第３のＰＭＯＳのドレインと前記第２の抵抗との間の電圧が前記Ｖｒｅｇである
ことを含む請求項８に記載の温度変化検出方法。
前記ＰＬＬにより、
入力する前記Ｖｃｎｔによって、前記ＶＣＯの出力パルスの周波数を制御し、前記Ｖｒｅｇの変化によって前記ＶＣＯの出力パルスの周波数を変化させ、
前記ＶＣＯが出力したパルスの周波数をＮ分割して出力し、
基準クロックと分割後のパルスの信号の位相差を検出し、
位相差を電圧に変換しＶｃｎｔ０とし、
前記Ｖｃｎｔ０の交流成分を除去しＶｃｎｔとする
請求項８又は９に記載の温度変化検出方法。
前記Ｖｃｎｔのレベル変化の検出は、
前記Ｖｃｎｔが前記Ｖｒｅｆよりも高レベルの場合、Ｈレベルの前記Ｃｕｐを出力し、
前記Ｖｃｎｔが前記Ｖｒｅｆと同じ、又はＶｒｅｆよりも低レベルの場合、Ｌレベルの前記Ｃｕｐを出力する
ことを含む請求項８乃至１０のいずれかに記載の温度変化検出方法。
前記ＶＣＯの初期化時に、前記ＶｒｅｆとしてＶｃｎｔ＿ｉｎｉｔを前記Ｖｃｎｔ検出回路に出力し、前記電圧発生回路の温度変化検出時に、前記ＶｒｅｆとしてＶｃｏｎｔ＿ｄｅｔを前記Ｖｃｎｔ検出回路に出力する
ことを含む請求項１１に記載の温度変化検出方法。
前記ＶＣＯの初期化時に、前記ＣｕｐがＨレベルの場合、出力信号Ｃｏｄｅのカウントをカウントアップし、
前記ＶＣＯの初期化完了後、前記Ｃｏｄｅのカウントを保持し、
前記Ｃｏｄｅのカウントに応じて、前記ＶＣＯの容量を変化させ、出力パルスの周波数を変化させる
請求項１２に記載の温度変化検出方法。
前記Ｖｃｎｔのレベル変化の検出は、第１のＶｃｎｔのレベル変化の検出であり、
前記Ｖｒｅｆは、第１のＶｒｅｆであり、
前記Ｃｕｐは、第１のＣｕｐであり、
前記Ｖｃｎｔが第２のＶｒｅｆよりも高レベルの場合、第２の検出信号としてＨレベルの第２のＣｕｐを出力し、
前記ＶＣＯ発振制御電圧Ｖｃｎｔが前記第２のＶｒｅｆと同じ、又はＶｒｅｆよりも低レベルの場合、Ｌレベルの前記第２のＣｕｐを出力するＶｃｎｔのレベル変化の検出
を含む請求項１１乃至１３のいずれかに記載の温度変化検出方法。