JP2008005272A - Ｐｌｌシステムおよび送受信装置 - Google Patents

Abstract

【課題】温度によるＶＣＯの周波数変化に対してＰＬＬ初期動作時のロック周波数を維持することが可能なＰＬＬシステム、およびこれを集積回路チップ上に形成した送受信装置を提供する。
【解決手段】プリチャージ電圧を印加させるＰＬＬシステムにおいて、プリチャージ回路１は、検出温度に応じてループフィルタ２に印加するプリチャージ電圧を制御する。すなわち、プリチャージ回路１に温度センサの機能を持たせて、出力電圧を温度によって可変させることにより、ＰＬＬ初期動作時の温度に応じてプリチャージ出力電圧値を変える。これにより、ＶＣＯ４が有する温度による発振周波数変化に対するＰＬＬ初期動作時のロック周波数維持を可能とする。
【選択図】図１

Description

本発明は、発振回路の技術に関し、特に、ＶＣＯの有する温度に対する周波数変化に対し、ＰＬＬ初期動作時のロック周波数維持を可能とするＰＬＬシステム、およびこれを集積回路チップ上に形成した送受信装置に適用して有効な技術に関する。

例えば、ＰＬＬは、欧州ＧＳＭ／ＥＤＧＥ／Ｗ−ＣＤＭＡのような無線通信における局発信号を供給する回路として広く利用されている。Ｗ−ＣＤＭＡシステムは、欧州ＧＳＭ／ＥＤＧＥのような間欠送受信動作ではなく、連続動作が要求される為、送信又は受信時においてその都度ロック周波数を変えることができず、温度が大きく変化した場合においてもＰＬＬ初期動作時にロックした発振周波数を維持することが必要となる。温度特性改善技術の一例として、特許文献１が開示されている。この特許文献１には、温度環境に応じたロックアップタイム補正技術は示されているが、温度によるＶＣＯの発振周波数変化で生じるＰＬＬ初期動作時の周波数維持を実現する手法が示されていない。
特開平７−１０６９６２号公報

ところで、従来のＰＬＬシステムは、ＶＣＯが温度特性を持っている為、温度変化が大きい場合、温度変化に対するＰＬＬ初期動作時にロックした周波数がＶＣＯの制御電圧範囲を超えてしまい、ロックした発振周波数を維持することができなくなる。

これに対する改善策として、ＶＣＯ利得であるＫｖを高くする方法があるが、Ｋｖが高いことによって、ＶＣＯの温度変化が広い場合でも制御電圧に対するＶＣＯの発振周波数変化が大きくなる為、ＰＬＬ初期動作時にロックした発振周波数がＶＣＯの制御電圧を超えることはない。しかしながら、Ｋｖが高くなる程、ＶＣＯにおける同相雑音等が、Ｋｖ分だけ増幅される為、ＶＣＯにおける位相雑音はＫｖ増加と共に改悪するという問題がある。

そこで、本発明の目的は、上記問題を解決し、温度によるＶＣＯの周波数変化に対してＰＬＬ初期動作時のロック周波数を維持することが可能なＰＬＬシステム、およびこれを集積回路チップ上に形成した送受信装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、プリチャージ回路に温度センサの機能を持たせて、出力電圧を温度によって可変させることにより、ＰＬＬ初期動作時の温度に応じてプリチャージ出力電圧値を変えることを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、ループフィルタに印加するプリチャージ電圧値をＰＬＬ初期動作時の温度に応じて変えることで、ＶＣＯが有する温度による周波数変化に対するＰＬＬ初期動作時のロック周波数を維持することが可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

本発明の実施の形態の概要は、温度によるＶＣＯの周波数変化に対してＰＬＬ初期動作時のロック周波数を維持するという目的を、従来のＰＬＬシステムの構成を変えずに実現したものであり、以下において各実施の形態を詳細に説明する。

（実施の形態１）
本発明の実施の形態１を、図１〜図１１を用いて説明する。

図１に本発明の実施の形態１におけるＰＬＬシステムの構成図を示す。ＰＬＬシステムは、プリチャージ回路１、ループフィルタ２、チャージポンプ３、ＶＣＯ４、分周器Ａ５、位相比較器６、ＴＣＸＯ７、分周器Ｂ８、制御部９から構成される。プリチャージ回路１は、温度検出機能を有し、検出温度に応じてループフィルタ２に印加するプリチャージ電圧を制御するプリチャージ手段である。ループフィルタ２は、位相比較器６で比較された比較信号に対してＶＣＯ４を動作する信号に変換する変換手段である。ＶＣＯ４は、局部発振信号（発振周波数）を出力する局部発振手段である。分周器Ａ５は、局部発振信号を分周する第２の分周手段である。位相比較器６は、分周器Ａ５と分周器Ｂ８で分周された２つの分周信号を比較する位相・周波数比較手段である。ＴＣＸＯ７は、参照信号（リファレンス信号）を出力する参照信号手段である。分周器Ｂ８は、参照信号を分周する第１の分周手段である。

本実施の形態は、ＰＬＬ動作を行う前にＶＣＯ４のバンド選択動作を行い、その後にＰＬＬ動作が行われる。先にＰＬＬ動作手順を簡潔に述べ、その後にＶＣＯ４の周波数選択動作について詳細を説明する。

まず、制御部９によりＰＬＬを構成するプリチャージ回路１〜分周器Ｂ８までの全てのブロックをオンさせる。ＴＣＸＯ７より出力されるリファレンス信号Ｆｒｅｆは分周器Ｂ８においてＲ分周されて位相比較器６に入力する。一方、ＶＣＯの発振周波数Ｆｏｓｃは分周器Ａ５においてＮ分周されて、位相比較器６へ入力する。この時、リファレンス信号ＦｒｅｆがＲ分周された信号Ｆｒと、発振周波数ＦｏｓｃがＮ分周された信号Ｆｎは位相比較器６において周波数・位相比較を行い、この周波数・位相差分の時間だけチャージポンプ３が動作する。

例えば、ＦｎがＦｒと比較して周波数・位相が早い場合はチャージポンプ電流の引き込みを行い、ループフィルタ２から放電を行い、ループフィルタ２の電位を下げる。これにより印加される電圧が下がる為、ＶＣＯ４の発振周波数Ｆｏｓｃは下がる。また、ＦｎがＦｒと比較して周波数・位相が遅い場合はチャージポンプ電流の掃き出しを行い、ループフィルタ２へ充電を行い、ループフィルタ２の電位を上げる。これにより印加される電圧が上がる為、ＶＣＯ４の発振周波数Ｆｏｓｃは上がる。このようにして、ループフィルタ２に対して充放電を行い、ＶＣＯ４への印加電圧を上下させて、発振周波数Ｆｏｓｃの調整を行う。最終的にリファレンス信号ＦｒｅｆとＶＣＯ４の発振周波数Ｆｏｓｃは位相比較器６においてＦｏｓｃ／Ｎ＝Ｆｒｅｆ／Ｒの状態になるまで動作が続く。

次に、ＶＣＯ４の周波数選択動作について説明する。図２にＶＣＯのバンド構成及び選択システムにおいて、ＶＣＯ４への印加電圧と発振周波数Ｆｏｓｃの関係を示す。ＶＣＯ４は、一定の周波数間隔で複数の周波数バンドを有する。各バンドは、そのバンドに対して１つ上及び１つ下のバンドに対して其々、一定の印加電圧間隔（以降はオーバーラップ電圧と表記する）で発振周波数Ｆｏｓｃがオーバーラップ（１つ上と１つ下のバンドで同じ周波数となる）し、ＶＣＯ４はこのオーバーラップ電圧間でのみ使用されるものとする。また、ＶＣＯ４は、プリチャージ回路１によりループフィルタ２へ印加されるキャリブレーション電圧以下のオーバーラップ電圧間で使用するものと定義することにする。

まず、周波数選択動作は、制御部９によりＴＣＸＯ７、分周器Ｂ８、ＶＣＯ４、分周器Ａ５のみをオンし、ループフィルタ２、チャージポンプ３、位相比較器６の３つはオンせず、ＰＬＬ動作自体は行わない。周波数選択動作はＰＬＬ動作と途中までは同じであり、ＴＣＸＯ７からのリファレンス信号Ｆｒｅｆは分周器Ａ５でＲ分周されるが、分周されたＦｒは位相比較器６ではなく制御部９に入力する。一方、ＶＣＯ４の発振周波数Ｆｏｓｃは同様に分周器Ａ５でＮ分周されるが、分周されたＦｎはＦｒと同じく制御部９に入力する。ＦｎとＦｒは、制御部９において周波数・位相比較を行う。ここでこの比較結果を基に、制御部９は、２分探索法によりＶＣＯ４の周波数選択を行い、発振周波数がＶＣＯ４の何番目のバンドに存在するかを検索する。

一例として、ＶＣＯ４のバンド数が１６（Ｂａｎｄ１〜Ｂａｎｄ１６）有り、ＰＬＬ動作による所望の発振周波数が１２バンド目と１３バンド目の間にある場合について説明する。一般的に、ＶＣＯ４のバンド数が２ⁿ有る場合において逐次比較はｎ回行われる。

まず、制御部９においてＶＣＯ４のバンド数を最初に８バンド目に設定する。この時の発振周波数が分周器Ａ５によりＮ分周されたＦｎ、一方ＴＣＸＯ７のリファレンス信号が分周器Ｂ８によりＲ分周されたＦｒを制御部９において比較する。所望の発振周波数は１３バンド目にある為、ＦｎはＦｒよりも早い為、所望の発振周波数は８バンド目よりも上にあると判断し、１回目の比較が終了する。次に、制御部９においてＶＣＯ４のバンド数を１２バンド目に設定する。１回目の逐次比較と同様に、ＶＣＯ４の発振周波数が分周器Ａ５によりＮ分周されたＦｎ、一方ＴＣＸＯ７のリファレンス信号は分周器Ｂ８によりＲ分周されたＦｒを制御部９において比較する。所望の発振周波数は１３バンド目にある為、ＦｎはＦｒよりも早く１２バンド目よりも上にあると判断し、２回目の比較が終了する。

次に、制御部９においてＶＣＯ４のバンド数を１４バンド目に設定する。２回目の逐次比較と同様に、ＶＣＯ４の発振周波数が分周器Ａ５によりＮ分周されたＦｎ、一方ＴＣＸＯ７のリファレンス信号は分周器Ｂ８によりＲ分周されたＦｒを制御部９において比較する。所望の発振周波数は１３バンド目にある為、ＦｎはＦｒよりも早く１２バンドよりも下にあると判断し、３回目の比較が終了する。次に、制御部９においてＶＣＯ４のバンド数を１３バンド目に設定する。３回目の逐次比較と同様に、ＶＣＯ４の発振周波数が分周器Ａ５によりＮ分周されたＦｎ、一方ＴＣＸＯ７のリファレンス信号は分周器Ｂ８によりＲ分周されたＦｒを制御部９において比較する。所望の発振周波数は１３バンド目にある為、ＦｎはＦｒよりも遅く１３バンド目よりも上にあると判断し、４回目の比較が終了する。

これら４回の比較動作により、ＶＣＯ４の所望の発振周波数がオーバーラップ電圧間における条件で存在するバンドを選択可能となる。ここでは、１６バンドの例について説明したが、比較動作にこの信号がこの発振周波数に対して、一般的にはＶＣＯ４のバンド数が２ⁿである場合に、ｎ回の比較を行うことになる。

プリチャージ回路１によるループフィルタ２に印加するキャリブレーション電圧の動作を以下に説明する。図３にプリチャージ回路１の構成図を示す。プリチャージ回路１は、温度依存比較回路１０、出力電圧選択回路１１、オペアンプ回路１２から構成され、温度依存比較回路１０及び出力電圧選択回路１１が温度センサとして機能する。以降、各ブロックの動作について説明する。制御部９からの制御電圧により温度依存比較回路１０をオンし、温度に依存しない一定のリファレンス電圧（図示しないリファレンス電圧発生回路で生成）を印加する。温度によりＨＩＧＨ又はＬＯＷを出力する出力電圧Ａ〜出力電圧Ｄを温度依存比較回路１０より出力し、これら出力電圧Ａ〜出力電圧Ｄの組み合わせにより出力電圧選択回路１１で一定電圧を出力する。オペアンプ回路１２に入力した一定電圧と同じ電圧を出力電圧としてループフィルタ２に出力する。

以降は、これら各回路ブロックの動作について詳細に説明する。図４に温度依存比較回路１０の回路構成図を示す。温度依存比較回路１０は、ＰＭＯＳ（ＰＭＯＳトランジスタをＰＭＯＳと表記する）１３、ＰＭＯＳ１４、ＮＰＮ（ＮＰＮトランジスタをＮＰＮと表記する）１５、抵抗１６〜１９、コンパレータ２０〜２３から構成される。ＰＭＯＳ１３、ＰＭＯＳ１４に其々制御電圧Ａを印加することでＰＭＯＳ１３、ＰＭＯＳ１４のゲート電圧が下がってオンとなり其々電流が流れる。ＰＭＯＳ１３がオンし、ＮＰＮ１５に流れる電流は、ＮＰＮ１５がカレントミラーを構成していることから、ＮＰＮ１５のベース電圧であるバイアス電圧Ｂが印加するコンパレータ２０〜２３の内部回路のトランジスタにも供給され、ＮＰＮ１５と同じ電流が流れる。一方、ＰＭＯＳ１４はコンパレータ２０〜２３の内部の電流源にも同じ電流が流れる。ＰＭＯＳ１３はＰＭＯＳ１４と同じサイズとし、ＰＭＯＳ１３と同じ電流を流す。この電流により抵抗１６、抵抗１７、抵抗１８、抵抗１９において其々電圧降下が生じ、このバイアス電圧Ａが其々のコンパレータ２０〜２３に対して供給される。また、温度依存しない一定のリファレンス電圧をコンパレータ２０〜２３の内部へ供給する。

図５にコンパレータ２０（２１〜２３も同様）の回路構成図を示す。コンパレータ２０〜２３は全て同じ回路構成を持ち、ＰＭＯＳ２４〜２７、ＮＰＮ２８〜３０、ＮＭＯＳ（ＮＭＯＳトランジスタをＮＭＯＳと表記する）３１，３２、インバータ３３から構成される。カレントミラーを構成しているＮＰＮ１５により供給されるバイアス電圧ＢはＮＰＮ３０に印加される為、ＮＰＮ３０にはＮＰＮ１５と同じ電流が流れる。また、差動対を構成しているＮＰＮ２８とＮＰＮ２９には其々バイアス電圧Ａとリファレンス電圧が印加され、ＮＰＮ２８とＮＰＮ２９のベース電圧差分だけＮＰＮ２８とＮＰＮ２９にはＰＭＯＳ２５とＰＭＯＳ２６を介して電流が流れる。一方、ＰＭＯＳ２４とＰＭＯＳ２５、ＰＭＯＳ２６とＰＭＯＳ２７は其々カレントミラーを構成している為、ＰＭＯＳ２５とＰＭＯＳ２６に流れる電流と同じ電流が其々流れる。また、ＮＭＯＳ３１とＮＭＯＳ３２も同様にカレントミラーの構成を取っており、ＰＭＯＳ２４とＰＭＯＳ２７において同じ電流が其々流れる。ＮＰＮ２８とＮＰＮ２９に印加される電圧によりＰＭＯＳ２７のドレイン電圧がＨＩＧＨ又はＬＯＷとなり、この電圧がインバータ３３において逆極性の電圧が出力電圧Ａとして出力される。

コンパレータ２０（２１〜２３）の回路出力は必ずＨＩＧＨ、ＬＯＷいずれかの出力を行う。まず、この出力レベルがＨＩＧＨの場合について説明する。ＮＰＮ２８に印加されるバイアス電圧Ａが、ＮＰＮ２９に印加されるリファレンス電圧よりも十分大きいとする。この時は、ＮＰＮ２８には電流が流れ、ＮＰＮ２９には電流が流れない。この時、ＮＰＮ２８のコレクタ電圧が下がる為にＰＭＯＳ２５はオンし、同時にＰＭＯＳ２４はオンする。ここで、ＮＭＯＳ３１のドレイン電圧は上がる為に、ＮＭＯＳ３１はオンとなりＰＭＯＳ２４と同じ電流が流れる。一方、ＮＰＮ２９はコレクタ電圧が下がらない為にＰＭＯＳ２６はオフし、同時にＰＭＯＳ２７もオフする。ここで、ＰＭＯＳ２７のドレイン電圧が下がりＬＯＷとなり、インバータ３３より出力電圧Ａ（出力電圧Ｂ，Ｃ，Ｄ）はＨＩＧＨとして出力される。

次に、この出力レベルがＬＯＷの場合について説明する。ＮＰＮ２８に印加されるバイアス電圧Ａが、ＮＰＮ２９に印加されるリファレンス電圧よりも十分小さいとする。この時は、ＮＰＮ２９には電流が流れ、ＮＰＮ２８には電流が流れない。この時、ＮＰＮ２８のコレクタ電圧が上がる為にＰＭＯＳ２５はオフし、同時にＰＭＯＳ２４はオフする。ここで、ＮＭＯＳ３１のドレイン電圧は下がる為に、ＮＭＯＳ３１はオフとなり、同時にＰＭＯＳ２４もオフとなる。一方、ＮＰＮ２９はコレクタ電圧が下がる為にＰＭＯＳ２６はオンし、同時にＰＭＯＳ２７もオンする。しかし、ＮＭＯＳ３２はオフしており、電流が流れない為、ＰＭＯＳ２７はオンするが電流は流れない。このとき、ＰＭＯＳ２７のドレイン電圧は上がるのでインバータ３３において出力電圧Ａ（出力電圧Ｂ，Ｃ，Ｄ）はＬＯＷとして出力される。

このようにして、温度が高い程、バイアス電圧Ａが低くなり、コンパレータ２０の出力電圧ＡはＬＯＷとなる。同様に、コンパレータ２１，２２，２３においても、温度が高い程、バイアス電圧Ｂ，Ｃ，Ｄが低くなり、出力電圧Ｂ，Ｃ，ＤはＬＯＷとなる。

図６に出力電圧選択回路１１の回路構成図を示す。出力電圧選択回路１１は、ＰＭＯＳ３４〜３６、抵抗３７〜４１、信号制御部４２、ＮＭＯＳ４３〜４６、ＰＭＯＳ４７〜５０から構成される。制御電圧ＢによりＰＭＯＳ３６がオフすることでＰＭＯＳ３４、ＰＭＯＳ３５のゲート電圧が下がってオンとなり其々電流が流れる。ここで、ＰＭＯＳ３４とＰＭＯＳ３５のサイズは同じものとし、抵抗３７〜４０までの抵抗和と抵抗４１の抵抗値を同じくすることにより同じ電流が流れる。ＰＭＯＳ３５に流れる電流により抵抗３７〜４０の端子において其々電圧降下が生じ、その電圧はＰＭＯＳ４７〜５０とＮＭＯＳ４３〜４６により構成されるＭＯＳスイッチがオンした場合に出力電圧として出力される。一方、出力電圧Ａ〜Ｄの組み合わせにより信号制御部４２からＭＯＳスイッチへの出力が変わるように制御する。ここで、温度をＴと記載する。

図７に温度Ｔ（ｄｅｇ）による出力電圧Ａ〜Ｄについての組み合わせ、図８に出力電圧Ａ〜Ｄに対応する信号制御部４２の出力である制御電圧Ｇ〜Ｊ、制御電圧Ｇ’〜Ｊ’の組み合わせを示す。本実施の形態１は、コンパレータ２０〜２３の出力電圧Ａ〜Ｄの特性が図７のような出力特性を持つものとし、その出力電圧Ａ〜Ｄの特性に対して、信号制御部４２は制御電圧Ｇ〜Ｊ、制御電圧Ｇ’〜Ｊ’を出力する。例えば、温度Ｔが−１０≦Ｔ＜１５の場合には出力電圧ＡはＨＩＧＨとなり、出力電圧Ｂ〜Ｄは全てＬＯＷとなる。この時に、信号制御部４２は制御電圧Ｇと制御電圧Ｇ’において其々ＬＯＷとＨＩＧＨとなり、制御電圧Ｈ〜Ｊと制御電圧Ｈ’〜Ｊ’は其々ＨＩＧＨとＬＯＷとなる。この時、ＮＭＯＳ４３とＰＭＯＳ４７は其々オンし、ＮＭＯＳ４４〜４６とＰＭＯＳ４８〜５０は其々オフし、抵抗３７における電圧が出力電圧として、オペアンプ回路１２に入力する。温度Ｔが、Ｔ＞−１０、１５≦Ｔ＜４０、４０≦Ｔ＜６５、６５≦Ｔの場合も、図７及び図８の通りである。

図９にオペアンプ回路１２の回路構成図を示す。オペアンプ回路１２は、ＰＭＯＳ５１〜５３、容量５４、ＮＰＮ５５，５６、電流源５７、ＮＭＯＳ５８〜６１、ＮＰＮ６２，６３、抵抗６４、ＰＭＯＳ６５、ＮＭＯＳ６６、インバータ６７から構成される。以下回路動作を説明する。制御電圧ＣによりＰＭＯＳ５３がオフすることによりＰＭＯＳ５１，５２のゲート電圧が下がる為、ＰＭＯＳ５１，５２がオンする。一方、電流源５７から供給される一定電流はカレントミラーを構成しているＮＭＯＳ５８〜６１により、ＰＭＯＳ５８に流れる電流と同じ又はその整数倍の電流が流れる。ここで、ＰＭＯＳ５８のサイズを１とした際にＰＭＯＳ５９〜６１のサイズがその整数倍であれば、ＰＭＯＳ５９〜ＰＭＯＳ６１にはＰＭＯＳ５８に流れる整数倍の電流が流れることになる。ＰＭＯＳ５９はＮＰＮ５５とＮＰＮ５６の電流源、ＮＭＯＳ６０はＮＰＮ６２の電流源、ＮＭＯＳ６１はＮＰＮ６３の電流源として其々供給される。ＮＰＮ６３については電流源（ＮＭＯＳ６１）により流れる電流が決まるが、抵抗６４はＶＣＣから雑音に対するアイソレーション機能を持つ。

ＮＰＮ５５のベースにベース−エミッタ間電圧以上が印加されることでオンし、ＰＭＯＳ５１，５２が能動負荷のカレントミラーを構成している為に、ＰＭＯＳ５２のドレイン電圧がＮＰＮ６２のベースからベース−エミッタ電圧分下がり、ＮＰＮ５６のベースに電圧が印加されて、ＮＰＮ５６は電流が流れる。カレントミラー構成によるＰＭＯＳ５１とＰＭＯＳ５２により、常に電流は等しく流れるように動作することで、ＮＰＮ５５のベース電圧とＮＰＮ５６のベース電圧は等しくなるように動作する。ここで、容量５４は位相補償として機能する。一方、ＮＰＮ６３のエミッタ電圧は、ＮＰＮ５６のベース電圧からＮＰＮ６２のベース−エミッタ電圧分だけ上がった電圧からＮＰＮ６３のベース−エミッタ電圧分下がったエミッタ電圧と等しい。よって、常にＮＰＮ５５のベース電圧はそのままＮＰＮ６３のエミッタ電圧と等しくなるように動作する。ＮＰＮ６３のエミッタ電圧は制御信号Ｄとインバータ６７によりＰＭＯＳ６５とＮＭＯＳ６６がオンし、プリチャージ電圧として出力される。以上の動作により、温度によってプリチャージ電圧の出力を可変させることができ、プリチャージ電圧はループフィルタ２のラインへ供給される。これにより、温度によりプリチャージ電圧を変えることができる。

図１０に温度（ｄｅｇ）に対するプリチャージ電圧（Ｖ）の依存性を示す。上記動作により、温度によって１．２Ｖ〜１．６Ｖまでデジタル的に可変できることになる。すなわち、図１０において、Ｔ＞−１０で１．２Ｖ、−１０≦Ｔ＜１５で１．３Ｖ、１５≦Ｔ＜４０で１．４Ｖ、４０≦Ｔ＜６５で１．５Ｖ、６５≦Ｔで１．６Ｖのように、検出温度に応じてプリチャージ電圧を離散的に制御することができる。

図１１に温度によるＶＣＯ４へのプリチャージ電圧を可変させた場合の発振周波数の状態遷移を示す。ある温度においてＰＬＬがロック状態にある時に、ロック状態の時点より温度が上昇した場合を考える。ここで、ＶＣＯ４は温度が上昇した場合に周波数が下がる特性を持つものと仮定する。この場合、ＰＬＬがロック状態にあればロック状態を維持する為に、制御電圧が高い方（図１１の右側）に遷移することになる。温度が高い程、制御電圧は高くなるが制御電圧はＶＣＯ４の電源電圧以上にはならない為、ロック状態からの温度差が大きい場合にはロック状態維持の為の制御電圧が電源電圧を越えることになる。この時にはロック状態は維持できなくなり、ロック状態の発振周波数より小さくなる。

次に、ある温度においてＰＬＬがロック状態にある時に、ロック状態の時点より温度が下降した場合を考える。ここで、ＶＣＯ４は温度が下がる場合に発振周波数が上がる特性を持つものと仮定する。この場合、ＰＬＬがロック状態にあればロック状態を維持する為に、制御電圧が低い方（図１１の左側）に遷移することになる。温度が低い程、制御電圧は低くなるがＶＣＯ４の制御電圧は０Ｖ以下にはならない為、ロック状態からの温度差が大きい場合にはロック状態維持の為の制御電圧が０Ｖ以下になることになる。この時にはロック状態は維持できなくなり、ロック状態の周波数より大きくなる。

以上、本実施の形態のＰＬＬシステムによれば、ループフィルタ２に対し、温度に応じて異なる電圧でプリチャージすることにより、温度によるＶＣＯ４の周波数変化に対して、ＰＬＬ初期動作時のロック周波数を追従することができる。すなわち、温度に応じてキャリブレーション電圧を変化させ、ロック状態前のＰＬＬ動作において温度が低い状態では予め、低いプリチャージ電圧を印加する。これにより、ロック状態より温度が高くなった場合においてもＶＣＯ４における発振周波数の位置は予め左に存在する為に温度が上昇し、制御電圧が高い方向に遷移しても、制御電圧位置に対してマージンを確保することが可能になる。同様にして、ロック状態前のＰＬＬ動作において温度が高い状態では予め、高いプリチャージ電圧を印加する。これにより、ロック状態より温度が低くなった場合においてもＶＣＯ４における発振周波数の位置は予め右に存在する為に温度が下降し、制御電圧が低い方向に遷移しても、制御電圧位置に対してマージンを確保することが可能になる。

なお、本実施の形態では、ＶＣＯ４の温度特性が高温時に発振周波数が下がり、低温時に発振周波数が上がるものと仮定したが、ＶＣＯ４の温度特性が逆の場合にはプリチャージ電圧の温度特性を逆にすることで同様の効果を得ることができる。

（実施の形態２）
本発明の実施の形態２を、図１２〜図１４を用いて説明する。

本実施の形態２において、ＰＬＬシステムの構成は実施の形態１（図１）と同じであるものとして、プリチャージ回路のみ異なる構成とする。図１２にプリチャージ回路の構成図を示す。プリチャージ回路は、電圧比較回路６８とオペアンプ回路６９から構成される。オペアンプ回路６８は、実施の形態１のオペアンプ回路と同じである。本実施の形態は、定電圧を電圧比較回路６８の電源とする。

図１３に電圧比較回路６８の回路構成図を示す。電圧比較回路６８は、抵抗７０，７４〜７６，７８，９０、ＮＭＯＳ６７１，８５，８９、ＰＭＯＳ７２，７９〜８１，８６〜８８、ＮＰＮ７３，７７，８３，８４、容量８２から構成される。定電圧は、図示しない定電圧選択回路のＶＣＣとして供給する。制御電圧ＥによりＰＭＯＳ７２がオンし、ＮＰＮ７３と抵抗７６に定電圧が供給される。定電圧から、抵抗７０とＮＭＯＳ７１で決まる電流に対して、抵抗７０の電圧降下がＮＭＯＳ８５とＮＭＯＳ８９に印加され、カレントミラーを構成している為に、ＮＭＯＳ７１に流れる整数倍の電流が流れる。ここで、ＮＭＯＳ７１のサイズを１とした際にＮＭＯＳ８５とＮＭＯＳ８９のサイズがその整数倍であれば、ＮＭＯＳ８５とＮＭＯＳ８９にはＮＭＯＳ７１に流れる整数倍の電流が流れることになる。ＮＭＯＳ８５とＮＭＯＳ８９はコンパレータを構成しているＮＰＮ８３とＮＰＮ８４の電流源、ＮＭＯＳ８９はＰＭＯＳ８７，８８から構成されるカレントミラーの電流源として、其々供給される。

定電圧の印加されるＮＰＮ７３とＮＰＮ７７を同じサイズとし、抵抗７４と抵抗７８を同じ値、抵抗７５，７６を同じ値にすることでＮＰＮ７３のラインと抵抗７６のラインは同じ電流が流れる。温度が高い程ベース−エミッタ電圧が低くなり、電流は多く流れる。温度が高くなる程、ＮＰＮ７３のベース−エミッタ電圧が低くなり、ＮＰＮ７３と抵抗７４の合計の電圧降下は低くなる為、ＮＰＮ８４に印加されるベース電圧は温度に対して増加する。一方、同様に温度が高くなる程、ＮＰＮ７７のエミッタ−ベース電圧は低くなる為、ＮＰＮ７７と抵抗７８の合計の電圧降下は低くなり、ＮＰＮ８３に印加されるベース電圧は温度に対して減少する。制御電圧ＦによりＰＭＯＳ７９とＰＭＯＳ８６がオフすることでＰＭＯＳ８０とＰＭＯＳ８１がオンし、ＮＰＮ８３とＮＰＮ８４に電流が流れ、ＰＭＯＳ８７とＰＭＯＳ８８がオンし、ＮＭＯＳ８９と抵抗９０に其々電流が流れる。この時、温度が高くなる程、ＮＰＮ８４に印加されるベース電圧が高くなる為、ＮＰＮ８３に対して、ＮＰＮ８４に流れる電流は多くなる。

また同時に、ＰＭＯＳ８１のドレイン電圧も降下する為、ＰＭＯＳ８７に流れる電流はＰＭＯＳ８１とＮＰＮ８４と同様に温度が高くなる程増加する。ＰＭＯＳ８７とＰＭＯＳ８８はカレントミラーを構成している為に、ＰＭＯＳ８７と同様に温度が高くなる程電流が流れ、抵抗９０の電圧降下は上昇し、比較電圧として出力される。この比較電圧はオペアンプ回路６９に入力し、この比較電圧と同じ電圧がオペアンプ回路６９によりプリチャージ電圧として出力される。オペアンプ回路６９の動作は実施の形態１と同じである為、省略する。

図１４に温度（ｄｅｇ）に対するプリチャージ電圧（Ｖ）の依存性を示す。温度に対するプリチャージ電圧は、実施の形態１のようなデジタル的な出力電圧ではなく、線形性を持つ電圧出力が可能になる。すなわち、図１４において、Ｔ＝−３０で１．１Ｖ、Ｔ＝−１０で１．３Ｖ、Ｔ＝３０で１．５Ｖ、Ｔ＝８０で１．７Ｖのように、検出温度に応じてプリチャージ電圧を線形的に制御することができる。

以上、本実施の形態のＰＬＬシステムによれば、実施の形態１と同様に、温度に応じてキャリブレーション電圧を変化させ、ロック状態前のＰＬＬ動作において温度が低い状態では予め、低いプリチャージ電圧を印加する。これにより、ロック状態より温度が高くなった場合においてもＶＣＯ４における発振周波数の位置は予め左に存在する為に温度が上昇し、制御電圧が高い方向に遷移しても、制御電圧位置に対してマージンを確保することが可能になる。同様にして、ロック状態前のＰＬＬ動作において温度が高い状態では予め、高いプリチャージ電圧を印加する。これにより、ロック状態より温度が低くなった場合においてもＶＣＯ４における発振周波数の位置は予め右に存在する為に温度が下降し、制御電圧が低い方向に遷移しても、制御電圧位置に対してマージンを確保することが可能になる。

（実施の形態３）
本発明の実施の形態３を、図１５を用いて説明する。

図１５にＷ−ＣＤＭＡの送受信装置の構成図を示す。本実施の形態の送受信装置は、集積回路チップ上に形成されたダイレクトコンバージョン送受信機であり、送受信共有の部品は、信号を送受信するアンテナ９１と、受信信号の送信系への漏れ込み及び送信信号の受信系への漏れ込みを抑えるＤＰＸ９２と、受信信号のアナログ−デジタル変換及びデジタル−アナログ変換して出力するＢａｓｅｂａｎｄ１０４と、Ｂａｓｅｂａｎｄ１０４からの制御を受け、各回路へ制御信号を出力するＳｔａｔｅ１０３から構成される。

受信系は、低雑音増幅するＬＮＡ９３，９４と、受信信号を周波数変換するＭＩＸ９５，９６と、局発信号を発生するＶＣＯ１０１と、これを制御するＰＬＬ１０２と、局発信号を分周・９０度位相シフトするＤｉｖｉｄｅｒ９８と、局発信号を一定レベルまで増幅するＢｕｆｆｅｒ９７と、受信信号と局発信号を掛け算し、ＭＩＸ９５，９６で周波数変換した受信信号の利得調整と妨害波の除去を行うＰＧＡ９９，１００から構成される。

送信系は、Ｂａｓｅｂａｎｄ１０４からの送信信号を利得調整するＶａｒｉａｂｌｅ ＡＭＰ１１４，１１５と、妨害波を除去するフィルタ１１２，１１３と、局発信号を発生するＶＣＯ１１８と、これを制御するＰＬＬ１１９と、局発信号を分周・９０度位相シフトするＤｉｖｉｄｅｒ１１７と、局発信号を一定レベルまで増幅するＢｕｆｆｅｒ１１６と、局発信号と送信信号を変調し高周波信号に周波数変換するＭＯＤ１１１と、周波数変換された送信信号を利得調整するＶａｒｉａｂｌｅ ＡＭＰ１０７，１０８，１０９，１１０と、この送信信号以外の信号を除去するフィルタ１０６と、送信信号を一定レベルまで増幅するＰＡ１０５から構成される。

まず、受信信号の流れを説明する。アンテナ９１で受信した受信信号はＤＰＸ９２で受信信号をシングル−差動変換し、ＬＮＡ９３，９４で低雑音増幅した後、ＭＩＸ９５，９６に入力する。一方、ＰＬＬ１０２で制御されるＶＣＯ１０１で局発信号を出力した後、Ｄｉｖｉｄｅｒ９８で２分周・９０度位相シフト動作を行い、Ｂｕｆｆｅｒ９７において一定出力レベルでＭＩＸ９５，９６に出力する。受信信号と局発信号はＭＩＸ９５，９６において掛け算して周波数変換される。周波数変換された所望の信号はＰＧＡ９９，１００に入力し、Ｓｔａｔｅ１０３によって出力される制御信号に応じた利得制御とアンテナ９１で受信した妨害波を除去した後、Ｂａｓｅｂａｎｄ１０４に入力する。

次に、送信信号の流れを説明する。Ｂａｓｅｂａｎｄ１０４からの送信信号をＶａｒｉａｂｌｅ ＡＭＰ１１４，１１５で増幅し、フィルタ１１２，１１３で妨害波を除去する。除去された送信信号はＭＯＤ１１１に入力する。一方、受信と同様にＰＬＬ１１９で制御されるＶＣＯ１１８で局発信号を出力した後、Ｄｉｖｉｄｅｒ１１７で２分周・９０度位相シフト動作を行い、Ｂｕｆｆｅｒ１１６において一定出力レベルでＭＯＤ１１１に出力する。ＭＯＤ１１１において局発信号と変調を行い、高周波信号に周波数変換する。周波数変換された送信信号はＶａｒｉａｂｌｅ ＡＭＰ１０７，１０８，１０９，１１０で増幅され、フィルタ１０６で妨害波を除去し、ＰＡ１０５で一定レベルまで増幅してからＤＰＸ９２を介してアンテナ９１から送信される。

本実施の形態の送受信装置においては、実施の形態１及び実施の形態２のＰＬＬシステムを組み込むことで、発振器における動作マージンを確保することが可能となる。なお、ＰＬＬシステムの動作自体は、実施の形態１及び実施の形態２と同じであるので、ここでの説明は省略している。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、発振回路の技術に関し、特に、ＶＣＯの有する温度に対する周波数変化に対し、ＰＬＬ初期動作時のロック周波数維持を可能とするＰＬＬシステム、およびこれを集積回路チップ上に形成したＷ−ＣＤＭＡなどの送受信装置に利用可能である。

本発明の実施の形態１におけるＰＬＬシステムを示す構成図である。 本発明の実施の形態１において、ＶＣＯのバンド構成及び選択システムを示す図である。 本発明の実施の形態１において、プリチャージ回路を示す構成図である。 本発明の実施の形態１において、温度依存比較回路を示す回路構成図である。 本発明の実施の形態１において、コンパレータ回路を示す回路構成図である。 本発明の実施の形態１において、出力電圧選択回路を示す回路構成図である。 本発明の実施の形態１において、温度による出力電圧の関係を示す図である。 本発明の実施の形態１において、温度による制御信号の関係を示す図である。 本発明の実施の形態１において、オペアンプ回路を示す回路構成図である。 本発明の実施の形態１において、温度に対するプリチャージ電圧の依存性を示す特性図である。 本発明の実施の形態１において、温度によるＶＣＯへのプリチャージ電圧を可変させた場合の発振周波数の状態遷移を示す図である。 本発明の実施の形態２において、プリチャージ回路を示す構成図である。 本発明の実施の形態２において、電圧比較回路を示す回路構成図である。 本発明の実施の形態２において、温度に対するプリチャージ電圧の依存性を示す特性図である。 本発明の実施の形態３において、Ｗ−ＣＤＭＡの送受信装置を示す構成図である。

符号の説明

１…プリチャージ回路、２…ループフィルタ、３…チャージポンプ、４…ＶＣＯ、５…分周器Ａ、６…位相比較器、７…ＴＣＸＯ、８…分周器Ｂ、９…制御部、
１０…温度依存比較回路、１１…出力電圧選択回路、１２…オペアンプ回路、
１３…ＰＭＯＳ、１４…ＰＭＯＳ、１５…ＮＰＮ、１６…抵抗、１７…抵抗、１８…抵抗、１９…抵抗、２０…コンパレータ、２１…コンパレータ、２２…コンパレータ、２３…コンパレータ、
２４…ＰＭＯＳ、２５…ＰＭＯＳ、２６…ＰＭＯＳ、２７…ＰＭＯＳ、２８…ＮＰＮ、２９…ＮＰＮ、３０…ＮＰＮ、３１…ＮＭＯＳ、３２…ＮＭＯＳ、３３…インバータ、
３４…ＰＭＯＳ、３５…ＰＭＯＳ、３６…ＰＭＯＳ、３７…抵抗、３８…抵抗、３９…抵抗、４０…抵抗、４１…抵抗、４２…信号制御部、４３…ＮＭＯＳ、４４…ＮＭＯＳ、４５…ＮＭＯＳ、４６…ＮＭＯＳ、４７…ＰＭＯＳ、４８…ＰＭＯＳ、４９…ＰＭＯＳ、５０…ＰＭＯＳ、
５１…ＰＭＯＳ、５２…ＰＭＯＳ、５３…ＰＭＯＳ、５４…容量、５５…ＮＰＮ、５６…ＮＰＮ、５７…電流源、５８…ＮＭＯＳ、５９…ＮＭＯＳ、６０…ＮＭＯＳ、６１…ＮＭＯＳ、６２…ＮＰＮ、６３…ＮＰＮ、６４…抵抗、６５…ＰＭＯＳ、６６…ＮＭＯＳ、６７…インバータ、
６８…電圧比較回路、６９…オペアンプ回路、
７０…抵抗、７１…ＮＭＯＳ、７２…ＰＭＯＳ、７３…ＮＰＮ、７４…抵抗、７５…抵抗、７６…抵抗、７７…ＮＰＮ、７８…抵抗、７９…ＰＭＯＳ、８０…ＰＭＯＳ、８１…ＰＭＯＳ、８２…容量、８３…ＮＰＮ、８４…ＮＰＮ、８５…ＮＭＯＳ、８６…ＰＭＯＳ、８７…ＰＭＯＳ、８８…ＰＭＯＳ、８９…ＮＭＯＳ、９０…抵抗、
９１…アンテナ、９２…ＤＰＸ、９３…ＬＮＡ、９４…ＬＮＡ、９５…ＭＩＸ、９６…ＭＩＸ、９７…Ｂｕｆｆｅｒ、９８…Ｄｉｖｉｄｅｒ、９９…ＰＧＡ、１００…ＰＧＡ、１０１…ＶＣＯ、１０２…ＰＬＬ、１０３…Ｓｔａｔｅ、１０４…ＢａｓｅＢａｎｄ、１０５…ＰＡ、１０６…フィルタ、１０７…Ｖａｒｉａｂｌｅ ＡＭＰ、１０８…Ｖａｒｉａｂｌｅ ＡＭＰ、１０９…Ｖａｒｉａｂｌｅ ＡＭＰ、１１０…Ｖａｒｉａｂｌｅ ＡＭＰ、１１１…ＭＯＤ、１１２…フィルタ、１１３…フィルタ、１１４…Ｖａｒｉａｂｌｅ ＡＭＰ、１１５…Ｖａｒｉａｂｌｅ ＡＭＰ、１１６…Ｂｕｆｆｅｒ、１１７…Ｄｉｖｉｄｅｒ、１１８…ＶＣＯ、１１９…ＰＬＬ。

Claims (10)

1. プリチャージ電圧を印加させるＰＬＬシステムであって、
   参照信号を出力する参照信号手段と、前記参照信号を分周する第１の分周手段と、局部発振信号を出力する局部発振手段と、前記局部発振信号を分周する第２の分周手段と、前記第１と第２の分周手段で分周された２つの分周信号を比較する位相・周波数比較手段と、前記位相・周波数比較手段で比較された比較信号に対して前記局部発振手段を動作する信号に変換する変換手段と、温度検出機能を有するプリチャージ手段とを備え、
   前記プリチャージ手段は、検出温度に応じて前記変換手段に印加するプリチャージ電圧を制御することを特徴とするＰＬＬシステム。
2. プリチャージ電圧を印加させるＰＬＬシステムであって、
   参照信号を出力する参照信号手段と、前記参照信号を分周する第１の分周手段と、局部発振信号を出力する局部発振手段と、前記局部発振信号を分周する第２の分周手段と、前記第１と第２の分周手段で分周された２つの分周信号を比較する位相・周波数比較手段と、前記位相・周波数比較手段で比較された比較信号に対して前記局部発振手段を動作する信号に変換する変換手段と、温度検出機能を有するプリチャージ手段とを備え、
   前記プリチャージ手段は、検出温度に応じて前記変換手段に印加するプリチャージ電圧を離散的に制御することを特徴とするＰＬＬシステム。
3. プリチャージ電圧を印加させるＰＬＬシステムであって、
   参照信号を出力する参照信号手段と、前記参照信号を分周する第１の分周手段と、局部発振信号を出力する局部発振手段と、前記局部発振信号を分周する第２の分周手段と、前記第１と第２の分周手段で分周された２つの分周信号を比較する位相・周波数比較手段と、前記位相・周波数比較手段で比較された比較信号に対して前記局部発振手段を動作する信号に変換する変換手段と、温度検出機能を有するプリチャージ手段とを備え、
   前記プリチャージ手段は、検出温度に応じて前記変換手段に印加するプリチャージ電圧を線形的に制御することを特徴とするＰＬＬシステム。
4. 請求項１または２に記載のＰＬＬシステムにおいて、
   前記プリチャージ手段は、温度依存比較回路と、出力電圧選択回路と、オペアンプ回路とを備え、前記プリチャージ電圧を制御することを特徴とするＰＬＬシステム。
5. 請求項１または３に記載のＰＬＬシステムにおいて、
   前記プリチャージ手段は、電圧比較回路と、オペアンプ回路とを備え、前記プリチャージ電圧を制御することを特徴とするＰＬＬシステム。
6. 請求項４に記載のＰＬＬシステムにおいて、
   前記温度依存比較回路は、複数のコンパレータから構成され、
   前記コンパレータ内でリファレンス電圧と比較をすることで、温度に対して前記出力電圧選択回路を制御することを特徴とするＰＬＬシステム。
7. 請求項６に記載のＰＬＬシステムにおいて、
   前記出力電圧選択回路は、抵抗ラダーと、ＭＯＳスイッチと、制御部から構成され、
   前記制御部により前記ＭＯＳスイッチを制御して、前記抵抗ラダーの電圧を前記オペアンプ回路へ出力することを特徴とするＰＬＬシステム。
8. プリチャージ電圧を印加させるＰＬＬシステムを集積回路チップ上に形成した送受信装置であって、
   前記ＰＬＬシステムは、
   参照信号を出力する参照信号手段と、前記参照信号を分周する第１の分周手段と、局部発振信号を出力する局部発振手段と、前記局部発振信号を分周する第２の分周手段と、前記第１と第２の分周手段で分周された２つの分周信号を比較する位相・周波数比較手段と、前記位相・周波数比較手段で比較された比較信号に対して前記局部発振手段を動作する信号に変換する変換手段と、温度検出機能を有するプリチャージ手段とを備え、
   前記プリチャージ手段は、検出温度に応じて前記変換手段に印加するプリチャージ電圧を制御することを特徴とする送受信装置。
9. プリチャージ電圧を印加させるＰＬＬシステムを集積回路チップ上に形成した送受信装置であって、
   前記ＰＬＬシステムは、
   参照信号を出力する参照信号手段と、前記参照信号を分周する第１の分周手段と、局部発振信号を出力する局部発振手段と、前記局部発振信号を分周する第２の分周手段と、前記第１と第２の分周手段で分周された２つの分周信号を比較する位相・周波数比較手段と、前記位相・周波数比較手段で比較された比較信号に対して前記局部発振手段を動作する信号に変換する変換手段と、温度検出機能を有するプリチャージ手段とを備え、
   前記プリチャージ手段は、検出温度に応じて前記変換手段に印加するプリチャージ電圧を離散的に制御することを特徴とする送受信装置。
10. プリチャージ電圧を印加させるＰＬＬシステムを集積回路チップ上に形成した送受信装置であって、
    前記ＰＬＬシステムは、
    参照信号を出力する参照信号手段と、前記参照信号を分周する第１の分周手段と、局部発振信号を出力する局部発振手段と、前記局部発振信号を分周する第２の分周手段と、前記第１と第２の分周手段で分周された２つの分周信号を比較する位相・周波数比較手段と、前記位相・周波数比較手段で比較された比較信号に対して前記局部発振手段を動作する信号に変換する変換手段と、温度検出機能を有するプリチャージ手段とを備え、
    前記プリチャージ手段は、検出温度に応じて前記変換手段に印加するプリチャージ電圧を線形的に制御することを特徴とする送受信装置。

Images