JP2004274673A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザ Download PDFInfo
- Publication number
- JP2004274673A JP2004274673A JP2003066391A JP2003066391A JP2004274673A JP 2004274673 A JP2004274673 A JP 2004274673A JP 2003066391 A JP2003066391 A JP 2003066391A JP 2003066391 A JP2003066391 A JP 2003066391A JP 2004274673 A JP2004274673 A JP 2004274673A
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- charge pump
- band
- amount
- frequency synthesizer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】発振周波数帯域を切り替え可能なＰＬＬ周波数シンセサイザについて、発振周波数帯域の変化にかかわらず一定のループ帯域幅を維持可能にし、特性の改善を図る。
【解決手段】ＰＬＬ周波数シンセサイザ（１０）に、電圧制御型発振器（１５）の発振周波数帯域を切り替える帯域制御信号（ＢＣ）に基づいて、チャージポンプ電流（ＩＣＰ）の量を制御する電流量制御回路（１３）を設ける。ここで、チャージポンプ電流（ＩＣＰ）の量を、電圧制御型発振器（１５）の発振周波数帯域の高いときは小さく、低いときは大きくなるように、制御する。これにより、電圧制御型発振器（１５）のゲインの変化分とチャージポンプ電流（ＩＣＰ）の変化分とが相殺され、ループ帯域幅を一定に保つことができる。結果として、位相ノイズ特性やロックアップ時間のばらつきを低減することができる。
【選択図】 図１
【解決手段】ＰＬＬ周波数シンセサイザ（１０）に、電圧制御型発振器（１５）の発振周波数帯域を切り替える帯域制御信号（ＢＣ）に基づいて、チャージポンプ電流（ＩＣＰ）の量を制御する電流量制御回路（１３）を設ける。ここで、チャージポンプ電流（ＩＣＰ）の量を、電圧制御型発振器（１５）の発振周波数帯域の高いときは小さく、低いときは大きくなるように、制御する。これにより、電圧制御型発振器（１５）のゲインの変化分とチャージポンプ電流（ＩＣＰ）の変化分とが相殺され、ループ帯域幅を一定に保つことができる。結果として、位相ノイズ特性やロックアップ時間のばらつきを低減することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）周波数シンセサイザに関し、特に、広帯域のローカル信号を必要とする無線通信装置などに好適なＰＬＬ周波数シンセサイザの技術に属する。
【０００２】
【従来の技術】
図１２は、従来のＰＬＬ周波数シンセサイザの構成を示す。従来のＰＬＬ周波数シンセサイザ１００において、位相比較器１１は、基準クロックＣＫＲＥＦと帰還された分周クロックＣＫＤＩＶとの位相差を比較し、その比較結果に基づいて信号ＵＰおよびＤＮを出力する。そして、チャージポンプ回路１２０は、信号ＵＰおよびＤＮに基づいてチャージポンプ電流ＩＣＰを出入する。
【０００３】
図１３は、チャージポンプ回路１２０およびチャージポンプバイアス回路１３０の回路構成を示す。チャージポンプバイアス回路１３０は、基準バイアス発生回路１３１において基準電流Ｉ０に基づいて基準バイアス電圧ＶＲＥＦを発生させ、それをカレントミラー回路で構成されたバイアス変換回路１３２に与えてバイアス制御信号ＶＢＰおよびＶＢＮを生成し、チャージポンプ回路１２０に出力する。チャージポンプ回路１２０は、トランジスタＴｒ１２１およびＴｒ１２２にそれぞれ信号ＵＰおよびＤＮを受けて、相補的に電流ＩＣＰＰの吐き出しおよびＩＣＰＮの吸引を行う。ここで、電流ＩＣＰＰおよびＩＣＰＮの量は、それぞれバイアス制御信号ＶＢＰおよびＶＢＮを受けるバイアス制御トランジスタＴｒ１２３およびＴｒ１２４によって決定される。すなわち、チャージポンプ電流ＩＣＰの量は、チャージポンプバイアス回路１３０によって一定にされている。また、チャージポンプ回路１２０におけるトランジスタＴｒ１２１〜Ｔｒ１２４およびチャージポンプバイアス回路１３０におけるトランジスタＴｒ１３１〜Ｔｒ１３５のそれぞれのゲート幅およびゲート長は、電流ＩＣＰＰおよびＩＣＰＮの量が等しくなるように設定されている。
【０００４】
一方、図１２に戻り、ローパスフィルタ１４は、チャージポンプ電流ＩＣＰの出入によって生じる電圧である発振周波数制御信号ＶＴに含まれる高周波成分を除去するフィルタリングを行う。図１４は、ローパスフィルタ１４の回路構成を示す。同図に示すように、ローパスフィルタ１４として、たとえば、３次の受動型フィルタを用いることができる。
【０００５】
図１２に戻り、電圧制御型発振器１５は、ＰＬＬ周波数シンセサイザ１００の出力クロックＣＫＯＵＴを生成する。近年、無線通信装置などにおいて利用される周波数帯域の高周波化が進み、これに伴い、出力クロックＣＫＯＵＴを広帯域化する必要が生じている。このため、電圧制御型発振器１５として、複数の発振周波数帯域を有し、帯域制御信号ＢＣによって発振周波数帯域を切り替え可能なものが好んで用いられている（たとえば、非特許文献１参照）。
【０００６】
図１５は、電圧制御型発振器１５の回路構成を示す。電圧制御型発振器１５において、発振ノードＯＵＴＡおよびＯＵＴＢのそれぞれに付加される付加容量値Ｃｏｆｆｓｅｔは、帯域制御信号ＢＣであるビット信号［ＢＩＴ０，ＢＩＴ１］の論理レベルが［Ｌ，Ｌ］のとき０、［Ｌ，Ｈ］のときＣｆ０、［Ｈ，Ｌ］のときＣｆ１、そして［Ｈ，Ｈ］のときＣｆ０＋Ｃｆ１となる。ここで、Ｃｆ０＜Ｃｆ１である。これにより、電圧制御型発振器１５の発振周波数帯域を、帯域制御信号ＢＣに基づいて切り替えることができる。また、発振周波数は、各発振周波数帯域において、発振周波数制御信号ＶＴに応じて連続的に変化する（図１６（ａ）参照）。
【０００７】
一方、図１２に戻り、プログラマプル分周器１６は、設定された分周比で出力クロックＣＫＯＵＴを分周し、分周クロックＣＫＤＩＶを位相比較器１１にフィードバックする。したがって、出力クロックＣＫＯＵＴの周波数ｆＯＵＴと基準クロックＣＫＲＥＦの周波数ｆＲＥＦとの関係は、プログラマブル分周器１６において設定された分周比をＮとすると、
ｆＯＵＴ＝Ｎ×ｆＲＥＦ
となる。
【０００８】
以上のように、ＰＬＬ周波数シンセサイザ１００は、帯域制御信号ＢＣおよび発振周波数制御信号ＶＴに基づいて、出力クロックＣＫＯＵＴの周波数ｆＯＵＴを変化させる。そして、ＰＬＬ周波数シンセサイザ１００を内蔵した無線通信装置などでは、基準クロックＣＫＲＥＦの周波数ｆＲＥＦおよび／または分周比Ｎを変化させて所望の周波数ｆＯＵＴの出力クロックＣＫＯＵＴを得、これをローカル信号として、無線信号の送受信を行っている。
【０００９】
【非特許文献１】
キム（Ｂｏ−Ｅｕｎ Ｋｉｍ）、外９名、「デジタル放送システム用の直接変換型衛星受信機のＣＭＯＳ単一チップ（Ａ ＣＭＯＳ Ｓｉｎｇｌｅ−ｃｈｉｐ Ｄｉｒｅｃｔ Ｃｏｎｖｅｒｓｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｒｅｃｅｉｖｅｒ ｆｏｒ Ｄｉｇｉｔａｌ Ｂｒｏａｄｃａｓｔｉｎｇ Ｓｙｓｔｅｍ）」、“ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”，米国，ＩＳＳＣＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ），２００２年２月，ｐ．２３８−２４１
【００１０】
【発明が解決しようとする課題】
上記のＰＬＬ周波数シンセサイザ１００における電圧制御型発振器１５の発振周波数ｆＶＣＯの特性は、次式（１）のようになる。
【数１】
【００１１】
ここで、Ｌはインダクタ１５１のインダクタ値、ＣＶ（ＶＴ）は可変容量１５２の発振周波数制御信号ＶＴに応じた容量値、Ｃｏｆｆｓｅｔは帯域制御信号ＢＣに基づいて付加される付加容量値、そしてＣＰは発振ノードＯＵＴＡおよびＯＵＴＢに付加される各種トランジスタや配線などの寄生容量値である。
【００１２】
また、電圧制御型発振器１５のゲインＫＶＣＯは、次式（２）のようになる。
【数２】
【００１３】
そして、ＰＬＬ周波数シンセサイザ１００のループ特性であるループ帯域幅ωｃは、次式（３）のようになる。
【数３】
【００１４】
ここで、ＩＣＰはチャージポンプ電流の量、Ｎはプログラマブル分周器１６において設定された分周比、そしてＲＺ，ＣＺおよびＣＰはローパスフィルタ１４を構成する抵抗素子の抵抗値および２個の容量素子の容量値である（図１４参照）。
【００１５】
式（２）において、発振周波数帯域が高周波になるに従って、付加容量値Ｃｏｆ ｆｓｅｔは減少する。しかし、ｄＣＶ（ＶＴ）／ｄＶＴは、発振周波数帯域の高低にかかわらず一定である。したがって、電圧制御型発振器１５のゲインＫＶＣＯは、発振周波数帯域が低いときは小さく、高いときは大きくなるという特性を示す（図１６（ｂ）参照）。
【００１６】
一方、式（３）において、チャージポンプ電流の量ＩＣＰは、上述したように、発振周波数帯域の高低にかかわらず一定である（図１６（ｃ）参照）。また、ゲインＫＶＣＯおよび分周比Ｎは、発振周波数帯域が低周波帯域のときは小さく、高周波帯域のときは大きくなる。しかし、式（１）および（２）からわかるように、ゲインＫＶＣＯの変化率の方が、分周比Ｎの変化率よりも大きい。したがって、ＰＬＬ周波数シンセサイザ１００のループ帯域幅ωｃは、実質的にはゲインＫＶＣＯに依存し、ゲインＫＶＣＯと同様の特性、すなわち、発振周波数帯域が低いときは小さく、高いときは大きくなるという特性を示す（図１６（ｄ）参照）。
【００１７】
ＰＬＬ周波数シンセサイザ１００の位相ノイズ特性は、ループ帯域幅ωｃの変動によって直接的に影響を受ける。すなわち、位相ノイズ特性は、ループ帯域幅ωｃ以下の周波数帯域における位相ノイズを抑制するというものであるため、発振周波数帯域によってループ帯域幅ωｃが異なってしまうと、位相ノイズ特性もまた異なってしまうこととなる。特に、発振周波数帯域の下降に伴い、低オフセット周波数部分の特性が劣化する（図１６（ｅ）参照）。また、ロックアップ時間についても発振周波数帯域によってばらつきが生じてしまい、好ましくない。
【００１８】
上記の問題に鑑み、本発明は、ＰＬＬ周波数シンセサイザについて、発振周波数帯域の変化にかかわらず一定のループ帯域幅を維持可能にして、特性の改善を図ることを課題とする。
【００１９】
【課題を解決するための手段】
上記の課題を解決するために、本発明が講じた手段は、与えられたクロックに対して所定の周波数比となるクロックを出力するＰＬＬ周波数シンセサイザとして、前記与えられたクロックと当該ＰＬＬ周波数シンセサイザにおいて帰還されたクロックとの位相比較結果に基づいて、与えられたバイアス制御信号に基づいた量のチャージポンプ電流を出入するチャージポンプ回路と、当該ＰＬＬ周波数シンセサイザが出力するクロックを生成し、かつ、帯域制御信号を受け、発振周波数帯域を、前記帯域制御信号によって指示された周波数帯域に切り替えるとともに、切り替えた発振周波数帯域において、前記チャージポンプ電流に基づいて発振周波数を変化させる発振器と、前記帯域制御信号を受け、前記帯域制御信号が相対的に高い周波数帯域を指示したとき、前記チャージポンプ電流の量が相対的に小さくなるようにする一方、前記帯域制御信号が相対的に低い周波数帯域を指示したとき、前記チャージポンプ電流の量が相対的に大きくなるように、前記バイアス制御信号を生成する電流量制御回路とを備えたものとする。
【００２０】
本発明によると、発振器の発振周波数帯域が高周波帯域になるとチャージポンプ電流の量が小さくなり、発振器の発振周波数帯域が低周波帯域になるとチャージポンプ電流の量が大きくなる。ＰＬＬ周波数シンセサイザのループ帯域幅には、チャージポンプ電流の量に比例するとともに、発振器の発振周波数帯域が低周波帯域のときは小さく、発振器の発振周波数帯域が高周波帯域のときは大きくなるという特性がある。したがって、上記のようにチャージポンプ電流の量を変化させることによって、チャージポンプ電流の量の変化分と発振器の発振周波数帯域の変化分とが相殺され、発振周波数帯域の変化にかかわらず一定のループ帯域幅を維持することができる。これにより、位相ノイズ特性やロックアップ時間などの特性が改善される。
【００２１】
好ましくは、前記電流量制御回路は、前記帯域制御信号に基づいて、前記バイアス制御信号のアナログ量を変化させるものであり、前記チャージポンプ回路は、前記バイアス制御信号のアナログ量の変化に応じて、前記チャージポンプ電流の量を変化させるものであるとする。
【００２２】
具体的には、この場合における電流量制御回路は、並列に接続され、前記バイアス制御信号のアナログ量を制御する複数のトランジスタを有し、前記帯域制御信号に基づいて、前記複数のトランジスタのそれぞれについて、活性・非活性を切り替えるものとする。
【００２３】
また、好ましくは、前記電流量制御回路は、前記帯域制御信号に基づいて、前記バイアス制御信号のデジタル値を変化させるものであり、前記チャージポンプ回路は、前記バイアス制御信号のデジタル値の変化に応じて、前記チャージポンプ電流の量を変化させるものであるとする。
【００２４】
具体的には、この場合におけるチャージポンプ回路は、並列に接続され、前記チャージポンプ電流の量を制御する複数のトランジスタを有し、前記バイアス制御信号に基づいて、前記複数のトランジスタのそれぞれについて、活性・非活性を切り替えるものとする。
【００２５】
【発明の実施の形態】
図１は、本発明に係るＰＬＬ周波数シンセサイザの構成を示す。本発明に係るＰＬＬ周波数シンセサイザ１０は、図１２に示した従来のＰＬＬ周波数シンセサイザ１００において、チャージポンプ回路１２０およびチャージポンプバイアス回路１３０を、それぞれチャージポンプ回路１２および電流量制御回路１３に置き換えた構成をしている。以下、本発明の実施の形態について、特に、チャージポンプ回路１２および電流量制御回路１３の構成のいくつかについて、図面を参照しながら説明する。なお、ＰＬＬ周波数シンセサイザ１０において、ＰＬＬ周波数シンセサイザ１００と同様の構成要素については、図１２において付した符号で参照し、その説明を省略する。
【００２６】
（第１の実施形態）
図２は、本発明の第１の実施形態に係る電流量制御回路１３である電流量制御回路１３Ａの回路構成を示す。本実施形態の電流量制御回路１３Ａは、基準バイアス電圧ＶＲＥＦを発生させる基準バイアス発生回路１３１と、デコード信号ＢＩＴ００，ＢＩＴ０１，ＢＩＴ１０およびＢＩＴ１１に基づいて、基準バイアス電圧ＶＲＥＦを変換して、バイアス制御信号ＶＢＰおよびＶＢＮを生成するバイアス変換回路１３２Ａと、帯域制御信号ＢＣであるビット信号ＢＩＴ０およびＢＩＴ１をデコードし、デコード信号ＢＩＴ００〜ＢＩＴ１１を生成するデコーダ回路１３３Ａとを備えている。なお、本実施形態に係るチャージポンプ回路１２は、従来のチャージポンプ回路１２０と同様の構成をしている。
【００２７】
バイアス変換回路１３２Ａは、並列に接続され、スイッチ１３４を介して基準バイアス電圧ＶＲＥＦをゲートに受けるトランジスタＴｒ１３５，Ｔｒ１３６，Ｔｒ１３７およびＴｒ１３８を有する。スイッチ１３４は、各デコード信号ＢＩＴ００〜ＢＩＴ１１の論理レベルに応じて、電源電圧Ｖｄｄおよび入力とする基準バイアス電圧ＶＲＥＦのいずれか一方を出力する。
【００２８】
スイッチ１３４は、たとえば、図３に示した回路構成で実現することができる。この回路構成によると、コントロール端子Ｃに論理レベル“Ｈ”（高位電圧）が入力されると、入力端子ＩＮと出力端子ＯＵＴとが導通する一方、コントロール端子Ｃに論理レベル“Ｌ”（低位電圧）が入力されると、入力端子ＩＮと出力端子ＯＵＴとが非導通となり、出力端子ＯＵＴからの出力が電源電圧Ｖｄｄに固定される。
【００２９】
トランジスタＴｒ１３５〜Ｔｒ１３８については、ゲートに基準バイアス電圧ＶＲＥＦが与えられたときのそれぞれの相互コンダクタンスをｇｍ１３５〜ｇｍ１３８としたとき、ｇｍ１３５＞ｇｍ１３６＞ｇｍ１３７＞ｇｍ１３８となるように構成しておく。具体的には、トランジスタＴｒ１３５〜Ｔｒ１３８のそれぞれのゲート幅をＷ１３５〜Ｗ１３８、ゲート長をＬ１３５〜Ｌ１３８としたとき、Ｗ１３５／Ｌ１３５＜Ｗ１３６／Ｌ１３６＜Ｗ１３７／Ｌ１３７＜Ｗ１３８／Ｌ１３８となるようにする。
【００３０】
デコーダ回路１３３Ａについては、図４に示した真理値表に従って、帯域制御信号ＢＣをデコードするように構成しておく。したがって、帯域制御信号ＢＣに基づいて、トランジスタＴｒ１３５〜Ｔｒ１３８のいずれか一つが活性化し、その活性化したトランジスタの特性に応じたバイアス制御信号ＶＢＰおよびＶＢＮが生成される。
【００３１】
ここで、帯域制御信号ＢＣが示す値が大きくなるに従って、すなわち、電圧制御型発振器１５の発振周波数帯域が低くなるに従って、バイアス制御信号ＶＢＰおよびＶＢＮのアナログ量（電圧）が増加する。そして、バイアス制御信号ＶＢＰおよびＶＢＮのアナログ量が増加すると、チャージポンプ電流ＩＣＰの量は増加する。したがって、電圧制御型発振器１５の発振周波数帯域が低くなるに従って、チャージポンプ電流ＩＣＰの量は増加する。換言すると、電圧制御型発振器１５の発振周波数帯域が高くなるに従って、チャージポンプ電流ＩＣＰの量は減少する。
【００３２】
図５は、ＰＬＬ周波数シンセサイザ１０の各種特性グラフである。同図中（ａ）は、電圧制御型発振器１５の発振周波数特性を示す。また、（ｂ）は、電圧制御型発振器１５のゲイン特性を示す。これら特性は従来と同様である。一方、（ｃ）は、チャージポンプ電流ＩＣＰの特性を示す。上述したように、電圧制御型発振器１５の発振周波数帯域が低くなるに従って、チャージポンプ電流ＩＣＰの量は増加する。そして、電圧制御型発振器１５のゲインＫＶＣＯの変化分とチャージポンプ電流ＩＣＰの量の変化分とが相殺され、ＰＬＬ周波数シンセサイザ１０のループ帯域幅ωｃは、発振周波数帯域の高低にかかわらず一定となる（図５（ｄ）参照）。この結果、ＰＬＬ周波数シンセサイザ１０の位相ノイズ特性は、発振周波数帯域の高低にかかわらず一様となる（図５（ｅ）参照）。
【００３３】
以上、本実施形態によると、ＰＬＬ周波数シンセサイザ１０の発振周波数帯域が変化しても、ループ帯域幅を一定に維持することができる。これにより、ＰＬＬ周波数シンセサイザ１０において、発振周波数帯域の変化による位相ノイズ特性のばらつきを解消することができる。また、ＰＬＬ周波数シンセサイザ１０のロックアップ時間についても、ばらつきを解消することができる。
【００３４】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る電流量制御回路１３である電流量制御回路１３Ｂの回路構成を示す。なお、本実施形態の電流量制御回路１３Ｂにおいて、第１の実施形態に係る電流量制御回路１３Ａと同様の構成要素については、図２において付した符号で参照し、その説明を省略する。
【００３５】
本実施形態の電流量制御回路１３Ｂは、基準バイアス電圧ＶＲＥＦを発生させる基準バイアス発生回路１３１と、デコード信号ＢＩＴ００，ＢＩＴ０１およびＢＩＴ１０に基づいて、基準バイアス電圧ＶＲＥＦを変換して、バイアス制御信号ＶＢＰおよびＶＢＮを生成するバイアス変換回路１３２Ｂと、帯域制御信号ＢＣであるビット信号ＢＩＴ０およびＢＩＴ１をデコードし、デコード信号ＢＩＴ００〜ＢＩＴ１０を生成するデコーダ回路１３３Ｂとを備えている。なお、本実施形態に係るチャージポンプ回路１２は、従来のチャージポンプ回路１２０と同様の構成をしている。
【００３６】
バイアス変換回路１３２Ｂは、基準バイアス電圧ＶＲＥＦをゲートに受けるトランジスタＴｒ１３５、ならびにスイッチ１３４を介して基準バイアス電圧ＶＲＥＦをゲートに受けるトランジスタＴｒ１３６，Ｔｒ１３７およびＴｒ１３８を有する。これらトランジスタＴｒ１３５〜Ｔｒ１３８は、並列に接続されている。なお、スイッチ１３４は、上述した通りである。
【００３７】
トランジスタＴｒ１３６〜Ｔｒ１３８については、ゲートに基準バイアス電圧ＶＲＥＦが与えられたときのそれぞれの相互コンダクタンスをｇｍ１３６〜ｇｍ１３８としたとき、ｇｍ１３６＞ｇｍ１３７＞ｇｍ１３８となるように構成しておく。具体的には、トランジスタＴｒ１３６〜Ｔｒ１３８のそれぞれのゲート幅をＷ１３６〜Ｗ１３８、ゲート長をＬ１３６〜Ｌ１３８としたとき、Ｗ１３６／Ｌ１３６＜Ｗ１３７／Ｌ１３７＜Ｗ１３８／Ｌ１３８となるようにする。
【００３８】
デコーダ回路１３３Ｂについては、図７に示した真理値表に従って、帯域制御信号ＢＣをデコードするように構成しておく。したがって、帯域制御信号ＢＣに基づいて、トランジスタＴｒ１３６〜Ｔｒ１３８のいずれか一つが活性化する。ここで、トランジスタＴｒ１３５は、基準バイアス電圧ＶＲＥＦを受けて活性化している。したがって、トランジスタＴｒ１３５の活性化によって生じる電流に、デコード信号ＢＩＴ００〜ＢＩＴ１０に応じてそれぞれ活性化したトランジスタＴｒ１３６〜Ｔｒ１３８によって生じる電流が加算され、これらの合計電流に応じたバイアス制御信号ＶＢＰおよびＶＢＮが生成される。
【００３９】
ここで、帯域制御信号ＢＣが示す値が大きくなるに従って、バイアス制御信号ＶＢＰおよびＶＢＮのアナログ量（電圧）が増加する。したがって、上述したように、電圧制御型発振器１５の発振周波数帯域が低くまたは高くなるに従って、チャージポンプ電流ＩＣＰの量は増加または減少する。なお、本実施形態のＰＬＬ周波数シンセサイザの特性は、図５に示したグラフのようになる。
【００４０】
以上、本実施形態によると、ＰＬＬ周波数シンセサイザ１０の発振周波数帯域が変化しても、ループ帯域幅を一定に維持することができる。しかも、第１の実施形態と比較して、電流量制御回路１３Ｂにおいて必要とするスイッチ１３４の個数が少なくて済み、第１の実施形態よりも回路規模を縮小することができる。
【００４１】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る電流量制御回路１３である電流量制御回路１３Ｃの回路構成を示す。なお、本実施形態の電流量制御回路１３Ｃにおいて、第１の実施形態に係る電流量制御回路１３Ａと同様の構成要素については、図２において付した符号で参照し、その説明を省略する。
【００４２】
本実施形態の電流量制御回路１３Ｃは、基準バイアス電圧ＶＲＥＦを発生させる基準バイアス発生回路１３１と、帯域制御信号ＢＣであるビット信号ＢＩＴ０およびＢＩＴ１に基づいて、基準バイアス電圧ＶＲＥＦを変換して、相当するバイアス制御信号ＶＢＰおよびＶＢＮを生成するバイアス変換回路１３２Ｃとを備えている。なお、本実施形態に係るチャージポンプ回路１２は、従来のチャージポンプ回路１２０と同様の構成をしている。
【００４３】
バイアス変換回路１３２Ｃは、基準バイアス電圧ＶＲＥＦをゲートに受けるトランジスタＴｒ１３５、ならびにスイッチ１３４を介して基準バイアス電圧ＶＲＥＦをゲートに受けるトランジスタＴｒ１３６およびＴｒ１３７を有する。これらトランジスタＴｒ１３５〜Ｔｒ１３７は、並列に接続されている。なお、スイッチ１３４は、上述した通りである。
【００４４】
トランジスタＴｒ１３６およびＴｒ１３７については、ゲートに基準バイアス電圧ＶＲＥＦが与えられたときのそれぞれの相互コンダクタンスをｇｍ１３６およびｇｍ１３７としたとき、ｇｍ１３６＞ｇｍ１３７となるように構成しておく。具体的には、トランジスタＴｒ１３６およびＴｒ１３７のそれぞれのゲート幅をＷ１３６およびＷ１３７、ゲート長をＬ１３６およびＬ１３７としたとき、Ｗ１３６／Ｌ１３６＜Ｗ１３７／Ｌ１３７となるようにする。
【００４５】
バイアス変換回路１３２Ｃにおいて、トランジスタＴｒ１３５は、基準バイアス電圧ＶＲＥＦを受けて活性化している。したがって、トランジスタＴｒ１３５の活性化によって生じる電流に、ビット信号ＢＩＴ０およびＢＩＴ１に応じてそれぞれ活性化したトランジスタＴｒ１３６およびＴｒ１３７によって生じる電流が加算され、これらの合計電流に応じたバイアス制御信号ＶＢＰおよびＶＢＮが生成される。
【００４６】
ここで、帯域制御信号ＢＣが示す値が大きくなるに従って、バイアス制御信号ＶＢＰおよびＶＢＮのアナログ量（電圧）が増加する。したがって、上述したように、電圧制御型発振器１５の発振周波数帯域が低くまたは高くなるに従って、チャージポンプ電流ＩＣＰの量は増加または減少する。なお、本実施形態のＰＬＬ周波数シンセサイザの特性は、図５に示したグラフのようになる。
【００４７】
以上、本実施形態によると、ＰＬＬ周波数シンセサイザ１０の発振周波数帯域が変化しても、ループ帯域幅を一定に維持することができる。しかも、第２の実施形態と比較して、帯域制御信号ＢＣのデコード回路が不要であり、かつ、電流量制御回路１３Ｃにおいて必要とするスイッチ１３４の個数がさらに少なくて済み、第２の実施形態よりも回路規模をさらに縮小することができる。
【００４８】
（第４の実施形態）
図９は、本発明の第４の実施形態に係る電流量制御回路１３である電流量制御回路１３Ｄの回路構成を示す。なお、本実施形態の電流量制御回路１３Ｄにおいて、第１の実施形態に係る電流量制御回路１３Ａと同様の構成要素については、図２において付した符号で参照し、その説明を省略する。
【００４９】
本実施形態の電流量制御回路１３Ｄは、基準バイアス発生回路１３１と、基準バイアス電圧ＶＲＥＦを変換し、デコード信号ＢＩＴ００，ＢＩＴ０１，ＢＩＴ１０およびＢＩＴ１１に基づいて、バイアス制御信号ＶＢＰおよびＶＢＮを生成するバイアス変換回路１３２Ｄと、帯域制御信号ＢＣであるビット信号ＢＩＴ０およびＢＩＴ１をデコードし、デコード信号ＢＩＴ００〜ＢＩＴ１１を生成するデコーダ回路１３３Ａとを備えている。
【００５０】
バイアス変換回路１３２Ｄは、図１３に示した従来のバイアス変換回路１３２の後段に、デコード信号ＢＩＴ００〜ＢＩＴ１１に対応したスイッチ１３４および１３５をそれぞれ４個ずつ備えている。そして、バイアス制御信号ＶＢＰを、デコード信号ＢＩＴ００〜ＢＩＴ１１に対応したビット信号ＶＰ０，ＶＰ１，ＶＰ２およびＶＰ３で表されるデジタル値で出力するとともに、バイアス制御信号ＶＢＮを、デコード信号ＢＩＴ００〜ＢＩＴ１１に対応したビット信号ＶＮ０，ＶＮ１，ＶＮ２およびＶＮ３で表されるデジタル値で出力する。なお、スイッチ１３４は、上述した通りである。
【００５１】
スイッチ１３５は、たとえば、図１０に示した回路構成で実現することができる。この回路構成によると、コントロール端子Ｃに論理レベル“Ｈ”（高位電圧）が入力されると、入力端子ＩＮと出力端子ＯＵＴとが導通する一方、コントロール端子Ｃに論理レベル“Ｌ”（低位電圧）が入力されると、入力端子ＩＮと出力端子ＯＵＴとが非導通となり、出力端子ＯＵＴからの出力が基準電圧Ｖｓｓに固定される。
【００５２】
また、図１１は、本実施形態に係るチャージポンプ回路１２の回路構成を示す。チャージポンプ回路１２は、並列に接続され、バイアス制御信号ＶＢＰであるビット信号ＶＰ０〜ＶＰ３をそれぞれゲートに受けるバイアス制御トランジスタＴｒ１２３ａ，Ｔｒ１２３ｂ，Ｔｒ１２３ｃおよびＴｒ１２３ｄ、ならびに、並列に接続され、バイアス制御信号ＶＢＮであるビット信号ＶＮ０〜ＶＮ３をそれぞれゲートに受けるバイアス制御トランジスタＴｒ１２４ａ，Ｔｒ１２４ｂ，Ｔｒ１２４ｃおよびＴｒ１２４ｄを備えている。
【００５３】
バイアス制御トランジスタＴｒ１２３ａ〜Ｔｒ１２３ｄについては、ゲートに基準バイアス電圧ＶＢＰ０が与えられたときのそれぞれの相互コンダクタンスをｇｍ１２３ａ〜ｇｍ１２３ｄとしたとき、ｇｍ１２３ａ＞ｇｍ１２３ｂ＞ｇｍ１２３ｃ＞ｇｍ１２３ｄとなるように構成しておく。具体的には、トランジスタＴｒ１２３ａ〜Ｔｒ１２３ｄのそれぞれのゲート幅をＷ１２３ａ〜Ｗ１２３ｄ、ゲート長をＬ１２３ａ〜Ｌ１２３ｄとしたとき、Ｗ１２３ａ／Ｌ１２３ａ＜Ｗ１２３ｂ／Ｌ１２３ｂ＜Ｗ１２３ｃ／Ｌ１２３ｃ＜Ｗ１２３ｄ／Ｌ１２３ｄとなるようにする。バイアス制御トランジスタＴｒ１２４ａ〜Ｔｒ１２４ｄについてもこれと同様である。
【００５４】
デコーダ回路１３３Ａについては、図４に示した真理値表に従って、帯域制御信号ＢＣをデコードするように構成しておく。したがって、帯域制御信号ＢＣに基づいて、スイッチ１３４および１３５のいずれか一つずつが導通状態となってビット信号ＶＰ０〜ＶＰ３のいずれかとビット信号ＶＮ０〜ＶＮ３のいずれかとが論理レベル“Ｈ”となり、それに対応するバイアス制御トランジスタＴｒ１２３ａ〜Ｔｒ１２３ｄおよびＴｒ１２４ａ〜Ｔｒ１２４ｄのいずれか一つずつが活性化し、その活性化したトランジスタの特性に応じたチャージポンプ電流ＩＣＰが生成される。
【００５５】
ここで、帯域制御信号ＢＣが示す値が大きくなるに従って、すなわち、電圧制御型発振器１５の発振周波数帯域が低くなるに従って、バイアス制御信号ＶＢＰおよびＶＢＮのデジタル値が増加する。ただし、ここで、ビット信号ＶＰ３およびＶＮ３が上位ビットであるとする。そして、バイアス制御信号ＶＢＰおよびＶＢＮのデジタル値が増加すると、チャージポンプ電流ＩＣＰの量は増加する。したがって、電圧制御型発振器１５の発振周波数帯域が低くなるに従って、チャージポンプ電流ＩＣＰの量は増加する。換言すると、電圧制御型発振器１５の発振周波数帯域が高くなるに従って、チャージポンプ電流ＩＣＰの量は減少する。なお、本実施形態のＰＬＬ周波数シンセサイザの特性は、図５に示したグラフのようになる。
【００５６】
以上、本実施形態によると、ＰＬＬ周波数シンセサイザ１０の発振周波数帯域が変化しても、ループ帯域幅を一定に維持することができる。そして、第１から３の実施形態では、バイアス制御信号ＶＢＰおよびＶＢＮの電圧を変化させているのに対して、本実施形態では、バイアス制御信号ＶＢＰおよびＶＢＮの電圧を一定にして、そのデジタル値を変化させることによってチャージポンプ電流ＩＣＰを変化させている。これにより、チャージポンプ電流ＩＣＰの量の大小にかかわらず、バイアス制御トランジスタＴｒ１２３ａ〜Ｔｒ１２３ｄとトランジスタＴｒ１２１と間の電圧変化、およびバイアス制御トランジスタＴｒ１２４ａ〜Ｔｒ１２４ｄとトランジスタＴｒ１２２と間の電圧変化を抑制することができ、チャージポンプ回路１２の入出力特性を安定化させることができる。
【００５７】
なお、本実施形態は、第２の実施形態と同様に、スイッチ１３４および１３５の個数を削減するように構成を変更することが可能である。また、第３の実施形態と同様に、スイッチ１３４および１３５の個数を削減するとともに、バイアス変換回路１３２Ｄにおけるデコーダ１３３Ａを省略する構成に変更することも可能である。
【００５８】
また、以上の説明では、帯域制御信号ＢＣは、２ビットの信号であるとしたが、本発明はこれに限定されるものではない。帯域制御信号ＢＣが１ビットあるいは３ビット以上の信号であっても、本発明によって上記と同様の効果を得ることができる。
【００５９】
【発明の効果】
以上説明したように、本発明によると、ＰＬＬ周波数シンセサイザについて、発振周波数帯域の変化にかかわらず、一定のループ帯域幅を維持することができる。これにより、位相ノイズ特性やロックアップ時間などのばらつきを低減することができ、広帯域に渡って所望の特性を維持するＰＬＬ周波数シンセサイザを実現することができる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬ周波数シンセサイザの構成図である。
【図２】本発明の第１の実施形態に係る電流量制御回路の回路図である。
【図３】図２の電流量制御回路におけるスイッチの回路図である。
【図４】図２の電流量制御回路におけるデコーダ回路のデコード真理値表である。
【図５】本発明に係るＰＬＬ周波数シンセサイザの各種特性グラフである。
【図６】本発明の第２の実施形態に係る電流量制御回路の回路図である。
【図７】図６の電流量制御回路におけるデコーダ回路のデコード真理値表である。
【図８】本発明の第３の実施形態に係る電流量制御回路の回路図である。
【図９】本発明の第４の実施形態に係る電流量制御回路の回路図である。
【図１０】図９の電流量制御回路におけるスイッチの回路図である。
【図１１】本発明の第４の実施形態に係るチャージポンプ回路の回路図である。
【図１２】従来のＰＬＬ周波数シンセサイザの構成図である。
【図１３】図１２のＰＬＬ周波数シンセサイザにおけるチャージポンプ回路およびチャージポンプバイアス回路の回路図である。
【図１４】図１２のＰＬＬ周波数シンセサイザにおけるローパスフィルタの回路図である。
【図１５】図１２のＰＬＬ周波数シンセサイザにおける電圧制御型発振器の回路図である。
【図１６】図１２のＰＬＬ周波数シンセサイザの各種特性グラフである。
【符号の説明】
１０ ＰＬＬ周波数シンセサイザ
１２ チャージポンプ回路
１３，１３Ａ〜１３Ｄ 電流量制御回路
１５ 電圧制御型発振器（発振器）
Ｔｒ１３５〜Ｔｒ１３８ トランジスタ（バイアス制御信号のアナログ量を制御する複数のトランジスタ）
Ｔｒ１２３ａ〜Ｔｒ１２３ｄ，Ｔｒ１２４ａ〜Ｔｒ１２４ｄ バイアス制御トランジスタ（チャージポンプ電流の量を制御する複数のトランジスタ）
ＶＢＰ，ＶＢＮ バイアス制御信号
ＢＣ 帯域制御信号
【発明の属する技術分野】
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）周波数シンセサイザに関し、特に、広帯域のローカル信号を必要とする無線通信装置などに好適なＰＬＬ周波数シンセサイザの技術に属する。
【０００２】
【従来の技術】
図１２は、従来のＰＬＬ周波数シンセサイザの構成を示す。従来のＰＬＬ周波数シンセサイザ１００において、位相比較器１１は、基準クロックＣＫＲＥＦと帰還された分周クロックＣＫＤＩＶとの位相差を比較し、その比較結果に基づいて信号ＵＰおよびＤＮを出力する。そして、チャージポンプ回路１２０は、信号ＵＰおよびＤＮに基づいてチャージポンプ電流ＩＣＰを出入する。
【０００３】
図１３は、チャージポンプ回路１２０およびチャージポンプバイアス回路１３０の回路構成を示す。チャージポンプバイアス回路１３０は、基準バイアス発生回路１３１において基準電流Ｉ０に基づいて基準バイアス電圧ＶＲＥＦを発生させ、それをカレントミラー回路で構成されたバイアス変換回路１３２に与えてバイアス制御信号ＶＢＰおよびＶＢＮを生成し、チャージポンプ回路１２０に出力する。チャージポンプ回路１２０は、トランジスタＴｒ１２１およびＴｒ１２２にそれぞれ信号ＵＰおよびＤＮを受けて、相補的に電流ＩＣＰＰの吐き出しおよびＩＣＰＮの吸引を行う。ここで、電流ＩＣＰＰおよびＩＣＰＮの量は、それぞれバイアス制御信号ＶＢＰおよびＶＢＮを受けるバイアス制御トランジスタＴｒ１２３およびＴｒ１２４によって決定される。すなわち、チャージポンプ電流ＩＣＰの量は、チャージポンプバイアス回路１３０によって一定にされている。また、チャージポンプ回路１２０におけるトランジスタＴｒ１２１〜Ｔｒ１２４およびチャージポンプバイアス回路１３０におけるトランジスタＴｒ１３１〜Ｔｒ１３５のそれぞれのゲート幅およびゲート長は、電流ＩＣＰＰおよびＩＣＰＮの量が等しくなるように設定されている。
【０００４】
一方、図１２に戻り、ローパスフィルタ１４は、チャージポンプ電流ＩＣＰの出入によって生じる電圧である発振周波数制御信号ＶＴに含まれる高周波成分を除去するフィルタリングを行う。図１４は、ローパスフィルタ１４の回路構成を示す。同図に示すように、ローパスフィルタ１４として、たとえば、３次の受動型フィルタを用いることができる。
【０００５】
図１２に戻り、電圧制御型発振器１５は、ＰＬＬ周波数シンセサイザ１００の出力クロックＣＫＯＵＴを生成する。近年、無線通信装置などにおいて利用される周波数帯域の高周波化が進み、これに伴い、出力クロックＣＫＯＵＴを広帯域化する必要が生じている。このため、電圧制御型発振器１５として、複数の発振周波数帯域を有し、帯域制御信号ＢＣによって発振周波数帯域を切り替え可能なものが好んで用いられている（たとえば、非特許文献１参照）。
【０００６】
図１５は、電圧制御型発振器１５の回路構成を示す。電圧制御型発振器１５において、発振ノードＯＵＴＡおよびＯＵＴＢのそれぞれに付加される付加容量値Ｃｏｆｆｓｅｔは、帯域制御信号ＢＣであるビット信号［ＢＩＴ０，ＢＩＴ１］の論理レベルが［Ｌ，Ｌ］のとき０、［Ｌ，Ｈ］のときＣｆ０、［Ｈ，Ｌ］のときＣｆ１、そして［Ｈ，Ｈ］のときＣｆ０＋Ｃｆ１となる。ここで、Ｃｆ０＜Ｃｆ１である。これにより、電圧制御型発振器１５の発振周波数帯域を、帯域制御信号ＢＣに基づいて切り替えることができる。また、発振周波数は、各発振周波数帯域において、発振周波数制御信号ＶＴに応じて連続的に変化する（図１６（ａ）参照）。
【０００７】
一方、図１２に戻り、プログラマプル分周器１６は、設定された分周比で出力クロックＣＫＯＵＴを分周し、分周クロックＣＫＤＩＶを位相比較器１１にフィードバックする。したがって、出力クロックＣＫＯＵＴの周波数ｆＯＵＴと基準クロックＣＫＲＥＦの周波数ｆＲＥＦとの関係は、プログラマブル分周器１６において設定された分周比をＮとすると、
ｆＯＵＴ＝Ｎ×ｆＲＥＦ
となる。
【０００８】
以上のように、ＰＬＬ周波数シンセサイザ１００は、帯域制御信号ＢＣおよび発振周波数制御信号ＶＴに基づいて、出力クロックＣＫＯＵＴの周波数ｆＯＵＴを変化させる。そして、ＰＬＬ周波数シンセサイザ１００を内蔵した無線通信装置などでは、基準クロックＣＫＲＥＦの周波数ｆＲＥＦおよび／または分周比Ｎを変化させて所望の周波数ｆＯＵＴの出力クロックＣＫＯＵＴを得、これをローカル信号として、無線信号の送受信を行っている。
【０００９】
【非特許文献１】
キム（Ｂｏ−Ｅｕｎ Ｋｉｍ）、外９名、「デジタル放送システム用の直接変換型衛星受信機のＣＭＯＳ単一チップ（Ａ ＣＭＯＳ Ｓｉｎｇｌｅ−ｃｈｉｐ Ｄｉｒｅｃｔ Ｃｏｎｖｅｒｓｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｒｅｃｅｉｖｅｒ ｆｏｒ Ｄｉｇｉｔａｌ Ｂｒｏａｄｃａｓｔｉｎｇ Ｓｙｓｔｅｍ）」、“ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”，米国，ＩＳＳＣＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ），２００２年２月，ｐ．２３８−２４１
【００１０】
【発明が解決しようとする課題】
上記のＰＬＬ周波数シンセサイザ１００における電圧制御型発振器１５の発振周波数ｆＶＣＯの特性は、次式（１）のようになる。
【数１】
ここで、Ｌはインダクタ１５１のインダクタ値、ＣＶ（ＶＴ）は可変容量１５２の発振周波数制御信号ＶＴに応じた容量値、Ｃｏｆｆｓｅｔは帯域制御信号ＢＣに基づいて付加される付加容量値、そしてＣＰは発振ノードＯＵＴＡおよびＯＵＴＢに付加される各種トランジスタや配線などの寄生容量値である。
【００１２】
また、電圧制御型発振器１５のゲインＫＶＣＯは、次式（２）のようになる。
【数２】
そして、ＰＬＬ周波数シンセサイザ１００のループ特性であるループ帯域幅ωｃは、次式（３）のようになる。
【数３】
ここで、ＩＣＰはチャージポンプ電流の量、Ｎはプログラマブル分周器１６において設定された分周比、そしてＲＺ，ＣＺおよびＣＰはローパスフィルタ１４を構成する抵抗素子の抵抗値および２個の容量素子の容量値である（図１４参照）。
【００１５】
式（２）において、発振周波数帯域が高周波になるに従って、付加容量値Ｃｏｆ ｆｓｅｔは減少する。しかし、ｄＣＶ（ＶＴ）／ｄＶＴは、発振周波数帯域の高低にかかわらず一定である。したがって、電圧制御型発振器１５のゲインＫＶＣＯは、発振周波数帯域が低いときは小さく、高いときは大きくなるという特性を示す（図１６（ｂ）参照）。
【００１６】
一方、式（３）において、チャージポンプ電流の量ＩＣＰは、上述したように、発振周波数帯域の高低にかかわらず一定である（図１６（ｃ）参照）。また、ゲインＫＶＣＯおよび分周比Ｎは、発振周波数帯域が低周波帯域のときは小さく、高周波帯域のときは大きくなる。しかし、式（１）および（２）からわかるように、ゲインＫＶＣＯの変化率の方が、分周比Ｎの変化率よりも大きい。したがって、ＰＬＬ周波数シンセサイザ１００のループ帯域幅ωｃは、実質的にはゲインＫＶＣＯに依存し、ゲインＫＶＣＯと同様の特性、すなわち、発振周波数帯域が低いときは小さく、高いときは大きくなるという特性を示す（図１６（ｄ）参照）。
【００１７】
ＰＬＬ周波数シンセサイザ１００の位相ノイズ特性は、ループ帯域幅ωｃの変動によって直接的に影響を受ける。すなわち、位相ノイズ特性は、ループ帯域幅ωｃ以下の周波数帯域における位相ノイズを抑制するというものであるため、発振周波数帯域によってループ帯域幅ωｃが異なってしまうと、位相ノイズ特性もまた異なってしまうこととなる。特に、発振周波数帯域の下降に伴い、低オフセット周波数部分の特性が劣化する（図１６（ｅ）参照）。また、ロックアップ時間についても発振周波数帯域によってばらつきが生じてしまい、好ましくない。
【００１８】
上記の問題に鑑み、本発明は、ＰＬＬ周波数シンセサイザについて、発振周波数帯域の変化にかかわらず一定のループ帯域幅を維持可能にして、特性の改善を図ることを課題とする。
【００１９】
【課題を解決するための手段】
上記の課題を解決するために、本発明が講じた手段は、与えられたクロックに対して所定の周波数比となるクロックを出力するＰＬＬ周波数シンセサイザとして、前記与えられたクロックと当該ＰＬＬ周波数シンセサイザにおいて帰還されたクロックとの位相比較結果に基づいて、与えられたバイアス制御信号に基づいた量のチャージポンプ電流を出入するチャージポンプ回路と、当該ＰＬＬ周波数シンセサイザが出力するクロックを生成し、かつ、帯域制御信号を受け、発振周波数帯域を、前記帯域制御信号によって指示された周波数帯域に切り替えるとともに、切り替えた発振周波数帯域において、前記チャージポンプ電流に基づいて発振周波数を変化させる発振器と、前記帯域制御信号を受け、前記帯域制御信号が相対的に高い周波数帯域を指示したとき、前記チャージポンプ電流の量が相対的に小さくなるようにする一方、前記帯域制御信号が相対的に低い周波数帯域を指示したとき、前記チャージポンプ電流の量が相対的に大きくなるように、前記バイアス制御信号を生成する電流量制御回路とを備えたものとする。
【００２０】
本発明によると、発振器の発振周波数帯域が高周波帯域になるとチャージポンプ電流の量が小さくなり、発振器の発振周波数帯域が低周波帯域になるとチャージポンプ電流の量が大きくなる。ＰＬＬ周波数シンセサイザのループ帯域幅には、チャージポンプ電流の量に比例するとともに、発振器の発振周波数帯域が低周波帯域のときは小さく、発振器の発振周波数帯域が高周波帯域のときは大きくなるという特性がある。したがって、上記のようにチャージポンプ電流の量を変化させることによって、チャージポンプ電流の量の変化分と発振器の発振周波数帯域の変化分とが相殺され、発振周波数帯域の変化にかかわらず一定のループ帯域幅を維持することができる。これにより、位相ノイズ特性やロックアップ時間などの特性が改善される。
【００２１】
好ましくは、前記電流量制御回路は、前記帯域制御信号に基づいて、前記バイアス制御信号のアナログ量を変化させるものであり、前記チャージポンプ回路は、前記バイアス制御信号のアナログ量の変化に応じて、前記チャージポンプ電流の量を変化させるものであるとする。
【００２２】
具体的には、この場合における電流量制御回路は、並列に接続され、前記バイアス制御信号のアナログ量を制御する複数のトランジスタを有し、前記帯域制御信号に基づいて、前記複数のトランジスタのそれぞれについて、活性・非活性を切り替えるものとする。
【００２３】
また、好ましくは、前記電流量制御回路は、前記帯域制御信号に基づいて、前記バイアス制御信号のデジタル値を変化させるものであり、前記チャージポンプ回路は、前記バイアス制御信号のデジタル値の変化に応じて、前記チャージポンプ電流の量を変化させるものであるとする。
【００２４】
具体的には、この場合におけるチャージポンプ回路は、並列に接続され、前記チャージポンプ電流の量を制御する複数のトランジスタを有し、前記バイアス制御信号に基づいて、前記複数のトランジスタのそれぞれについて、活性・非活性を切り替えるものとする。
【００２５】
【発明の実施の形態】
図１は、本発明に係るＰＬＬ周波数シンセサイザの構成を示す。本発明に係るＰＬＬ周波数シンセサイザ１０は、図１２に示した従来のＰＬＬ周波数シンセサイザ１００において、チャージポンプ回路１２０およびチャージポンプバイアス回路１３０を、それぞれチャージポンプ回路１２および電流量制御回路１３に置き換えた構成をしている。以下、本発明の実施の形態について、特に、チャージポンプ回路１２および電流量制御回路１３の構成のいくつかについて、図面を参照しながら説明する。なお、ＰＬＬ周波数シンセサイザ１０において、ＰＬＬ周波数シンセサイザ１００と同様の構成要素については、図１２において付した符号で参照し、その説明を省略する。
【００２６】
（第１の実施形態）
図２は、本発明の第１の実施形態に係る電流量制御回路１３である電流量制御回路１３Ａの回路構成を示す。本実施形態の電流量制御回路１３Ａは、基準バイアス電圧ＶＲＥＦを発生させる基準バイアス発生回路１３１と、デコード信号ＢＩＴ００，ＢＩＴ０１，ＢＩＴ１０およびＢＩＴ１１に基づいて、基準バイアス電圧ＶＲＥＦを変換して、バイアス制御信号ＶＢＰおよびＶＢＮを生成するバイアス変換回路１３２Ａと、帯域制御信号ＢＣであるビット信号ＢＩＴ０およびＢＩＴ１をデコードし、デコード信号ＢＩＴ００〜ＢＩＴ１１を生成するデコーダ回路１３３Ａとを備えている。なお、本実施形態に係るチャージポンプ回路１２は、従来のチャージポンプ回路１２０と同様の構成をしている。
【００２７】
バイアス変換回路１３２Ａは、並列に接続され、スイッチ１３４を介して基準バイアス電圧ＶＲＥＦをゲートに受けるトランジスタＴｒ１３５，Ｔｒ１３６，Ｔｒ１３７およびＴｒ１３８を有する。スイッチ１３４は、各デコード信号ＢＩＴ００〜ＢＩＴ１１の論理レベルに応じて、電源電圧Ｖｄｄおよび入力とする基準バイアス電圧ＶＲＥＦのいずれか一方を出力する。
【００２８】
スイッチ１３４は、たとえば、図３に示した回路構成で実現することができる。この回路構成によると、コントロール端子Ｃに論理レベル“Ｈ”（高位電圧）が入力されると、入力端子ＩＮと出力端子ＯＵＴとが導通する一方、コントロール端子Ｃに論理レベル“Ｌ”（低位電圧）が入力されると、入力端子ＩＮと出力端子ＯＵＴとが非導通となり、出力端子ＯＵＴからの出力が電源電圧Ｖｄｄに固定される。
【００２９】
トランジスタＴｒ１３５〜Ｔｒ１３８については、ゲートに基準バイアス電圧ＶＲＥＦが与えられたときのそれぞれの相互コンダクタンスをｇｍ１３５〜ｇｍ１３８としたとき、ｇｍ１３５＞ｇｍ１３６＞ｇｍ１３７＞ｇｍ１３８となるように構成しておく。具体的には、トランジスタＴｒ１３５〜Ｔｒ１３８のそれぞれのゲート幅をＷ１３５〜Ｗ１３８、ゲート長をＬ１３５〜Ｌ１３８としたとき、Ｗ１３５／Ｌ１３５＜Ｗ１３６／Ｌ１３６＜Ｗ１３７／Ｌ１３７＜Ｗ１３８／Ｌ１３８となるようにする。
【００３０】
デコーダ回路１３３Ａについては、図４に示した真理値表に従って、帯域制御信号ＢＣをデコードするように構成しておく。したがって、帯域制御信号ＢＣに基づいて、トランジスタＴｒ１３５〜Ｔｒ１３８のいずれか一つが活性化し、その活性化したトランジスタの特性に応じたバイアス制御信号ＶＢＰおよびＶＢＮが生成される。
【００３１】
ここで、帯域制御信号ＢＣが示す値が大きくなるに従って、すなわち、電圧制御型発振器１５の発振周波数帯域が低くなるに従って、バイアス制御信号ＶＢＰおよびＶＢＮのアナログ量（電圧）が増加する。そして、バイアス制御信号ＶＢＰおよびＶＢＮのアナログ量が増加すると、チャージポンプ電流ＩＣＰの量は増加する。したがって、電圧制御型発振器１５の発振周波数帯域が低くなるに従って、チャージポンプ電流ＩＣＰの量は増加する。換言すると、電圧制御型発振器１５の発振周波数帯域が高くなるに従って、チャージポンプ電流ＩＣＰの量は減少する。
【００３２】
図５は、ＰＬＬ周波数シンセサイザ１０の各種特性グラフである。同図中（ａ）は、電圧制御型発振器１５の発振周波数特性を示す。また、（ｂ）は、電圧制御型発振器１５のゲイン特性を示す。これら特性は従来と同様である。一方、（ｃ）は、チャージポンプ電流ＩＣＰの特性を示す。上述したように、電圧制御型発振器１５の発振周波数帯域が低くなるに従って、チャージポンプ電流ＩＣＰの量は増加する。そして、電圧制御型発振器１５のゲインＫＶＣＯの変化分とチャージポンプ電流ＩＣＰの量の変化分とが相殺され、ＰＬＬ周波数シンセサイザ１０のループ帯域幅ωｃは、発振周波数帯域の高低にかかわらず一定となる（図５（ｄ）参照）。この結果、ＰＬＬ周波数シンセサイザ１０の位相ノイズ特性は、発振周波数帯域の高低にかかわらず一様となる（図５（ｅ）参照）。
【００３３】
以上、本実施形態によると、ＰＬＬ周波数シンセサイザ１０の発振周波数帯域が変化しても、ループ帯域幅を一定に維持することができる。これにより、ＰＬＬ周波数シンセサイザ１０において、発振周波数帯域の変化による位相ノイズ特性のばらつきを解消することができる。また、ＰＬＬ周波数シンセサイザ１０のロックアップ時間についても、ばらつきを解消することができる。
【００３４】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る電流量制御回路１３である電流量制御回路１３Ｂの回路構成を示す。なお、本実施形態の電流量制御回路１３Ｂにおいて、第１の実施形態に係る電流量制御回路１３Ａと同様の構成要素については、図２において付した符号で参照し、その説明を省略する。
【００３５】
本実施形態の電流量制御回路１３Ｂは、基準バイアス電圧ＶＲＥＦを発生させる基準バイアス発生回路１３１と、デコード信号ＢＩＴ００，ＢＩＴ０１およびＢＩＴ１０に基づいて、基準バイアス電圧ＶＲＥＦを変換して、バイアス制御信号ＶＢＰおよびＶＢＮを生成するバイアス変換回路１３２Ｂと、帯域制御信号ＢＣであるビット信号ＢＩＴ０およびＢＩＴ１をデコードし、デコード信号ＢＩＴ００〜ＢＩＴ１０を生成するデコーダ回路１３３Ｂとを備えている。なお、本実施形態に係るチャージポンプ回路１２は、従来のチャージポンプ回路１２０と同様の構成をしている。
【００３６】
バイアス変換回路１３２Ｂは、基準バイアス電圧ＶＲＥＦをゲートに受けるトランジスタＴｒ１３５、ならびにスイッチ１３４を介して基準バイアス電圧ＶＲＥＦをゲートに受けるトランジスタＴｒ１３６，Ｔｒ１３７およびＴｒ１３８を有する。これらトランジスタＴｒ１３５〜Ｔｒ１３８は、並列に接続されている。なお、スイッチ１３４は、上述した通りである。
【００３７】
トランジスタＴｒ１３６〜Ｔｒ１３８については、ゲートに基準バイアス電圧ＶＲＥＦが与えられたときのそれぞれの相互コンダクタンスをｇｍ１３６〜ｇｍ１３８としたとき、ｇｍ１３６＞ｇｍ１３７＞ｇｍ１３８となるように構成しておく。具体的には、トランジスタＴｒ１３６〜Ｔｒ１３８のそれぞれのゲート幅をＷ１３６〜Ｗ１３８、ゲート長をＬ１３６〜Ｌ１３８としたとき、Ｗ１３６／Ｌ１３６＜Ｗ１３７／Ｌ１３７＜Ｗ１３８／Ｌ１３８となるようにする。
【００３８】
デコーダ回路１３３Ｂについては、図７に示した真理値表に従って、帯域制御信号ＢＣをデコードするように構成しておく。したがって、帯域制御信号ＢＣに基づいて、トランジスタＴｒ１３６〜Ｔｒ１３８のいずれか一つが活性化する。ここで、トランジスタＴｒ１３５は、基準バイアス電圧ＶＲＥＦを受けて活性化している。したがって、トランジスタＴｒ１３５の活性化によって生じる電流に、デコード信号ＢＩＴ００〜ＢＩＴ１０に応じてそれぞれ活性化したトランジスタＴｒ１３６〜Ｔｒ１３８によって生じる電流が加算され、これらの合計電流に応じたバイアス制御信号ＶＢＰおよびＶＢＮが生成される。
【００３９】
ここで、帯域制御信号ＢＣが示す値が大きくなるに従って、バイアス制御信号ＶＢＰおよびＶＢＮのアナログ量（電圧）が増加する。したがって、上述したように、電圧制御型発振器１５の発振周波数帯域が低くまたは高くなるに従って、チャージポンプ電流ＩＣＰの量は増加または減少する。なお、本実施形態のＰＬＬ周波数シンセサイザの特性は、図５に示したグラフのようになる。
【００４０】
以上、本実施形態によると、ＰＬＬ周波数シンセサイザ１０の発振周波数帯域が変化しても、ループ帯域幅を一定に維持することができる。しかも、第１の実施形態と比較して、電流量制御回路１３Ｂにおいて必要とするスイッチ１３４の個数が少なくて済み、第１の実施形態よりも回路規模を縮小することができる。
【００４１】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る電流量制御回路１３である電流量制御回路１３Ｃの回路構成を示す。なお、本実施形態の電流量制御回路１３Ｃにおいて、第１の実施形態に係る電流量制御回路１３Ａと同様の構成要素については、図２において付した符号で参照し、その説明を省略する。
【００４２】
本実施形態の電流量制御回路１３Ｃは、基準バイアス電圧ＶＲＥＦを発生させる基準バイアス発生回路１３１と、帯域制御信号ＢＣであるビット信号ＢＩＴ０およびＢＩＴ１に基づいて、基準バイアス電圧ＶＲＥＦを変換して、相当するバイアス制御信号ＶＢＰおよびＶＢＮを生成するバイアス変換回路１３２Ｃとを備えている。なお、本実施形態に係るチャージポンプ回路１２は、従来のチャージポンプ回路１２０と同様の構成をしている。
【００４３】
バイアス変換回路１３２Ｃは、基準バイアス電圧ＶＲＥＦをゲートに受けるトランジスタＴｒ１３５、ならびにスイッチ１３４を介して基準バイアス電圧ＶＲＥＦをゲートに受けるトランジスタＴｒ１３６およびＴｒ１３７を有する。これらトランジスタＴｒ１３５〜Ｔｒ１３７は、並列に接続されている。なお、スイッチ１３４は、上述した通りである。
【００４４】
トランジスタＴｒ１３６およびＴｒ１３７については、ゲートに基準バイアス電圧ＶＲＥＦが与えられたときのそれぞれの相互コンダクタンスをｇｍ１３６およびｇｍ１３７としたとき、ｇｍ１３６＞ｇｍ１３７となるように構成しておく。具体的には、トランジスタＴｒ１３６およびＴｒ１３７のそれぞれのゲート幅をＷ１３６およびＷ１３７、ゲート長をＬ１３６およびＬ１３７としたとき、Ｗ１３６／Ｌ１３６＜Ｗ１３７／Ｌ１３７となるようにする。
【００４５】
バイアス変換回路１３２Ｃにおいて、トランジスタＴｒ１３５は、基準バイアス電圧ＶＲＥＦを受けて活性化している。したがって、トランジスタＴｒ１３５の活性化によって生じる電流に、ビット信号ＢＩＴ０およびＢＩＴ１に応じてそれぞれ活性化したトランジスタＴｒ１３６およびＴｒ１３７によって生じる電流が加算され、これらの合計電流に応じたバイアス制御信号ＶＢＰおよびＶＢＮが生成される。
【００４６】
ここで、帯域制御信号ＢＣが示す値が大きくなるに従って、バイアス制御信号ＶＢＰおよびＶＢＮのアナログ量（電圧）が増加する。したがって、上述したように、電圧制御型発振器１５の発振周波数帯域が低くまたは高くなるに従って、チャージポンプ電流ＩＣＰの量は増加または減少する。なお、本実施形態のＰＬＬ周波数シンセサイザの特性は、図５に示したグラフのようになる。
【００４７】
以上、本実施形態によると、ＰＬＬ周波数シンセサイザ１０の発振周波数帯域が変化しても、ループ帯域幅を一定に維持することができる。しかも、第２の実施形態と比較して、帯域制御信号ＢＣのデコード回路が不要であり、かつ、電流量制御回路１３Ｃにおいて必要とするスイッチ１３４の個数がさらに少なくて済み、第２の実施形態よりも回路規模をさらに縮小することができる。
【００４８】
（第４の実施形態）
図９は、本発明の第４の実施形態に係る電流量制御回路１３である電流量制御回路１３Ｄの回路構成を示す。なお、本実施形態の電流量制御回路１３Ｄにおいて、第１の実施形態に係る電流量制御回路１３Ａと同様の構成要素については、図２において付した符号で参照し、その説明を省略する。
【００４９】
本実施形態の電流量制御回路１３Ｄは、基準バイアス発生回路１３１と、基準バイアス電圧ＶＲＥＦを変換し、デコード信号ＢＩＴ００，ＢＩＴ０１，ＢＩＴ１０およびＢＩＴ１１に基づいて、バイアス制御信号ＶＢＰおよびＶＢＮを生成するバイアス変換回路１３２Ｄと、帯域制御信号ＢＣであるビット信号ＢＩＴ０およびＢＩＴ１をデコードし、デコード信号ＢＩＴ００〜ＢＩＴ１１を生成するデコーダ回路１３３Ａとを備えている。
【００５０】
バイアス変換回路１３２Ｄは、図１３に示した従来のバイアス変換回路１３２の後段に、デコード信号ＢＩＴ００〜ＢＩＴ１１に対応したスイッチ１３４および１３５をそれぞれ４個ずつ備えている。そして、バイアス制御信号ＶＢＰを、デコード信号ＢＩＴ００〜ＢＩＴ１１に対応したビット信号ＶＰ０，ＶＰ１，ＶＰ２およびＶＰ３で表されるデジタル値で出力するとともに、バイアス制御信号ＶＢＮを、デコード信号ＢＩＴ００〜ＢＩＴ１１に対応したビット信号ＶＮ０，ＶＮ１，ＶＮ２およびＶＮ３で表されるデジタル値で出力する。なお、スイッチ１３４は、上述した通りである。
【００５１】
スイッチ１３５は、たとえば、図１０に示した回路構成で実現することができる。この回路構成によると、コントロール端子Ｃに論理レベル“Ｈ”（高位電圧）が入力されると、入力端子ＩＮと出力端子ＯＵＴとが導通する一方、コントロール端子Ｃに論理レベル“Ｌ”（低位電圧）が入力されると、入力端子ＩＮと出力端子ＯＵＴとが非導通となり、出力端子ＯＵＴからの出力が基準電圧Ｖｓｓに固定される。
【００５２】
また、図１１は、本実施形態に係るチャージポンプ回路１２の回路構成を示す。チャージポンプ回路１２は、並列に接続され、バイアス制御信号ＶＢＰであるビット信号ＶＰ０〜ＶＰ３をそれぞれゲートに受けるバイアス制御トランジスタＴｒ１２３ａ，Ｔｒ１２３ｂ，Ｔｒ１２３ｃおよびＴｒ１２３ｄ、ならびに、並列に接続され、バイアス制御信号ＶＢＮであるビット信号ＶＮ０〜ＶＮ３をそれぞれゲートに受けるバイアス制御トランジスタＴｒ１２４ａ，Ｔｒ１２４ｂ，Ｔｒ１２４ｃおよびＴｒ１２４ｄを備えている。
【００５３】
バイアス制御トランジスタＴｒ１２３ａ〜Ｔｒ１２３ｄについては、ゲートに基準バイアス電圧ＶＢＰ０が与えられたときのそれぞれの相互コンダクタンスをｇｍ１２３ａ〜ｇｍ１２３ｄとしたとき、ｇｍ１２３ａ＞ｇｍ１２３ｂ＞ｇｍ１２３ｃ＞ｇｍ１２３ｄとなるように構成しておく。具体的には、トランジスタＴｒ１２３ａ〜Ｔｒ１２３ｄのそれぞれのゲート幅をＷ１２３ａ〜Ｗ１２３ｄ、ゲート長をＬ１２３ａ〜Ｌ１２３ｄとしたとき、Ｗ１２３ａ／Ｌ１２３ａ＜Ｗ１２３ｂ／Ｌ１２３ｂ＜Ｗ１２３ｃ／Ｌ１２３ｃ＜Ｗ１２３ｄ／Ｌ１２３ｄとなるようにする。バイアス制御トランジスタＴｒ１２４ａ〜Ｔｒ１２４ｄについてもこれと同様である。
【００５４】
デコーダ回路１３３Ａについては、図４に示した真理値表に従って、帯域制御信号ＢＣをデコードするように構成しておく。したがって、帯域制御信号ＢＣに基づいて、スイッチ１３４および１３５のいずれか一つずつが導通状態となってビット信号ＶＰ０〜ＶＰ３のいずれかとビット信号ＶＮ０〜ＶＮ３のいずれかとが論理レベル“Ｈ”となり、それに対応するバイアス制御トランジスタＴｒ１２３ａ〜Ｔｒ１２３ｄおよびＴｒ１２４ａ〜Ｔｒ１２４ｄのいずれか一つずつが活性化し、その活性化したトランジスタの特性に応じたチャージポンプ電流ＩＣＰが生成される。
【００５５】
ここで、帯域制御信号ＢＣが示す値が大きくなるに従って、すなわち、電圧制御型発振器１５の発振周波数帯域が低くなるに従って、バイアス制御信号ＶＢＰおよびＶＢＮのデジタル値が増加する。ただし、ここで、ビット信号ＶＰ３およびＶＮ３が上位ビットであるとする。そして、バイアス制御信号ＶＢＰおよびＶＢＮのデジタル値が増加すると、チャージポンプ電流ＩＣＰの量は増加する。したがって、電圧制御型発振器１５の発振周波数帯域が低くなるに従って、チャージポンプ電流ＩＣＰの量は増加する。換言すると、電圧制御型発振器１５の発振周波数帯域が高くなるに従って、チャージポンプ電流ＩＣＰの量は減少する。なお、本実施形態のＰＬＬ周波数シンセサイザの特性は、図５に示したグラフのようになる。
【００５６】
以上、本実施形態によると、ＰＬＬ周波数シンセサイザ１０の発振周波数帯域が変化しても、ループ帯域幅を一定に維持することができる。そして、第１から３の実施形態では、バイアス制御信号ＶＢＰおよびＶＢＮの電圧を変化させているのに対して、本実施形態では、バイアス制御信号ＶＢＰおよびＶＢＮの電圧を一定にして、そのデジタル値を変化させることによってチャージポンプ電流ＩＣＰを変化させている。これにより、チャージポンプ電流ＩＣＰの量の大小にかかわらず、バイアス制御トランジスタＴｒ１２３ａ〜Ｔｒ１２３ｄとトランジスタＴｒ１２１と間の電圧変化、およびバイアス制御トランジスタＴｒ１２４ａ〜Ｔｒ１２４ｄとトランジスタＴｒ１２２と間の電圧変化を抑制することができ、チャージポンプ回路１２の入出力特性を安定化させることができる。
【００５７】
なお、本実施形態は、第２の実施形態と同様に、スイッチ１３４および１３５の個数を削減するように構成を変更することが可能である。また、第３の実施形態と同様に、スイッチ１３４および１３５の個数を削減するとともに、バイアス変換回路１３２Ｄにおけるデコーダ１３３Ａを省略する構成に変更することも可能である。
【００５８】
また、以上の説明では、帯域制御信号ＢＣは、２ビットの信号であるとしたが、本発明はこれに限定されるものではない。帯域制御信号ＢＣが１ビットあるいは３ビット以上の信号であっても、本発明によって上記と同様の効果を得ることができる。
【００５９】
【発明の効果】
以上説明したように、本発明によると、ＰＬＬ周波数シンセサイザについて、発振周波数帯域の変化にかかわらず、一定のループ帯域幅を維持することができる。これにより、位相ノイズ特性やロックアップ時間などのばらつきを低減することができ、広帯域に渡って所望の特性を維持するＰＬＬ周波数シンセサイザを実現することができる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬ周波数シンセサイザの構成図である。
【図２】本発明の第１の実施形態に係る電流量制御回路の回路図である。
【図３】図２の電流量制御回路におけるスイッチの回路図である。
【図４】図２の電流量制御回路におけるデコーダ回路のデコード真理値表である。
【図５】本発明に係るＰＬＬ周波数シンセサイザの各種特性グラフである。
【図６】本発明の第２の実施形態に係る電流量制御回路の回路図である。
【図７】図６の電流量制御回路におけるデコーダ回路のデコード真理値表である。
【図８】本発明の第３の実施形態に係る電流量制御回路の回路図である。
【図９】本発明の第４の実施形態に係る電流量制御回路の回路図である。
【図１０】図９の電流量制御回路におけるスイッチの回路図である。
【図１１】本発明の第４の実施形態に係るチャージポンプ回路の回路図である。
【図１２】従来のＰＬＬ周波数シンセサイザの構成図である。
【図１３】図１２のＰＬＬ周波数シンセサイザにおけるチャージポンプ回路およびチャージポンプバイアス回路の回路図である。
【図１４】図１２のＰＬＬ周波数シンセサイザにおけるローパスフィルタの回路図である。
【図１５】図１２のＰＬＬ周波数シンセサイザにおける電圧制御型発振器の回路図である。
【図１６】図１２のＰＬＬ周波数シンセサイザの各種特性グラフである。
【符号の説明】
１０ ＰＬＬ周波数シンセサイザ
１２ チャージポンプ回路
１３，１３Ａ〜１３Ｄ 電流量制御回路
１５ 電圧制御型発振器（発振器）
Ｔｒ１３５〜Ｔｒ１３８ トランジスタ（バイアス制御信号のアナログ量を制御する複数のトランジスタ）
Ｔｒ１２３ａ〜Ｔｒ１２３ｄ，Ｔｒ１２４ａ〜Ｔｒ１２４ｄ バイアス制御トランジスタ（チャージポンプ電流の量を制御する複数のトランジスタ）
ＶＢＰ，ＶＢＮ バイアス制御信号
ＢＣ 帯域制御信号
Claims (5)
- 与えられたクロックに対して所定の周波数比となるクロックを出力するＰＬＬ周波数シンセサイザであって、
前記与えられたクロックと当該ＰＬＬ周波数シンセサイザにおいて帰還されたクロックとの位相比較結果に基づいて、与えられたバイアス制御信号に基づいた量のチャージポンプ電流を出入するチャージポンプ回路と、
当該ＰＬＬ周波数シンセサイザが出力するクロックを生成し、かつ、帯域制御信号を受け、発振周波数帯域を、前記帯域制御信号によって指示された周波数帯域に切り替えるとともに、切り替えた発振周波数帯域において、前記チャージポンプ電流に基づいて発振周波数を変化させる発振器と、
前記帯域制御信号を受け、前記帯域制御信号が相対的に高い周波数帯域を指示したとき、前記チャージポンプ電流の量が相対的に小さくなるようにする一方、前記帯域制御信号が相対的に低い周波数帯域を指示したとき、前記チャージポンプ電流の量が相対的に大きくなるように、前記バイアス制御信号を生成する電流量制御回路とを備えた
ことを特徴とするＰＬＬ周波数シンセサイザ。 - 請求項１に記載のＰＬＬ周波数シンセサイザにおいて、
前記電流量制御回路は、前記帯域制御信号に基づいて、前記バイアス制御信号のアナログ量を変化させるものであり、
前記チャージポンプ回路は、前記バイアス制御信号のアナログ量の変化に応じて、前記チャージポンプ電流の量を変化させるものである
ことを特徴とするＰＬＬ周波数シンセサイザ。 - 請求項２に記載のＰＬＬ周波数シンセサイザにおいて、
前記電流量制御回路は、並列に接続され、前記バイアス制御信号のアナログ量を制御する複数のトランジスタを有し、前記帯域制御信号に基づいて、前記複数のトランジスタのそれぞれについて、活性・非活性を切り替える
ことを特徴とするＰＬＬ周波数シンセサイザ。 - 請求項１に記載のＰＬＬ周波数シンセサイザにおいて、
前記電流量制御回路は、前記帯域制御信号に基づいて、前記バイアス制御信号のデジタル値を変化させるものであり、
前記チャージポンプ回路は、前記バイアス制御信号のデジタル値の変化に応じて、前記チャージポンプ電流の量を変化させるものである
ことを特徴とするＰＬＬ周波数シンセサイザ。 - 請求項４に記載のＰＬＬ周波数シンセサイザにおいて、
前記チャージポンプ回路は、並列に接続され、前記チャージポンプ電流の量を制御する複数のトランジスタを有し、前記バイアス制御信号に基づいて、前記複数のトランジスタのそれぞれについて、活性・非活性を切り替える
ことを特徴とするＰＬＬ周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003066391A JP2004274673A (ja) | 2003-03-12 | 2003-03-12 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003066391A JP2004274673A (ja) | 2003-03-12 | 2003-03-12 | Ｐｌｌ周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004274673A true JP2004274673A (ja) | 2004-09-30 |
Family
ID=33127123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003066391A Pending JP2004274673A (ja) | 2003-03-12 | 2003-03-12 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004274673A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007086502A1 (ja) | 2006-01-26 | 2007-08-02 | Nihon Dempa Kogyo Co., Ltd. | Ｖｃｏ駆動回路及び周波数シンセサイザ |
| KR100843200B1 (ko) | 2006-08-22 | 2008-07-02 | 삼성전자주식회사 | 전류 부스팅 회로를 구비하는 적응적 대역폭 위상 고정루프 장치 |
| JP2009246607A (ja) * | 2008-03-31 | 2009-10-22 | Sony Corp | Ｐｌｌ回路 |
| US7772931B2 (en) | 2008-06-08 | 2010-08-10 | Advantest Corporation | Oscillator and a tuning method of a loop bandwidth of a phase-locked-loop |
| EP2226942A2 (en) | 2006-03-31 | 2010-09-08 | Nihon Dempa Kogyo Co., Ltd. | Frequency synthesizer |
| US7928806B2 (en) | 2008-12-18 | 2011-04-19 | Electronics And Telecommunications Research Institute | Low voltage frequency synthesizer using boosting method for power supply voltage of charge pump |
| US8466724B2 (en) | 2008-03-12 | 2013-06-18 | Nihon Dempa Kogyo Co., Ltd. | Frequency synthesizer |
-
2003
- 2003-03-12 JP JP2003066391A patent/JP2004274673A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007086502A1 (ja) | 2006-01-26 | 2007-08-02 | Nihon Dempa Kogyo Co., Ltd. | Ｖｃｏ駆動回路及び周波数シンセサイザ |
| KR101025184B1 (ko) | 2006-01-26 | 2011-03-31 | 니혼 뎀파 고교 가부시키가이샤 | Ｖｃｏ 구동 회로 및 주파수 합성기 |
| US7821344B2 (en) | 2006-01-26 | 2010-10-26 | Nihon Dempa Kogyo Co., Ltd | VCO driving circuit and frequency synthesizer |
| US7893774B2 (en) | 2006-01-26 | 2011-02-22 | Nihon Dempa Kogyo Co., Ltd | VCO driving circuit and frequency synthesizer |
| EP2226942A2 (en) | 2006-03-31 | 2010-09-08 | Nihon Dempa Kogyo Co., Ltd. | Frequency synthesizer |
| US7825701B2 (en) | 2006-03-31 | 2010-11-02 | Nihon Dempa Kogyo Co., Ltd. | Frequency synthesizer |
| US7888974B2 (en) | 2006-03-31 | 2011-02-15 | Nihon Dempa Kogyo Co. . Ltd. | Frequency synthesizer |
| KR100843200B1 (ko) | 2006-08-22 | 2008-07-02 | 삼성전자주식회사 | 전류 부스팅 회로를 구비하는 적응적 대역폭 위상 고정루프 장치 |
| US8466724B2 (en) | 2008-03-12 | 2013-06-18 | Nihon Dempa Kogyo Co., Ltd. | Frequency synthesizer |
| JP4636107B2 (ja) * | 2008-03-31 | 2011-02-23 | ソニー株式会社 | Ｐｌｌ回路 |
| US8213560B2 (en) | 2008-03-31 | 2012-07-03 | Sony Corporation | PLL circuit |
| JP2009246607A (ja) * | 2008-03-31 | 2009-10-22 | Sony Corp | Ｐｌｌ回路 |
| US7772931B2 (en) | 2008-06-08 | 2010-08-10 | Advantest Corporation | Oscillator and a tuning method of a loop bandwidth of a phase-locked-loop |
| US7928806B2 (en) | 2008-12-18 | 2011-04-19 | Electronics And Telecommunications Research Institute | Low voltage frequency synthesizer using boosting method for power supply voltage of charge pump |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101268124B1 (ko) | 잡음 소거 기능을 갖는 루프 필터 | |
| KR101191575B1 (ko) | 프로그램 가능 2점 주파수 합성기 아키텍처, 프로그램 가능 분수 n 분할기, 주파수 합성기 및 주파수 합성기 제어 방법 | |
| US9154143B2 (en) | Semiconductor device | |
| US7633347B2 (en) | Apparatus and method for operating a phase-locked loop circuit | |
| US9876489B1 (en) | Method of implementing a differential integrating phase interpolator | |
| US7233211B2 (en) | Method to improve high frequency divider bandwidth coverage | |
| US9236872B2 (en) | Voltage-controlled oscillator, signal generation apparatus, and electronic device | |
| US20030227341A1 (en) | Voltage-controlled oscillator and frequency synthesizer | |
| US20080284529A1 (en) | Method and apparatus of a ring oscillator for phase locked loop (pll) | |
| US20070188255A1 (en) | Oscillator gain equalization | |
| WO2010096832A2 (en) | Symmetric load delay cell oscillator | |
| US6737899B2 (en) | High-speed latch with integrated gate | |
| JP5876368B2 (ja) | 改良された帯域幅を備える電圧制御発振器を有する位相同期ループ回路 | |
| US7834707B2 (en) | Linearized charge pump having an offset | |
| JP6605988B2 (ja) | 半導体装置 | |
| US20090322436A1 (en) | Voltage-controlled oscillator | |
| US20040066220A1 (en) | High-speed high-current programmable charge-pump circuit | |
| JP2004274673A (ja) | Ｐｌｌ周波数シンセサイザ | |
| JPWO2010055619A1 (ja) | 周波数シンセサイザ、無線通信装置、及び無線通信装置の制御方法 | |
| US7741926B2 (en) | Frequency synthesizer having improved frequency hopping | |
| GB2430090A (en) | RF synthesizer | |
| JP5053413B2 (ja) | 同期回路 | |
| JP4735870B2 (ja) | 電圧制御発振器、周波数シンセサイザおよび発振周波数制御方法 | |
| US7394329B2 (en) | Analog varactor | |
| Wu et al. | Clocking circuits for a 16Gb/s memory interface |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071204 |