KR101268124B1 - 잡음 소거 기능을 갖는 루프 필터 - Google Patents

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Abstract

잡음 소거 기능을 갖는 루프 필터는 제 1 및 제 2 신호 경로 (720, 730), 연산 증폭기 (op-amp; 736), 및 잡음 소거 경로 (740) 를 포함한다. 제 1 신호 경로 (720) 는 제 1 신호에 대해 제 1 전달 함수 (예를 들어, 저역통과 응답) 를 제공한다. 제 2 신호 경로 (730) 는 제 2 신호에 대해 제 2 전달 함수 (예를 들어, 적분 응답) 를 제공한다. 제 2 신호는 제 1 신호보다 알파 팩터만큼 작고 제 1 신호의 스케일링된 버전이며, 여기서 알파는 1 보다 크다. 제 2 신호 경로에서의 커패시터 (734) 는 알파 팩터만큼 작게 스케일링될 수도 있다. 연산 증폭기는, 제 1 및 제 2 신호 경로에 커플링되고, 제 1 및 제 2 신호 경로로부터 신호들의 합산을 용이하게 하여 연산 증폭기 잡음을 갖는 제어 신호 (VCTRL) 를 발생시킨다. 잡음 소거 경로 (740) 는 연산 증폭기에 커플링되고, 제어 신호 내의 연산 증폭기 잡음을 소거하는데 이용되는 잡음 소거 신호를 제공한다. 제어 신고 (VCTRL) 및 잡음이 소거된 신호 (VN) 가, 전압 제어된 발진기 (VCO) 에 포함된 버랙터 (750) 의 각각의 노드들에 공급되어 VCO 의 위상 잡음을 개선시킬 수도 있다.
Figure R1020097001933
잡음 소거 기능, 연산 증폭기, 연산 증폭기 잡음, 발진기, 버랙터

Description

잡음 소거 기능을 갖는 루프 필터{LOOP FILTER WITH NOISE CANCELLATION}
배경
I. 분야
본 개시물은, 일반적으로, 전자 회로에 관한 것이고, 더욱 상세하게는 위상-동기 루프 (phase-locked loop) 에 이용하기 적절한 루프 필터에 관한 것이다.
II. 배경
통상적으로, 위상-동기 루프 (PLL; phase-locked loop) 는, 수많은 전자 회로에 이용되는데, 특히 통신 회로에서 중요하다. 예를 들어, 디지털 시스템은 클록 신호를 이용하여 동기 회로, 예를 들어, 플립-플롭을 트리거 (trigger) 한다. 송신기 및 수신기 시스템은, 각각 주파수 상향변환 및 하향변환을 위해 국부 발진기 (LO; local oscillator) 신호를 이용한다. 통상적으로, 무선 통신 시스템에 있어서의 무선 디바이스 (예를 들어, 셀룰러 폰) 는 디지털 회로에 대해 클록 신호를 이용하고 송신기 및 수신기 회로에 대해 LO 신호를 이용한다. 클록 신호 및 LO 신호는, 종종, PLL 내에서 동작하는 전압-제어 발진기 (VCO) 를 통해 발생된다.
통상적으로, PLL 은 VCO, 루프 필터, 및 다른 회로 블록들을 포함한다. 루프 필터는, 위상 에러 신호를 수신하고 필터링하며, VCO 에 대한 제어 신호를 발생시킨다. 루프 필터는, 집적 회로 (IC) 외부에 있는 별도의 회로 컴포넌트를 통해서 구현될 수도 있다. 비용을 절감하고 가능한 한 신뢰성을 개선시키기 위해, IC 상에서 루프 필터를 구현시키는 것이 바람직하다. 그러나, 루프 필터는 통상적으로 IC 의 큰 면적을 점유하는 큰 커패시터를 갖는다. 이 커패시터의 크기를 감소시키기 위해 다양한 방식이 이용될 수도 있다. 불행히도, 이러한 방식의 대부분의 상당한 양의 잡음을 PLL 에 도입시킨다. 이 잡음은, 성능을 저하시킬 수도 있고, VCO/PLL 의 사양을 낙후시키도록 유도할 수도 있다.
따라서, IC 상에서의 집적에 적절하고 우수한 성능을 갖는 루프 필터가 당업계에 요구된다.
개요
잡음 소거 기능을 갖는 개량된 루프 필터가 본 명세서에 개시된다. 일 실시형태에서, 루프 필터는 제 1 신호 경로, 제 2 신호 경로, 연산 증폭기 (op-amp), 및 잡음 소거 경로를 포함한다. 제 1 신호 경로는, 제 1 전류원으로부터 제 1 신호를 수신하고, 제 1 신호에 대해 제 1 전달 함수 (예를 들어, 저역통과 응답) 를 제공한다. 제 2 신호 경로는, 제 2 전류원으로부터 제 2 신호를 수신하고, 제 2 신호에 대해 제 2 전달 함수 (예를 들어, 적분 응답) 를 제공한다. 제 2 전류원은, 제 1 전류원보다 알파 배만큼 더 작은 출력 전류를 제공하고, 여기서, 알파는 1 보다 더 크다. 제 2 신호는 제 1 신호의 스케일링된 버전이고, 제 1 신호보다 알파 팩터만큼 작다. 제 1 신호 경로는 저항기 및 제 1 커패시터를 포함할 수도 있다. 제 2 신호 경로는, 알파만큼 더 작게 스케일링된 제 2 신호 때문에 알파 팩터만큼 더 작게 스케일링된 제 2 커패시터를 포함할 수도 있 다. 더욱 작은 커패시터 크기는 루프 필터로 하여금 IC 상의 집적에 상당히 적합하게 한다.
연산 증폭기는 제 1 신호 경로 및 제 2 신호 경로에 커플링되고, 제 1 신호 경로 및 제 2 신호 경로로부터의 신호들의 합산을 용이하게 하여 연산 증폭기 잡음을 갖는 제어 신호를 발생시킨다. 후술하는 바와 같이, 연산 증폭기, 제 1 신호 경로 및 제 2 신호 경로가 다양한 방식으로 커플링될 수도 있다. 잡음 소거 경로는, 연산 증폭기에 직접적으로 또는 간접적으로 커플링되고, 제어 신호내의 연산 증폭기 잡음을 소거하는데 이용되는 잡음 소거 신호를 제공한다. 제어 신호 및 잡음 소거 신호는 조절가능한 회로 엘리먼트, 예를 들어, 버랙터 (varactor) 에 공급될 수도 있다. 이 회로 엘리먼트는, 제어 신호에 의해 제어될 수도 있고, 잡음 소거 신호에 의해 소거된 연산 증폭기 잡음을 가질 수도 있다.
본 발명의 다양한 양태 및 실시형태는 이하 더욱 상세하게 설명된다.
도면의 간단한 설명
본 발명의 특징 및 특성은, 도면과 관련하여 취해질 때 이하에 설명되는 상세한 설명으로부터 더욱 명백해질 것이며, 도면 전체에 걸쳐서 유사한 참조 문자는 그에 상응하게 식별된다.
도 1 은 PLL 의 블록도를 나타낸다.
도 2a 는 단일-경로 루프 필터의 주파수 응답을 나타낸다.
도 2b 는 이중-경로 루프 필터의 주파수 응답을 나타낸다.
도 3 은 수동형 단일-경로 루프 필터를 나타낸다.
도 4 는 수동형 이중-경로 루프 필터를 나타낸다.
도 5 는 2 개의 연산 증폭기를 갖는 능동형 이중-경로 루프 필터를 나타낸다.
도 6a 및 도 6b 는 단일 연산 증폭기를 갖는 능동형 이중-경로 루프 필터를 나타낸다.
도 7a 내지 도 7d 는 잡음 소거 기능을 갖는 능동형 이중-경로 루프 필터를 나타낸다.
도 8 은 3 개의 루프 필터 설계에 대한 루프 필터 출력 잡음을 나타낸다.
도 9 는 잡음 소거 기능을 갖는 이중-경로 루프 필터 및 VCO 를 나타낸다.
도 10 은 잡음 소거에 의해 루프 필터링을 수행하기 위한 프로세스를 나타낸다.
도 11 은 무선 디바이스의 블록도이다.
상세한 설명
본 명세서에서 단어 "예시적인" 은 "예, 예시, 또는 실례로서 기능하는" 을 의미하는 것으로 이용된다. "예시적인" 으로서 본 명세서에 설명된 임의의 실시형태 또는 설계는 다른 실시형태 또는 설계에 대해서도 바람직하고 이점을 가지는 것으로 구성될 필요는 없다.
도 1 은, 위상-주파수 검출기 (PFD; 110), 전하 펌프 (CP; 120), 루프 필터 (LF; 130), 전압-제어 발진기 (VCO; 140), 및 분배기 (150) 를 포함하는 위상-동기 루프 (PLL; 100) 의 블록도를 나타낸다. VCO (140) 는, 루프 필터 (130) 로부터의 제어 신호 VCTRL 에 의해 결정된 주파수를 갖는 발진기 신호를 생성한다. 분배기 (150) 는, 주파수에 있어서 발진기 신호를 N 팩터만큼 나누고, 피드백 신호를 제공한다. 일반적으로, N≥1 이며 또한 N 은 정수 값 또는 비정수 값일 수도 있다.
위상-주파수 검출기 (110) 는 기준 신호 및 피드백 신호를 수신하고, 상기 2 개 신호들의 위상들을 비교하고, 이 2 개의 신호들 사이의 위상차/위상 에러를 나타내는 검출기 신호를 제공한다. 전하 펌프 (120) 는, 검출된 위상 에러에 비례하는 에러 신호 ICP 를 발생시킨다. 루프 필터 (130) 는, 이 에러 신호를 필터링하고, VCO (140) 에 대해 제어 신호를 제공한다. 루프 필터 (130) 는, 피드백 신호의 위상 또는 주파수가 기준 신호의 위상 또는 주파수에 동기 (lock) 되도록, 제어 신호를 조절한다.
루프 필터 (130) 는, PLL (100) 에 대한 원하는 폐쇄-루프 응답을 달성하도록 통상적으로 선택된 주파수 응답을 갖는다. 예를 들어, 루프 필터 (130) 의 주파수 응답은 획득 (acquisition) 및 트래킹 성능과 PLL 잡음 성능 사이에서의 트레이드 오프 (tradeoff) 에 기초하여 선택될 수도 있다.
도 2a 는 루프 필터 (130) 의 주파수 응답 (210) 의 플롯을 나타낸다. 주파수 응답 (210) 은, 직류 전류 (DC) 에서의 제 1 극, 주파수 ω1 에서의 제로 (zero), 주파수 ω2 에서의 제 2 극을 포함한다. DC 에서의 제 1 극은, DC 에서 ω1 로의 매 10 의 주파수마다 -20 데시벨 (dB) 의 슬로프를 초래한다. ω1 에서의 제로는 ω1 내지 ω2 의 플랫 주파수 응답 (flat frequency response) 을 초래한다. ω2 에서의 제 2 극은 ω2 에서 앞으로 매 10 마다 -20dB 의 슬로프를 초래한다.
도 3 은, 도 2a 에 도시된 주파수 응답 (210) 을 제공할 수 있는 루프 필터 (310) 의 개략적인 도면이다. 루프 필터 (310) 는 저항기 (324) 및 커패시터 (326 및 328) 를 포함한다. 저항기 (324) 및 커패시터 (326) 는 직렬로 노드 X 와 회로 접지 사이에 커플링된다. 커패시터 (328) 는 노드 X 와 회로 접지 사이에 커플링된다. 전하 펌프 (120) 로부터의 전류원 (322) 은 노드 X 를 구동하고, 이는, VCO (140) 에 대해 제어 전압 VCTRL 을 제공한다. 바람직한 루프 필터 주파수 응답은, 저항기 (324), 커패시터 (326 및 328), 및 전류원 (322) 에 대한 적절한 값을 선택함으로써 획득될 수도 있다.
도 2a 를 다시 참조하여, 제로의 위치는 도 3 에서의 저항기 (324) 및 커패시터 (326), 또는 ω1=1/R·C1 에 의해 결정된다. 제 2 극의 위치는, 저항기 (324) 및 주로 커패시터 (328) 에 의해 결정되고, 또는 ω2
Figure 112009005838568-pct00001
1/R·C2 에 의해 결정된다. 통상적으로, ω1 가 ω2 보다 (예를 들어, 크기의 차수 이상으로 더 작음) 훨씬 더 작기 때문에, 통상적으로 커패시터 C1 는 커패시터 C2 보다 (예를 들 어, 크기의 차수 이상으로 더 큼) 훨씬 더 크다. 루프 필터 (310) 가 집적 회로 (IC) 상에서 구현되는 경우, 커패시터 C1 는 커패시터 C2 보다 훨씬 더 큰 면적을 점유할 수도 있다. 이는, IC 상에서의 루프 필터 (310) 의 집적이 비용면에서 실현 불가능하게 할 수도 있다.
커패시터 C1 의 크기를 감소시키기 위해, 도 3 의 루프 필터 (310) 는 2 개의 신호 경로로 분할될 수도 있다. 하나의 신호 경로는 적분 응답을 제공할 수도 있고, 이는 DC 에서 하나의 극을 갖는 주파수 응답일 수도 있다. 다른 신호 경로는 저역통과 응답을 제공할 수도 있고, 이는 주파수 ω 에서 하나의 극을 갖는 주파수 응답일 수도 있다. 각각의 신호 경로는 크기가 적절하게 조절된 커패시터로 설계될 수도 있다. 2 개의 신호 경로의 출력들이 합산되어 루프 필터에 대한 원하는 주파수 응답을 갖는 제어 전압을 획득할 수도 있다.
도 4 는, 도 2a 에 도시된 주파수 응답과 유사한 주파수 응답을 제공할 수 있는 이중-경로 루프 필터 (410) 의 개략적인 도면을 나타낸다. 루프 필터 (410) 는 제 1 신호 경로 (420), 제 2 신호 경로 (430), 및 합산기 (440) 를 포함한다. 제 1 신호 경로 (420) 는, 합산기 (440) 의 일 출력부와 회로 접지 사이에 병렬로 커플링되는 저항기 (424) 및 커패시터 (426) 를 포함한다. 전하 펌프 (120) 로부터의 전류원 (422) 은 저항기 (424) 및 커패시터 (426) 를 구동한다. 제 2 신호 경로 (430) 는 합산기 (440) 의 다른 출력부와 회로 접지 사이에 커플링되는 커패시터 (434) 를 포함한다. 전하 펌프 (120) 로부터의 전류원 (432) 은 커패시터 (434) 를 구동한다. 합산기 (440) 는 2 개의 입력을 합산하여, VCO (140) 에 대해 제어 전압 VCTRL 을 제공한다.
제 1 신호 경로 (420) 는 H1(s) 의 전달 함수를 갖는데, 이 전달 함수는 이하와 같이 표현될 수도 있다.
Figure 112009005838568-pct00002
식(1)
H1(s) 는 ω2=1/R·C2 에서 하나의 극을 갖는 저역통과 응답이다.
제 2 신호 경로 (430) 는 H2(s) 의 전달 함수를 갖는데, 이 전달 함수는 이하와 같이 표현될 수도 있다.
Figure 112009005838568-pct00003
식(2)
H2(s) 는 DC 에서 하나의 극을 갖는 적분 응답이다.
루프 필터 (410) 는 H(s) 의 전체 전달 함수를 갖는데, 이 전달 함수는 이하와 같이 표현될 수도 있다.
Figure 112009005838568-pct00004
식(3)
도 2b 는, 도 4 의 이중-경로 루프 필터 (410) 에 대한 전체 전달 함수 H(s) 의 주파수 응답 (220) 의 플롯을 나타낸다. 주파수 응답 (220) 은, DC 에서의 제 1 극, 주파수 ω'1 에서의 제로, 주파수 ω'2 에서의 제 2 극을 포함한다. C1 가 C2 보다 훨씬 더 크기 때문에, 제로의 위치는 저항기 (424) 및 주로 커패시터 (434) 에 의해 결정되고, 또는 ω'1
Figure 112009005838568-pct00005
1/R·C1 에 의해 결정된다. 제 2 극의 위치는 저항기 (424) 및 주로 커패시터 (426) 에 의해 결정되며, 또는 ω'2 =1/R·C2 에 의해 결정된다. 바람직한 루프 필터 주파수 응답은, 저항기 (424), 커패시터 (426 및 434), 및 전류원 (422 및 432) 에 대해 적절한 값을 선택함으로써 획득될 수도 있다.
루프 필터 (410) 의 2 개의 신호 경로 (420 및 430) 는 커패시터 값들을 선택하는데 있어서 유연성을 제공한다. 도 4 에 도시된 바와 같이, 전류원 (422) 은 전류 ICP 를 제공할 수도 있는 반면, 전류원 (432) 은 ICP /α 의 전류를 제공할 수도 있는데, 여기서 α>1 이다. 그리하여, 이는, 커패시터 (434) 로 하여금 α 팩터만큼 더 작게 스케일링되게 한다. 예를 들어, α=10 인 경우, 커패시터 (434) 는 C1/10 의 커패시턴스를 가질 수도 있고, 이에 따라, 도 3 의 루프 필터 (310) 내의 커패시터 (326) 보다 10 배 더 작을 수도 있다. 더 작은 커패시터 크기는 루프 필터 (410) 로 하여금 IC 상부에 집적되도록 할 수도 있다.
이중-경로 루프 필터 (410) 는 다양한 방식으로 구현될 수도 있다. 루프 필터 (410) 의 몇몇 예시적인 설계가 이하 설명된다.
도 5 는, 도 4 의 루프 필터 (410) 에 대한 일 설계인, 루프 필터 (510) 의 개략적인 도면을 나타낸다. 루프 필터 (510) 는, 제 1 신호 경로 (520), 제 2 신호 경로 (530), 및 합산 회로 (540) 를 포함한다. 제 1 신호 경로 (520) 는 저항기 (524), 커패시터 (526), 및 연산 증폭기 (528) 를 포함한다. 저항기 (524) 및 커패시터 (526) 는 연산 증폭기 (528) 의 출력부와 반전 입력부 사이에서 병렬로 커플링된다. 전하 펌프 (120) 로부터의 전류원 (522) 은 연산 증폭기 (528) 의 반전 입력부를 구동시킨다. 제 2 신호 경로 (530) 는, 연산 증폭기 (546) 의 비반전 입력부와 회로 접지 사이에 커플링된 커패시터 (534) 를 포함한다. 전하 펌프 (120) 로부터의 전류원 (532) 은 연산 증폭기 (546) 의 비반전 입력부 및 커패시터 (534) 를 구동한다. 합산 회로 (540) 는 저항기 (542 및 544) 및 연산 증폭기 (546) 를 포함한다. 저항기 (542) 는 연산 증폭기 (528) 의 출력부와 연산 증폭기 (546) 의 반전 입력부 사이에 커플링된다. 저항기 (544) 는 연산 증폭기 (546) 의 반전 입력부와 출력부 사이에 커플링된다. 연산 증폭기 (546) 는 VCO (140) 에 대해 제어 전압 VCTRL 을 제공한다.
루프 필터 (510) 는 바람직한 루프 필터 주파수 응답을 제공하고 커패시터 (534) 의 크기를 감소시키는 목표를 달성한다. 그러나, 루프 필터 (510) 는 2 개의 연산 증폭기들을 이용하여 원하는 기능을 달성한다. 이들 연산 증폭기들은 제어 전압 VCTRL 에 나타내는 연산 증폭기 잡음을 발생시킨다. 또한, 큰 (예를 들어, 레일-투-레일) 전압 스윙이 연산 증폭기 (546) 의 비반전 입력부에 나타난다.
도 6a 는, 도 4 의 루프 필터 (410) 에 대한 다른 설계인, 루프 필터 (610) 의 개략적인 도면을 나타낸다. 루프 필터 (610) 는, 제 1 신호 경로 (620), 제 2 신호 경로 (630), 및 합산 회로를 포함한다. 제 1 신호 경로 (620) 는, 저항기 (624) 및 커패시터 (626) 를 포함한다. 저항기 (624) 는 연산 증폭기 (636) 의 출력부와 노드 A 사이에 커플링된다. 커패시터 (626) 는 노드 A 와 회로 접지 사이에 커플링된다. 전하 펌프 (120) 로부터의 전류원 (622) 은 노드 A 를 구동시키고, 이는, 제어 전압 VCTRL 을 제공한다. 제 2 신호 경로 (630) 는 연산 증폭기 (636) 의 비반전 입력부와 회로 접지 사이에 커플링된 커패시터 (634) 를 포함한다. 전하 펌프 (120) 로부터의 전류원 (632) 은 커패시터 (634) 를 구동시킨다. 연산 증폭기 (636) 는 합산 기능을 수행한다.
루프 필터 (610) 는 단지 하나의 연산 증폭기 (636) 를 이용하여 전술한 바와 같은 목표를 달성한다. 그러나, 이 연산 증폭기는 제어 전압 VCTRL 에 나타나는 연산 증폭기 잡음을 발생시킨다. 또한, 연산 증폭기 (636) 의 비반전 입력부에 큰 전압 스윙이 나타난다.
도 6b 는, 도 4 의 루프 필터 (410) 에 대한 또 다른 설계인, 루프 필터 (612) 의 개략적인 도면을 나타낸다. 루프 필터 (612) 는, 제 1 신호 경로 (620), 제 2 신호 경로 (640), 및 합산 회로를 포함한다. 제 2 신호 경로 (640) 는, 연산 증폭기 (646) 의 반전 입력부와 출력부 사이에 커플링된 커패시터 (644) 를 포함한다. 또한, 전하 펌프 (120) 로부터의 전류원 (642) 은 연산 증폭기 (646) 의 반전 입력부에 커플링되고, 커패시터 (644) 를 구동한다. 전류 원 (642) 은 도 6a 의 전류원 (632) 과는 반대 방향으로 커플링된다. 이는, 전류원 (642) 은 도 6b 의 연산 증폭기 (646) 의 반전 입력부에 커플링되는 반면에, 전류원 (632) 은 도 6a 의 연산 증폭기 (636) 의 비반전 입력부에 커플링되기 때문이다.
루프 필터 (612) 는, 하나의 연산 증폭기만을 이용하여 전술한 목표를 달성하고, 연산 증폭기 (646) 의 반전 입력부에서의 큰 전압 스윙을 회피한다. 그러나, 연산 증폭기 (646) 는 제어 전압 VCTRL 에 나타나는 연산 증폭기 잡음을 발생시킨다.
일반적으로, 루프 필터에서의 연산 증폭기로부터의 잡음은 루프 필터에 의해 제어된 VCO 의 위상 잡음을 현저하게 열화시킬 수도 있다. 열화량은, 일 예시적인 PLL 설계에 대해 측정되었다. 예를 들어, 도 3 에 도시된 것과 같이, 이러한 PLL 설계에 대해, VCO 의 집적 위상 잡음은 오프-칩 수동형 루프 필터를 이용하는 PLL 을 통해서 먼저 측정되었다. 예를 들어, 도 6a 또는 도 6b 에 도시된 바와 같이, PLL 이 연산 증폭기를 갖는 온-칩 능동형 이중-경로 루프 필터를 채용할 때, 동일한 VCO 의 집적 위상 잡음은 대략적으로 3dB 만큼 열화되는 것이 발견되었다. 위상 잡음에서의 이러한 열화량은, VCO 로 하여금 더욱 작은 위상 잡음 마진을 가지도록 하고, 또는 더욱 나쁜 상황에서는, 위상 잡음 사양을 실패하게 할 수도 있다.
일 양태에서, 잡음 소거 기능을 갖는 개량된 이중-경로 루프 필터가 기재된 다. 잡음 소거는, 잡음을 제거, 감소, 억제, 또는 완화하도록 시도하는 프로세스를 지칭한다. 본 명세서에 설명된 개량된 루프 필터는, 바람직한 루프 필터 주파수 응답을 제공하고, 상당한 양의 연산 증폭기 잡음을 도입하지 않고 커패시터 크기를 감소시키는 목표를 달성한다. 따라서, 개량된 루프 필터는 IC 상의 집적에 적절하다. 또한, 우수한 위상 잡음 성능이 잡음 소거 기능을 갖는 온-칩 루프 필터에 의해 제어된 VCO 에 대해 달성될 수도 있다.
도 7a 는, 잡음 소거 기능을 갖는 이중-경로 루프 필터 (710) 의 일 실시형태의 개략적인 도면을 나타낸다. 루프 필터 (710) 는 도 4 의 루프 필터 (410) 에 대한 새로운 설계이고, 도 1 의 루프 필터 (130) 에 이용될 수도 있다. 루프 필터 (710) 는, 제 1 신호 경로 (720), 제 2 신호 경로 (730), 합산 회로, 및 잡음 소거 경로 (740) 를 포함한다. 제 1 신호 경로 (720) 는, 도 6a 에서 저항기 (624) 및 커패시터 (626) 각각에 대해 전술된 바와 같이 커플링된 저항기 (724) 및 커패시터 (726) 를 포함한다. 전하 펌프 (120) 로부터의 전류원 (722) 은 제 1 신호 경로를 구동시킨다. 제 2 신호 경로 (730) 는, 도 6b 에서의 커패시터 (644) 에 대해 상술한 바와 같이 커플링된 커패시터 (734) 를 포함한다. 전하 펌프 (120) 로부터의 전류원 (732) 은 제 2 신호 경로를 구동한다. 연산 증폭기 (736) 는 2 개의 신호 경로들로부터의 신호들에 대한 합산 기능을 수행한다.
도 7a 에 도시된 실시형태에서, 잡음 소거 경로 (740) 는 저항기 (742) 및 커패시터 (744) 를 포함한다. 저항기 (742) 는 연산 증폭기 (736) 의 반전 입 력부와 노드 B 사이에 커플링된다. 커패시터 (744) 는 노드 B 와 회로 접지 사이에 커플링된다. 저항기 (742) 및 커패시터 (744) 는 저항기 (724) 및 커패시터 (726) 과 동일한 -3dB 대역폭을 갖는다. 이는, (적어도 저주파수에서) 노드 A 에서의 연산 증폭기 잡음과 유사한 특성을 갖는 노드 B 에서의 연산 증폭기 잡음을 초래한다.
노드 A 는 VCO (140) 에 대해 제어 전압 VCTRL 을 제공한다. 노드 B 는 잡음 소거 전압 VN 을 제공한다. 가변 커패시터 (버랙터; 750) 는 노드 A 와 노드 B 사이에 커플링된다. 버랙터 (750) 에 걸친 전압은: VVAR = VCTRL - VN 으로 주어질 수도 있다. VN 이 도 7a 에 도시된 실시형태에서 가상 접지에 있기 때문에, 버랙터 (750) 에 걸친 전압은 VCTRL 과 필수적으로 동일하다.
루프 필터 (710) 는 이하와 같이 동작한다. 제 1 신호 경로 (720) 에 대해, 연산 증폭기 (736) 가 낮은 출력 임피던스를 갖기 때문에, 전류원 (722), 저항기 (724), 및 커패시터 (726) 는 도 4 의 전류원 (422), 저항기 (424), 및 커패시터 (426) 와 본질적으로 동일한 방식으로 커플링된다. 제 2 신호 경로 (730) 에 대해, 연산 증폭기 (736) 가 또한 높은 입력 임피던스를 갖기 때문에, 전류원 (732) 및 커패시터 (734) 는 본질적으로 도 4 의 전류원 (432) 및 커패시터 (434) 와 동일한 방식으로 커플링된다. 비-반전 입력부가 회로 접지에 커플링되어 있기 때문에, 연산 증폭기 (736) 의 반전 입력부는 가상 접지에 있다. 따라서, 연산 증폭기 (736) 의 반전 입력부에서의 전압 스윙은 최소이다. 연산 증폭기 (736) 는, 전류원 (732) 으로부터의 전류 ICP/α 및 커패시터 (734) 의 커패시턴스 C1/α 에 의해 결정된 출력 전압을 제공한다. 연산 증폭기 출력 전압은 저항기 (724) 를 통해서 전류로 변환되고, 노드 A 에서 전류원 (722) 으로부터의 전류 ICP 와 합산된다.
명확하게, 모든 연산 증폭기 잡음은 이하의 설명에서의 연산 증폭기의 출력을 지칭한다. 연산 증폭기 (736) 로부터의 잡음은 저항기 (724) 와 커패시터 (726) 으로 구성된 제 1 연산 증폭기 잡음 경로를 통해서 이동한다. 또한, 연산 증폭기 (736) 로부터의 잡음은, 커패시터 (734), 저항기 (742), 및 커패시터 (744) 로 구성된 제 2 연산 증폭기 잡음 경로를 통해서 이동한다. 제 2 잡음 경로를 통한 연산 증폭기 잡음은, 특히 저주파수에서, 제 1 잡음 경로를 통한 연산 증폭기 잡음과 대략 동일하다. 다음으로, 이 동일한 연산 증폭기 잡음은 버랙터 (750) 의 양 말단들/단부들에 제공된다. 버랙터 (750) 의 일 말단에서 연산 증폭기 잡음은 본질적으로 버랙터의 다른 말단에서의 연산 증폭기 잡음을 소거한다. 그후, 잡음 소거가 효과적인 것이라고 가정하면, 버랙터 (750) 는 전류원 (722 및 732) 으로부터의 바람직한 신호만을 관찰한다.
도 7b 는 잡음 소거 기능을 갖는 이중-경로 루프 필터 (712) 의 일 실시형태의 개략적인 도면이고, 이는, 도 4 의 루프 필터 (410) 에 대한 다른 신규의 설계이다. 루프 필터 (712) 는, 저항기 (742) 및 커패시터 (744) 를 제외하고는, 도 7a 에서의 루프 필터 (710) 에서의 모든 회로 엘리먼트들을 포함한다. 도 7b 에 도시된 실시형태에서, 제 1 신호 경로 (720) 에 대해, 커패시터 (726) 는 (노드 A 와 회로 접지 사이 대신에) 노드 A 와 연산 증폭기 (736) 의 출력부 사이에 커플링된다. 잡음 소거 경로 (740) 에 대해, 연산 증폭기 (736) 의 반전 입력부는 배선 (746) 을 통해서 노드 B 에 커플링되고, 이는, 잡음 소거 전압 VN 을 제공한다. 제 1 연산 증폭기 잡음 경로는 저항기 (724) 및 커패시터 (726) 를 경유한다. 제 2 연산 증폭기 잡음 경로는 커패시터 (734) 및 배선 (746) 을 경유한다. 제 2 잡음 경로를 통한 연산 증폭기 잡음은, 특히 저주파수에서, 제 1 잡음 경로를 통한 연산 증폭기 잡음과 유사하다. 따라서, 연산 증폭기 잡음은 본질적으로 버랙터 (750) 에서 소거되고, 그리하여 전류원 (722 및 732) 으로부터의 바람직한 신호를 대개 관찰한다.
도 7c 는, 도 4 의 루프 필터 (410) 에 대한 또 다른 새로운 설계인, 잡음 소거 기능을 갖는 이중-경로 루프 필터 (714) 의 일 실시형태의 개략적인 도면을 나타낸다. 루프 필터 (714) 는, 도 7b 의 루프 필터 (712) 의 모든 회로 엘리먼트들을 포함한다. 도 7c 에 도시된 실시형태에서, 제 1 신호 경로 (720) 에 대해, 저항기 (724) 및 커패시터 (726) 는 연산 증폭기 (736) 의 반전 입력부와 출력부 사이에 병렬로 커플링된다. 또한, 전류원 (722) 은 연산 증폭기 (736) 의 반전 입력부 (노드 A) 에 커플링되고, 저항기 (724) 와 커패시터 (726) 를 구동한다. 제 2 신호 경로 (730) 에 대해, 커패시터 (734) 는 노드 B 와 연산 증폭기 (736) 의 출력부 사이에 커플링된다. 또한, 전류원 (732) 은 노드 B 에 커플링되고, 커패시터 (734) 를 구동한다. 잡음 소거 경로 (740) 에 대해, 전류원 (732) 및 커패시터 (734) 는 배선 (746) 을 통해서 노드 B 에 커플링되어, 잡음 소거 전압 VN 을 제공한다.
제 1 연산 증폭기 잡음 경로는 저항기 (724) 와 커패시터 (726) 를 경유한다. 제 2 연산 증폭기 잡음 경로는 커패시터 (734) 와 배선 (746) 을 경유한다. 제 2 잡음 경로를 통한 연산 증폭기 잡음은, 특히 저주파수에서, 제 1 잡음 경로를 통한 연산 증폭기 잡음과 유사하다. 따라서, 연산 증폭기 잡음은 본질적으로 버랙터 (750) 에서 소거된다.
도 7d 는, 도 4 의 루프 필터 (410) 에 대한 또 다른 새로운 설계인, 잡음 소거 기능을 갖는 이중-경로 루프 필터 (716) 의 일 실시형태의 개략적인 도면을 나타낸다. 루프 필터 (716) 는 도 7b 에서 루프 필터 (712) 의 모든 회로 엘리먼트들을 포함한다. 도 7d 에 도시된 실시형태에서, 제 1 신호 경로 (720) 에 대해, 저항기 (724) 및 커패시터 (726) 는 도 7b 에 대해 상술한 바와 같다. 제 2 신호 경로 (730) 에 대해, 커패시터 (734) 는 노드 B 와 연산 증폭기 (736) 의 출력부 사이에 커플링된다. 또한, 전류원 (732) 은 노드 B 에 커플링되어, 커패시터 (734) 를 구동한다. 연산 증폭기 (736) 는 그 출력부에 커플링된 반전 입력부 및 회로 접지에 커플링된 비반전 입력부를 갖는다. 따라서, 연산 증폭기 (736) 는 단위 이득 버퍼 (unity gain buffer) 로서 동작한다. 잡음 소거 경로 (740) 에 대해, 전류원 (732) 및 커패시터 (734) 는, 배선 (746) 을 통해서 노드 B 에 커플링되며, 잡음 소거 전압 VN 을 제공한다.
제 1 연산 증폭기 잡음 경로는 저항기 (724) 및 커패시터 (726) 를 경유한다. 제 2 연산 증폭기 잡음 경로는 커패시터 (734) 및 배선 (746) 을 경유한다. 제 2 잡음 경로를 통한 연산 증폭기 잡음은, 특히 저주파수에서, 제 1 잡음 경로를 통한 연산 증폭기 잡음과 유사하다. 따라서, 연산 증폭기 잡음은 본질적으로 버랙터 (750) 에서 소거된다.
도 7a 내지 도 7d 는 잡음 소거 기능을 갖는 이중-경로 루프 필터의 몇몇 실시형태들을 나타낸다. 또한, 잡음 소거 기능을 갖는 이중-경로 루프 필터는 다양한 다른 설계로 구현될 수도 있고, 이것이 본 발명의 범위 내에 있다. 일반적으로, 루프 필터는 원하는 신호와 원하지 않는 연산 증폭기 잡음을 갖는 제 1 출력 신호 및 원하지 않는 연산 증폭기 잡음을 갖는 제 2 출력 신호를 제공한다. 그후, 제 1 및 제 2 출력 신호가 제공되는 회로 엘리먼트 (예를 들어, 버랙터) 는 양 단부에서 유사한 연산 증폭기 잡음을 관찰하고, 연산 증폭기 잡음은 본질적으로 소거될 것이다. 잡음 소거의 유효성은, 제 2 출력 신호내의 연산 증폭기 잡음이 제 1 출력 신호내의 연산 증폭기 잡음과 얼마나 잘 매칭하는지에 의존한다. 제 1 및 제 2 연산 증폭기 잡음 경로는, 제 2 출력 신호내의 연산 증폭기 잡음이 관심있는 주파수 범위에 걸쳐서 제 1 출력 신호내의의 연산 증폭기 잡음과 매칭하도록, 설계될 수도 있다.
도 8 은, 몇몇 예시적인 루프 필터 설계에 대한 출력 잡음의 플롯을 나타낸다. 플롯 (810) 은, 예를 들어, 도 3 에 도시된 것과 같은 수동형 컴포넌트를 갖는 오프-칩 루프 필터에 대한 출력 잡음 응답을 나타낸다. 플롯 (812) 은, 도 6a 또는 도 6b 에 도시된 것과 같은 잡음 소거 기능을 갖지 않는 온-칩 능동형 이중-경로 루프 필터에 대한 출력 잡음 응답을 나타낸다. 플롯 (812) 은, 저주파수에서의 연산 증폭기 잡음이 루프 필터 출력 잡음에 현저하게 부가된 것을 나타낸다. 플롯 (814) 은, 도 7b 에 도시된 것과 같은 잡음 소거 기능을 갖는 온-칩 능동형 이중-경로 루프 필터에 대한 출력 잡음 응답을 나타낸다. 플롯 (814) 은, 연산 증폭기 잡음이 본질적으로 잡음 소거 신호 VN 에 의해 소거된 것을 나타낸다. 잡음 소거 기능을 갖는 온-칩 능동형 이중-경로 루프 필터의 잡음 성능은, 오프-칩 수동형 루프 필터의 잡음 성능과 비교가능하다.
도 9 는, 도 1 의 VCO (140) 의 일 실시형태 및 이중-경로 루프 필터 (712) 의 개략적인 도면을 나타낸다. 이 실시형태에서, VCO (140) 는 CMOS (complementary metal-oxide semiconductor) 를 통해서 구현되고, 증폭기 (910) 및 공진 탱크 회로 (920) 를 포함한다.
증폭기 (910) 는 N-채널 MOS (N-MOS) 트랜지스터 (912a 및 912b) 및 P-채널 MOS (P-MOS) 트랜지스터 (914a 및 914b) 로 구성된다. 트랜지스터 (912a 및 914a) 는 제 1 인버터를 형성하고, 트랜지스터 (912b 및 914b) 는 제 2 인버터를 형성한다. 트랜지스터 (912a) 는 회로 접지에 커플링된 소스, 트랜지스터 (914a) 의 드레인에 커플링된 드레인, 및 노드 V+ OSC 에 커플링된 게이트를 갖는다. 트랜지스터 (914a) 는 전원 VDD 에 커플링된 소스, 트랜지스터 (912a) 의 드레인에 커플링된 드레인, 및 노드 V+ OSC 에 커플링된 게이트를 갖는다. 트랜지스터 (912b 및 914b) 는 트랜지스터 (912a 및 914a) 와 각각 유사한 방식으로 커플링된다. 노드 V+ OSC 및 V- OSC 는, 제 1 인버터의 입력 및 출력을 각각 나타낸다. 또한, 노드 V- OSC 및 V+ OSC 는 제 2 인버터의 입력 및 출력을 각각 나타낸다. 따라서, 제 1 및 제 2 인버터는 폐쇄-루프 구성으로 직렬로 커플링된다. 노드 V+ OSC 및 V- OSC 는 VCO (140) 의 상이한 출력을 나타내고, 발진기 신호를 제공한다.
공진 탱크 회로 (920) 는, 인덕터 (922), 버랙터 (924a 및 924b), 커패시터 (926a 및 926b), 및 저항기 (928a 및 928b) 로 구성된다. 인덕터 (922) 는 노드 V+ OSC 와 노드 V- OSC 사이에 커플링된다. 버랙터 (924a) 는 노드 A 에 커플링된 애노드 및 노드 Sa 에 커플링된 캐소드를 갖는다. 커패시터 (926a) 는 노드 Sa 및 노드 V- OSC 사이에 커플링된다. 저항기 (928a) 는 노드 B 와 노드 Sa 사이에 커플링된다. 버랙터 (924b), 커패시터 (926b), 및 저항기 (928b) 는 버랙터 (924a), 커패시터 (926a), 및 저항기 (928a) 와 각각 유사한 방식으로 커플링된다.
탱크 회로 (920) 에서, 버랙터 (924a 및 924b) 는 루프 필터 (712) 로부터의 제어 전압 VCTRL 에 의해 조절될 수도 있는 가변 커패시턴스를 제공한다. 버랙터 (924a 및 924b) 의 커패시턴스 및 인덕터 (922) 의 인덕턴스는, VCO (140) 으로부터의 발진기 신호의 주파수를 결정하는 탱크 회로 (920) 의 공진 주파수를 결정한다. 커패시터 (926a 및 926b) 는 DC 블로킹을 제공하여 노드 (Sa 및 Sb) 로 하여금 원하는 전압에 바이어싱되도록 한다. 저항기 (928a 및 928b) 는 노드 (Sa 및 Sb) 에 대한 분리를 제공한다.
루프 필터 (712) 는 전하 펌프 (120) 에서의 전류원 (722 및 732) 으로부터 전류를 수신하고, VCO (140) 내의 버랙터 (924a 및 924b) 에 대한 제어 전압 VCTRL 뿐만 아니라 잡음 소거 전압 VN 을 발생시킨다. 노드 A 는 낮은 임피던스이고, 루프 필터 (712) 로부터의 제어 신호를 전달한다. 노드 B 는 높은 임피던스이고, 낮은 누설을 갖고, 본질적으로 어떠한 신호 스윙도 없다. 연산 증폭기 (736) 의 비반전 입력부는 기준 전압 VREF 에 커플링될 수도 있다. 그리하여, 노드 (Sa 및 Sb) 에서의 DC 전압은 VREF 와 동일할 수도 있다. 따라서, 버랙터 (924a 및 924b) 에 대한 바이어스 전압은 연산 증폭기 (736) 의 비반전 입력부에 적절한 기준 전압을 인가함으로써 설정될 수도 있다.
도 9 는, 잡음 소거 기능을 갖는 이중-경로 루프 필터에 의해 제어될 수도 있는 예시적인 VCO 를 나타낸다. 본 명세서에 설명된 이중-경로 루프 필터는 다른 VCO 뿐만 아니라 다른 유형의 발진기 (예를 들어, 전류 제어 발진기 (ICO; current controlled oscillator), 전압 제어 수정 발진기 (VCXO; voltage controlled crystal oscillator) 등) 에 대해 이용될 수도 있다. 또한, 본 명세서에 설명된 이중-경로 루프 필터는, (도 1 에서 분주기 비율이 정수값인 경우) 정수-N PLL 뿐만 아니라 (N 이 정수값이 아닌 경우) 분수-N PLL 과 같은 다양한 유형의 PLL 에 이용될 수도 있다. 제 1 및 제 2 신호 경로는 원하는 전달 함수를 제공하도록 설계될 수도 있다. 예를 들어, 제 1 신호 경로에서의 커패시터 C2 는 더 높은 차수의 저역통과 필터로 교체되어 분수-N PLL 에 대한 더욱 정확한 롤-오프를 달성할 수도 있다.
도 10 은, 잡음 소거에 의해 루프 필터링을 수행하기 위한 프로세스 (1000) 의 일 실시형태를 나타낸다. 제 1 및 제 2 신호는 전하 펌프에서 제 1 및 제 2 전류원에 의해 각각 생성된다 (블록 (1012)). 제 2 전류원은 제 1 전류원의 전류보다 알파 배만큼 더 작은 전류를 제공하며, 여기서, 알파는 1 보다는 크고, 예를 들어, 10 이상일 수도 있다. 제 2 신호는 제 1 신호의 스케일링된 버전이고, 제 1 신호보다 알파 팩터만큼 더 작다.
제 1 신호는, 제 1 신호에 대해 제 1 전달 함수 (예를 들어, 저역통과 응답) 를 제공하는 제 1 신호 경로를 통해서 통과된다 (블록 (1014)). 제 2 신호는 제 2 신호에 대해 제 2 전달 함수 (예를 들어, 적분 응답) 를 제공하는 제 2 신호 경로를 통해서 통과된다 (블록 (1016)). 제 1 신호 경로는 저항기 및 제 1 커 패시터를 포함할 수도 있다. 제 2 신호 경로는 알파만큼 더 작게 스케일링된 제 2 신호 때문에 알파 팩터만큼 더 작게 스케일링된 제 2 커패시터를 포함할 수도 있다. 연산 증폭기는, 제 1 및 제 2 신호 경로에 커플링되고, 제 1 및 제 2 신호 경로로부터의 신호들의 합산을 용이하게 하여 연산 증폭기 잡음을 갖는 제어 신호를 발생시키도록 구성된다 (블록 (1018)). 연산 증폭기와 제 1 및 제 2 신호 경로는 루프 필터의 일부이고, 도 7a 내지 도 7d 에 도시된 바와 같이 다양한 방식으로 커플링될 수도 있다.
잡음 소거 신호는, 연산 증폭기에 직접 또는 간접적으로 커플링된 잡음 소거 경로에 의해 발생된다 (블록 (1020)). 잡음 소거 경로는 연산 증폭기 또는 제 2 신호 경로에 커플링된 배선을 포함할 수도 있고 또는 추가적인 회로 엘리먼트를 포함할 수도 있다. 잡음 소거 신호는 제어 신호 내의 연산 증폭기 잡음을 소거하는데 이용된다. 제어 신호 및 잡음 소거 신호는 조절가능한 회로 엘리먼트, 예를 들어, 버랙터에 공급된다 (블록 (1022)).
앞서, 명백함을 위해, 2 개의 신호 경로를 갖고 잡음 소거 기능을 채용하는 루프 필터가 설명되었다. 잡음 소거 기능은 3 개 이상의 신호 경로를 갖는 루프 필터에 대해 이용될 수도 있다. 예를 들어, 다중-경로 루프 필터는, VCO 내에서 주파수 에러를 트래킹하기 위해 이용된 제어 신호를 필터링하는 하나 이상의 신호 경로, 획득에 이용된 스윕 신호 (sweep signal) 를 필터링하는 다른 하나 이상의 신호 경로, VCO 의 주파수를 센터링하는데 이용된 조절 신호를 필터링하는 또 다른 하나 이상의 신호 경로 등을 포함할 수도 있다.
본 명세서에 설명된 잡음 소거 기능을 갖는 루프 필터는 다양한 전자 회로에 대해 이용될 수도 있다. 무선 통신 디바이스에 대해 잡음 소거 기능을 갖는 루프 필터의 이용이 이하 설명된다.
도 11 은 무선 통신 시스템에서 무선 디바이스 (1100) 의 일 실시형태의 블록도를 나타낸다. 무선 디바이스 (1100) 는 셀룰러 폰, 단말기, PDA, 핸드셋, 또는 다른 디바이스일 수도 있다. 무선 통신 시스템은, 코드 분할 다중 접속 (CDMA) 시스템, 시간 분할 다중 접속 (TDMA) 시스템, 주파수 분할 다중 접속 (FDMA) 시스템, 이동 통신용 글로벌 시스템 (GSM), 직교 FDMA (OFDMA) 시스템 등일 수도 있다.
무선 디바이스 (1100) 는, 디지털 프로세서 (1110) 및 양방향 통신을 지원하는 트랜시버 (1130) 를 포함한다. 디지털 프로세서 (1110) 는 하나 이상의 주문형 집적 회로 (ASIC) 로 구현될 수도 있고, 트랜시버 (130) 는 하나 이상의 RF 집적 회로 (RFIC) 로 구현될 수도 있다.
디지털 프로세서 (1110) 내에서, 인코더 (1112) 는 송신될 데이터를 프로세싱 (예를 들어, 포매팅, 인코딩, 및 인터리빙) 하고, 변조기 (Mod; 1114) 는 코딩된 데이터를 더욱 프로세싱 (예를 들어, 변조 및 스크램블) 하여 데이터 칩을 발생시킨다. 트랜시버 (1130) 내에서, 송신 (TX) 기저대역 유닛 (1132) 은 기저대역 프로세싱, 예를 들어, 디지털-아날로그 변환, 필터링, 증폭 등을 수행한다. 혼합기 (1134) 는 기저대역 신호를 RF 로 상향변환한다. TX RF 유닛 (1136) 은 신호 컨디셔닝, 예를 들어, 필터링 및 전력 증폭을 수행하고, 안테나 (1140) 를 통 해서 송신되는 RF 변조 신호를 발생시킨다. 데이터 수신에 대해, 수신 (RX) RF 유닛 (1142) 은 안테나 (1140) 로부터 입력 RF 신호를 수신하고, 신호 컨디셔닝, 예를 들어, 낮은 잡음 증폭 및 필터링을 수행한다. 혼합기 (1144) 는 컨디셔닝된 RF 신호를 RF 로부터 기저대역으로 하향변환한다. RX 기저대역 유닛 (1146) 은 기저대역 프로세싱, 예를 들어, 필터링, 증폭, 아날로그-디지털 변환 등을 수행한다. 복조기 (Demod; 1116) 는 유닛 (1146) 으로부터의 입력 샘플을 프로세싱 (예를 들어, 디스크램블 및 복조) 하고, 심볼 추정치를 제공한다. 디코더 (1118) 는 심볼 추정치를 프로세싱 (예를 들어, 디인터리빙 및 디코딩) 하고, 디코딩된 데이터를 제공한다. 일반적으로, 데이터 프로세서 (1110) 및 트랜시버 (1130) 에 의한 프로세싱은 무선 시스템의 설계에 의존한다.
프로세서 (1120) 는, 다양한 어플리케이션, 예를 들어, 비디오, 오디오, 그래픽 등을 지원할 수도 있다. 제어기/프로세서 (1160) 는 무선 디바이스 (1100) 내의 다양한 프로세싱 유닛의 동작을 지시한다. 메모리 (1162) 는 무선 디바이스 (1100) 에 대한 프로그램 코드 및 데이터를 저장한다.
VCO/PLL (1122) 은 디지털 프로세서 (1110) 내의 프로세싱 유닛에 대한 클록 신호를 발생시킨다. VCO/PLL (1150) 은 주파수 상향변환을 위해 혼합기 (1134) 에 의해 이용되는 송신 LO 신호 및 주파수 하향변환을 위해 혼합기 (1144) 에 의해 이용되는 수신 LO 신호를 발생시킨다. VCO/PLL (1122) 및 VCO/PLL (1150) 은 잡음 소거 기능을 갖는 루프 필터를 각각 채용하여 잡음 성능을 개선시킬 수도 있다. 기준 발진기 (1164) 는 VCO/PLL (1122) 및 VCO/PLL (1150) 에 대한 기준 신호를 발생시킨다.
본 명세서에 설명된 잡음 소거 기능을 갖는 루프 필터는 아날로그 IC, RFIC, ASIC, 디지털 신호 프로세서 (DSP), 디지털 신호 프로세싱 디바이스 (DSPD), 프로그래머블 로직 디바이스 (PLD), 필드 프로그래머블 게이트 어레이 (FPGA), 프로세서, 컨트롤러, 마이크로-컨트롤러, 마이크로프로세서, 및 다른 전자 유닛에서 구현될 수도 있다. 잡음 소거 기능을 갖는 루프 필터는 다양한 IC 프로세스 기술, 예를 들어, N-MOS, P-MOS, CMOS, BJT, GaAs 등에서 구현될 수도 있다. 또한, 루프 필터는 개별 컴포넌트로 구현될 수도 있다.
기재된 실시형태의 상기 설명은, 당업자로 하여금 본 발명의 제조 또는 이용을 가능하게 하도록 제공된다. 이들 실시형태에 대한 다양한 변형이 당업자에게 용이하게 명백하고, 본 명세서에 정의된 일반적인 원리는 본 발명의 사상 또는 범위를 벗어나지 않고 다른 실시형태에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 나타난 실시형태들로 제한되도록 의도되지 않지만, 본 명세서에 기재된 원리 및 신규의 특성과 광범위하게 일치한다.

Claims (31)

  1. 제 1 신호를 수신하고, 상기 제 1 신호에 대해 제 1 전달 함수를 제공하도록 구성된 제 1 신호 경로;
    제 2 신호를 수신하고, 상기 제 2 신호에 대해 제 2 전달 함수를 제공하도록 구성된 제 2 신호 경로;
    상기 제 1 신호 경로 및 상기 제 2 신호 경로에 커플링되고, 상기 제 1 신호 경로 및 상기 제 2 신호 경로로부터의 신호들의 합산을 용이하게 하여, 연산 증폭기 잡음을 갖는 제어 신호를 발생시키도록 구성된 연산 증폭기 (op-amp); 및
    상기 연산 증폭기에 커플링되고, 상기 제어 신호내의 상기 연산 증폭기 잡음을 소거하는데 이용되는 잡음 소거 신호를 제공하도록 구성된 잡음 소거 신호 경로를 포함하고,
    상기 제어 신호는 위상 동기 루프 (PLL) 내의 발진기에 대한 제어 입력 신호이고,
    상기 제어 신호와 상기 잡음 소거 신호는 상이한 경로를 통해 생성되는, 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전달 함수는 저역통과 응답이고,
    상기 제 2 전달 함수는 적분 응답인, 장치.
  3. 제 1 항에 있어서,
    상기 제 1 신호 경로는, 상기 제 1 신호에 대해 저역통과 응답을 제공하도록 구성된 저항기 및 제 1 커패시터를 포함하고,
    상기 제 2 신호 경로는, 상기 제 2 신호에 대해 적분 응답을 제공하도록 구성된 제 2 커패시터를 포함하는, 장치.
  4. 제 3 항에 있어서,
    상기 제 2 커패시터는, 상기 연산 증폭기의 반전 입력부 (inverting input) 와 출력부 사이에 커플링되는, 장치.
  5. 제 3 항에 있어서,
    상기 저항기 및 상기 제 1 커패시터는, 상기 제 1 신호와 상기 연산 증폭기의 출력부 사이에 병렬로 커플링되는, 장치.
  6. 제 1 항에 있어서,
    상기 잡음 소거 신호 경로는, 상기 연산 증폭기 또는 상기 제 2 신호 경로에 커플링된 배선 (wire line) 을 포함하는, 장치.
  7. 제 1 항에 있어서,
    상기 제 2 신호는, 상기 제 1 신호의 스케일링된 버전 (scaled version) 이고, 상기 제 1 신호보다 알파 팩터만큼 더 작으며,
    상기 알파는 1 보다 큰, 장치.
  8. 제 7 항에 있어서,
    상기 제 2 신호 경로는, 알파 팩터만큼 더 작게 스케일링된 커패시터를 포함하는, 장치.
  9. 제 1 항에 있어서,
    상기 제 1 신호를 제공하도록 구성된 제 1 전류원; 및
    상기 제 2 신호를 제공하도록 구성된 제 2 전류원을 더 포함하고,
    상기 제 2 전류원은, 상기 제 1 전류원보다 알파 배만큼 더 작은 전류를 제공하고,
    상기 알파는 1 보다 큰, 장치.
  10. 제 9 항에 있어서,
    상기 알파는 10 이상인, 장치.
  11. 제 1 항에 있어서,
    상기 제어 신호와 상기 잡음 소거 신호 사이에 커플링된 버랙터 (varactor) 를 더 포함하는, 장치.
  12. 제 1 신호를 수신하고, 상기 제 1 신호에 대해 제 1 전달 함수를 제공하도록 구성된 제 1 신호 경로;
    제 2 신호를 수신하고, 상기 제 2 신호에 대해 제 2 전달 함수를 제공하도록 구성된 제 2 신호 경로;
    상기 제 1 신호 경로 및 상기 제 2 신호 경로에 커플링되고, 상기 제 1 신호 경로 및 상기 제 2 신호 경로로부터의 신호들의 합산을 용이하게 하여, 연산 증폭기 잡음을 갖는 제어 신호를 발생시키도록 구성된 연산 증폭기 (op-amp); 및
    상기 연산 증폭기에 커플링되고, 상기 제어 신호내의 상기 연산 증폭기 잡음을 소거하는데 이용되는 잡음 소거 신호를 제공하도록 구성된 잡음 소거 신호 경로를 포함하고,
    상기 제어 신호는 위상 동기 루프 (PLL) 내의 발진기에 대한 제어 입력 신호이고,
    상기 제어 신호와 상기 잡음 소거 신호는 상이한 경로를 통해 생성되는, 집적 회로.
  13. 제 12 항에 있어서,
    상기 제 1 신호를 제공하도록 구성된 제 1 전류원; 및
    상기 제 2 신호를 제공하도록 구성된 제 2 전류원을 더 포함하고,
    상기 제 2 전류원은, 상기 제 1 전류원보다 알파 배만큼 더 작은 전류를 제공하며,
    상기 알파는 1 보다 큰, 집적 회로.
  14. 제 13 항에 있어서,
    상기 제 2 신호 경로는, 상기 제 2 전달 함수를 획득하는데 이용되고 알파 팩터만큼 더 작게 스케일링된, 커패시터를 포함하는, 집적 회로.
  15. 제 1 전달 함수를 갖는 제 1 신호 경로를 통해서 제 1 신호를 통과시키는 단계;
    제 2 전달 함수를 갖는 제 2 신호 경로를 통해서 제 2 신호를 통과시키는 단계;
    연산 증폭기 (op-amp) 에 의해 상기 제 1 신호 경로 및 상기 제 2 신호 경로로부터의 신호들을 합산하여 연산 증폭기 잡음을 갖는 제어 신호를 발생시키는 단계; 및
    상기 연산 증폭기에 커플링된 잡음 소거 신호 경로에 의해, 상기 제어 신호내의 상기 연산 증폭기 잡음을 소거하는데 이용되는 잡음 소거 신호를 발생시키는 단계를 포함하고,
    상기 제어 신호는 위상 동기 루프 (PLL) 내의 발진기에 대한 제어 입력 신호이고,
    상기 제어 신호와 상기 잡음 소거 신호는 상이한 경로를 통해 생성되는, 방법.
  16. 제 15 항에 있어서,
    제 1 전류원에 의해 상기 제 1 신호를 발생시키는 단계; 및
    상기 제 1 전류원보다 알파 배만큼 더 작은 전류를 제공하는 제 2 전류원에 의해 상기 제 2 신호를 발생시키는 단계를 더 포함하고,
    상기 알파는 1 보다 큰, 방법.
  17. 제 15 항에 있어서,
    상기 제어 신호 및 상기 잡음 소거 신호를 조절가능 회로 엘리먼트에 인가하는 단계를 더 포함하는, 방법.
  18. 연산 증폭기 (op-amp) 를 포함하며, 연산 증폭기 잡음을 갖는 제어 신호를 발생시키고 상기 제어 신호내의 상기 연산 증폭기 잡음을 소거하는데 이용되는 잡음 소거 신호를 발생시키도록 구성된 루프 필터; 및
    상기 루프 필터에 커플링된 전압-제어 발진기 (VCO; voltage-controlled oscillator) 를 포함하고, 상기 VCO 는 상기 VCO 의 발진 주파수를 변화시키는 적어도 하나의 조절가능 회로 엘리먼트를 포함하며,
    상기 제어 신호는 위상 동기 루프 (PLL) 내의 상기 VCO 에 대한 제어 입력 신호이고,
    상기 제어 신호와 상기 잡음 소거 신호는 상이한 경로를 통해 생성되며,
    상기 적어도 하나의 조절가능 회로 엘리먼트에는 상기 루프 필터로부터의 상기 제어 신호 및 상기 잡음 소거 신호가 인가되는, 장치.
  19. 제 18 항에 있어서,
    상기 루프 필터는, 제 1 신호 및 제 2 신호를 수신하고, 상기 제 1 신호에 대해 제 1 전달 함수를 제공하고, 상기 제 2 신호에 대해 제 2 전달 함수를 제공하도록 구성된, 장치.
  20. 제 19 항에 있어서,
    상기 제 1 전달 함수는 저역통과 응답이고,
    상기 제 2 전달 함수는 적분 응답인, 장치.
  21. 제 19 항에 있어서,
    상기 제 2 신호는 상기 제 1 신호의 스케일링된 버전이고, 상기 제 1 신호보다 알파 팩터만큼 더 작으며, 상기 알파는 1 보다 크고,
    상기 루프 필터는, 상기 제 2 전달 함수를 획득하는데 이용되고, 상기 알파 팩터만큼 더 작게 스케일링된 커패시터를 포함하는, 장치.
  22. 제 18 항에 있어서,
    제 1 신호를 제공하는 제 1 전류원 및 제 2 신호를 제공하는 제 2 전류원을 포함하는 전하 펌프를 더 포함하고,
    상기 제 2 전류원은 상기 제 1 전류원보다 알파 배만큼 더 작은 전류를 제공하고, 상기 알파는 1 보다 큰, 장치.
  23. 제 18 항에 있어서,
    상기 적어도 하나의 조절가능 회로 엘리먼트는 적어도 하나의 버랙터를 포함하는, 장치.
  24. 제 18 항에 있어서,
    상기 VCO 로부터의 발진기 신호를 정수 분배기 비율 (integer divider ratio) 에 의해 분배하고, 피드백 신호를 제공하도록 구성된 분배기; 및
    상기 피드백 신호와 기준 신호 사이의 위상 에러를 판정하도록 구성된 위상-주파수 검출기를 더 포함하는, 장치.
  25. 제 18 항에 있어서,
    상기 VCO 로부터의 발진기 신호를 비-정수 분배기 비율 (non-integer divider ratio) 에 의해 분배하고, 피드백 신호를 제공하도록 구성된 분배기; 및
    상기 피드백 신호와 기준 신호 사이의 위상 에러를 판정하도록 구성된 위상-주파수 검출기를 더 포함하는, 장치.
  26. 연산 증폭기 (op-amp) 를 포함하며, 연산 증폭기 잡음을 갖는 제어 신호를 발생시키고 상기 제어 신호내의 상기 연산 증폭기 잡음을 소거하는데 이용되는 잡음 소거 신호를 발생시키도록 구성된 루프 필터; 및
    상기 루프 필터에 커플링된, 전압-제어 발진기 (VCO; voltage-controlled oscillator) 를 포함하고, 상기 VCO 는 상기 VCO 의 발진 주파수를 변화시키는 적어도 하나의 조절가능 회로 엘리먼트를 포함하며,
    상기 제어 신호는 위상 동기 루프 (PLL) 내의 상기 VCO 에 대한 제어 입력 신호이고,
    상기 제어 신호와 상기 잡음 소거 신호는 상이한 경로를 통해 생성되며,
    상기 적어도 하나의 조절가능 회로 엘리먼트에는 상기 루프 필터로부터의 상기 제어 신호 및 상기 잡음 소거 신호가 인가되는, 집적 회로.
  27. 제 26 항에 있어서,
    상기 루프 필터는, 제 1 신호 및 제 2 신호를 수신하고, 상기 제 1 신호에 대해 제 1 전달 함수를 제공하고, 상기 제 2 신호에 대해 제 2 전달 함수를 제공하도록 구성된, 집적 회로.
  28. 제 27 항에 있어서,
    상기 제 2 신호는, 상기 제 1 신호의 스케일링된 버전이고, 상기 제 1 신호보다 알파 팩터만큼 더 작으며, 상기 알파는 1 보다 크고,
    상기 루프 필터는, 상기 제 2 전달 함수를 획득하는데 이용되고 상기 알파 팩터만큼 더 작게 스케일링된 커패시터를 포함하는, 집적 회로.
  29. 연산 증폭기 (op-amp) 를 포함하며, 연산 증폭기 잡음을 갖는 제어 신호를 발생시키고 상기 제어 신호내의 상기 연산 증폭기 잡음을 소거하는데 이용되는 잡음 소거 신호를 발생시키도록 구성된 루프 필터; 및
    상기 루프 필터에 커플링된, 전압-제어 발진기 (VCO; voltage-controlled oscillator) 를 포함하고, 상기 VCO 는 상기 VCO 의 발진 주파수를 변화시키는 적어도 하나의 조절가능 회로 엘리먼트를 포함하며,
    상기 제어 신호는 위상 동기 루프 (PLL) 내의 상기 VCO 에 대한 제어 입력 신호이고,
    상기 제어 신호와 상기 잡음 소거 신호는 상이한 경로를 통해 생성되며,
    상기 적어도 하나의 조절가능 회로 엘리먼트에는 상기 루프 필터로부터의 상기 제어 신호 및 상기 잡음 소거 신호가 인가되는, 무선 디바이스.
  30. 제 29 항에 있어서,
    상기 VCO 는 디지털 회로에 대한 클록 신호들을 파생시키는데 이용되는 발진기 신호를 발생시키는, 무선 디바이스.
  31. 제 29 항에 있어서,
    상기 VCO 는 주파수 상향변환 또는 하향변환에 이용되는 발진기 신호를 발생시키는, 무선 디바이스.
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