KR20200010830A - 동적으로 출력 전압을 변경하는 스위칭 레귤레이터 및 이를 포함하는 전원 회로 - Google Patents

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KR20200010830A
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Abstract

입력 전압으로부터 출력 전압을 생성하는 스위칭 레귤레이터는, 본 개시의 예시적 실시예에 따라, 인덕터, 및 입력 전압으로부터 인덕터를 통과하는 인덕터 전류를 충전함으로써 출력 전압을 생성하는 캐패시터 회로를 포함할 수 있고, 캐패시터 회로는, 출력 전압이 제1 레벨 또는 제2 레벨 동안 제1 캐패시턴스를 부하 캐패시턴스로서 제공하고, 출력 전압이 제1 레벨로부터 제2 레벨로 변경되는 동안 제1 캐패시턴스보다 작은 제2 캐패시턴스를 부하 캐패시턴스로서 제공할 수 있다.

Description

동적으로 출력 전압을 변경하는 스위칭 레귤레이터 및 이를 포함하는 전원 회로{SWITCHING REGULATOR FOR DYNAMICALLY CHANGING OUTPUT VOLTAGE AND POWER SUPPLY CIRCUIT INCLUDING THE SAME}
본 개시의 기술적 사상은 공급 전압 생성에 관한 것으로서, 자세하게는 동적으로 출력 전압을 변경하는 스위칭 레귤레이터 및 이를 포함하는 전원 회로에 관한 것이다.
공급 전압(supply voltage)은 전자 부품들에 전력을 제공하기 위해 생성될 수 있다. 공급 전압은 전자 부품의 동작에 필요한 레벨뿐만 아니라 감소된 노이즈를 가질 것이 요구될 수 있다. 또한, 전자 부품에 의한 전력 소모를 감소시키기 위하여, 전자 부품에 제공되는 공급 전압의 레벨이 변경될 수 있다. 예를 들면, 디지털 신호를 처리하는 디지털 회로의 경우, 상대적으로 낮은 성능이 요구될 때 낮은 레벨의 공급 전압이 제공될 수 있는 한편, 상대적으로 높은 성능이 요구될 때 높은 레벨의 공급 전압이 제공될 수 있다. 이에 따라, 공급 전압을 생성하는 회로는 감소된 노이즈를 가지면서도 신속하게 레벨의 변경이 가능한 공급 전압을 생성하는 것이 요구될 수 있다.
본 개시의 기술적 사상은 감소된 노이즈를 가지면서도 신속하게 원하는 레벨로 변경될 수 있는 공급 전압을 제공하는 스위칭 레귤레이터 및 이를 포함하는 전원 회로를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따라 입력 전압으로부터 출력 전압을 생성하는 스위칭 레귤레이터는, 인덕터, 및 입력 전압으로부터 인덕터를 통과하는 인덕터 전류를 충전함으로써 출력 전압을 생성하는 캐패시터 회로를 포함할 수 있고, 캐패시터 회로는, 출력 전압이 제1 레벨 또는 제2 레벨 동안 제1 캐패시턴스를 부하 캐패시턴스로서 제공하고, 출력 전압이 제1 레벨로부터 제2 레벨로 변경되는 동안 제1 캐패시턴스보다 작은 제2 캐패시턴스를 부하 캐패시턴스로서 제공할 수 있다.
본 개시의 기술적 사상의 일측면에 따라 입력 전압으로부터 출력 전압을 생성하는 스위칭 레귤레이터는, 인덕터, 및 입력 전압으로부터 인덕터를 통과하는 인덕터 전류를 충전함으로써 출력 전압을 생성하는 캐패시터 회로를 포함할 수 있고, 캐패시터 회로는, 제어 신호에 응답하여, 제1 캐패시턴스로부터 제1 캐패시턴스 보다 작은 제2 캐패시턴스로 급진적으로 변경되는 부하 캐패시턴스를 제공하거나, 제2 캐패시턴스로부터 제1 캐패시턴스로 점진적으로 변경되는 부하 캐패시턴스를 제공할 수 있다.
본 개시의 기술적 사상의 일측면에 따라 입력 전압으로부터 공급 전압을 생성하는 전원 회로는, 기준 전압에 기초하여 입력 전압으로부터 제1 출력 전압을 생성하는 제1 전압 레귤레이터, 접지 전압 및 제1 출력 전압 사이에서 제어 신호에 따라 부하 캐패시턴스를 변경하는 스위치, 및 부하 조건에 따라 제1 출력 전압이 변경되도록 기준 전압을 생성하고, 부하 캐패시턴스가 제1 출력 전압이 불변하는 동안 제1 캐패시턴스를 유지하고 제1 출력 전압이 변경되는 동안 제1 캐패시턴스보다 작은 제2 캐패시턴스를 유지하도록 제어 신호를 생성하는 파워 컨트롤러를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따라 입력 전압으로부터 출력 전압을 생성하는 스위칭 레귤레이터의 동작 방법은, 출력 전압이 제1 레벨인 동안 부하 캐패시턴스를 제1 캐패시턴스로 유지하는 단계, 출력 전압이 제1 레벨로부터 제2 레벨로 변경하는 동안 부하 캐패시턴스를 제1 캐패시턴스보다 작은 제2 캐패시턴스로 유지하는 단계, 및 출력 전압이 제2 레벨인 동안 부하 캐패시턴스를 제1 캐패시턴스로 유지하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 스위칭 레귤레이터 및 그것의 동작 방법에 의하면, 공급 전압이 일정한 레벨을 유지할 때 공급 전압은 감소된 노이즈를 가질 수 있다.
또한, 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터 및 그것의 동작 방법에 의하면, 공급 전압의 레벨이 신속하게 동적으로 변경될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터 및 그것의 동작 방법에 의하면, 인덕터에 흐르는 최대 전류의 크기가 감소함으로써, 동작의 신뢰도가 향상될 수 있고 파워 스위치 및 인덕터의 크기가 감소할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따라 도 1의 스위칭 레귤레이터의 동작의 예시를 시간의 흐름에 따라 나타내는 그래프이다.
도 3a 내지 도 3c는 본 개시의 예시적 실시예들에 따른 스위칭 레귤레이터의 예시들을 나타낸다.
도 4는 본 개시의 예시적 실시예에 따라 도 1의 캐패시터 회로의 예시를 나타내는 회로도이다.
도 5는 본 개시의 예시적 실시예에 따라 도 1의 스위칭 레귤레이터의 동작의 예시를 시간의 흐름에 따라 나타내는 그래프이다.
도 6a 내지 도 6c는 본 개시의 예시적 실시예들에 따른 가변 캐패시터의 예시들을 나타내는 도면이다.
도 7은 본 개시의 예시적 실시예에 따른 전원 회로를 나타내는 블록도이다.
도 8은 본 개시의 예시적 실시예에 따라 도 7의 전원 회로의 예시를 나타내는 회로도이다.
도 9는 본 개시의 예시적 실시예에 따라 도 8의 전원 회로의 동작의 예시를 시간의 흐름에 따라 나타내는 그래프이다.
도 10은 본 개시의 예시적 실시예에 따른 전원 회로의 예시를 나타내는 회로도이다.
도 11은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 나타내는 순서도이다.
도 13은 본 개시의 예시적 실시예에 따른 시스템을 나타내는 도면이다.
도 14는 본 개시의 예시적 실시예에 따른 무선 통신 장치를 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터(10)를 나타내는 블록도이다. 스위칭 레귤레이터(10)는 입력 전압(VIN)으로부터 기준 전압(VREF)을 참조하여 출력 전압(VOUT)을 생성할 수 있고, 출력 전압(VOUT)은 다른 전자 부품들의 공급 전압(supply voltage)으로서 사용될 수 있다. 도 1에 도시된 바와 같이, 스위칭 레귤레이터(10)는 인덕터(L), 스위치 회로(11), 스위치 컨트롤러(12) 및 캐패시터 회로(13)를 포함할 수 있다. 일부 실시예들에서, 스위칭 레귤레이터(10)에 포함된 구성요소들은 하나의 반도체 패키지에 포함될 수 있다. 일부 실시예들에서, 스위칭 레귤레이터(10)는 구성요소들이 실장된 인쇄회로기판을 포함할 수도 있다.
스위칭 레귤레이터(10)는 소자의 온/오프를 전환(switch)함으로써 출력 전압(VOUT)을 생성하는 전자 회로를 지칭할 수 있다. 예를 들면, 스위칭 레귤레이터(10)의 스위치 회로(11)는 스위치 컨트롤러(12)로부터 제공되는 스위치 제어 신호(C_SW)에 기초하여 스위치를 온/오프할 수 있고, 이에 따라 인덕터(L)를 통과하는 인덕터 전류(IL)의 경로를 전환할 수 있다. 본 명세서에서, 스위치의 온(on)은 스위치의 양단이 전기적으로 연결된(connected) 상태를 지칭할 수 있고, 스위치의 오프(off)는 스위치의 양단이 전기적으로 단선된(disconnected) 상태를 지칭할 수 있다. 도 3a 내지 도 3c를 참조하여 후술되는 바와 같이, 스위칭 레귤레이터(10)의 일예로서 DC-DC 컨버터는 DC 전압인 입력 전압(VIN)으로부터 DC 전압인 출력 전압(VOUT)을 생성할 수 있다. 이하에서 본 개시의 예시적 실시예들은 스위칭 레귤레이터(10)로서 DC-DC 컨버터를 주로 참조하여 설명될 것이나, 입력 전압(VIN)이 AC 전압인 AC-DC 컨버터 등과 같이 다른 종류의 스위칭 레귤레이터(10)에도 본 개시의 예시적 실시예들이 적용될 수 있는 점은 이해될 것이다.
스위치 회로(11)는 스위치 컨트롤러(12)로부터 스위치 제어 신호(C_SW)를 수신할 수 있고, 스위치 제어 신호(C_SW)에 따라 온/오프되는 적어도 하나의 스위치를 포함할 수 있다. 스위치 회로(11)는 스위치 제어 신호(C_SW)에 기초하여 입력 전압(VIN)으로부터 인덕터(L)를 통과하여 흐르는 인덕터 전류(IL)의 경로를 전환할 수 있다. 예를 들면, 스위치 회로(11)는 스위치 제어 신호(C_SW)에 응답하여 캐패시터 회로(13)에 포함된 캐패시터를 충전하기 위하여 인덕터 전류(IL)를 캐패시터 회로(13)에 제공할 수 있는 한편, 스위치 제어 신호(C_SW)에 응답하여 캐패시터 회로(13)에 포함된 캐패시터의 과충전을 방지하기 위하여 인덕터 전류(IL)가 캐패시터 회로(13)에 제공되는 것을 차단할 수도 있다. 또한, 스위칭 레귤레이터(10)를 출력 전압(VOUT)을 수신하는 부하(load)가 있는 경우, 인덕터 전류(IL)의 적어도 일부가 부하에 제공될 수도 있다. 스위치 회로(11)의 예시들은 도 3a 내지 도 3c 등을 참조하여 후술될 것이다.
스위치 컨트롤러(12)는 기준 전압(VREF) 및 출력 전압(VOUT)에 기초하여 스위치 제어 신호(C_SW)를 생성할 수 있다. 예를 들면, 스위치 컨트롤러(12)는 2이상의 저항들을 포함할 수 있고, 2이상의 저항들에 의해서 분할된 출력 전압(VOUT)을 피드백 전압으로서 생성할 수 있다. 스위치 컨트롤러(12)는 피드백 전압 및 기준 전압(VREF)을 비교할 수 있고, 피드백 전압이 기준 전압(VREF)과 일치하도록 스위치 제어 신호(C_SW)를 생성할 수 있다. 이에 따라, 출력 전압(VOUT)의 레벨은 기준 전압(VREF)의 레벨에 의해서 결정될 수 있고, 기준 전압(VREF)의 레벨을 변경함으로써 출력 전압(VOUT)의 레벨이 변경될 수 있다.
캐패시터 회로(13)는 적어도 하나의 캐패시터를 포함할 수 있고, 적어도 하나의 캐패시터는 캐패시터 전류(IC)에 의해서 충전되거나 방전될 수 있다. 예를 들면, 인덕터 전류(IL) 중 적어도 일부가 캐패시터 전류(IC)로서 제공되어 캐패시터 전류(IC)가 양(+)인 경우 캐패시터 회로(13)의 적어도 하나의 캐패시터는 충전될 수 있다. 다른 한편으로, 캐패시터 전류(IC)가 스위치 회로(11)에 의해서 접지 전압(또는 접지)로 흐르거나 출력 전압(VOUT)을 수신하는 부하로 흘러 캐패시터 전류(IC)가 음(-)인 경우 캐패시터 회로(13)의 적어도 하나의 캐패시터는 방전될 수 있다. 도 1에 도시된 바와 같이, 캐패시터 회로(13)는 출력 전압(VOUT) 및 접지 전압 사이에 부하 캐패시턴스(CL)를 제공할 수 있다.
스위칭 레귤레이터(10)가 생성하는 출력 전압(VOUT)은 전자 부품들에 전력을 제공하는 공급 전압으로서 기능할 수 있고, 그러한 전자 부품들은 스위칭 레귤레이터(10)의 부하로서 지칭될 수 있다. 예를 들면, 출력 전압(VOUT)은 디지털 신호를 처리하는 디지털 회로, 아날로그 신호를 처리하는 아날로그 회로 및/또는 RF 신호를 처리하는 RF 회로 등에 제공될 수 있다. 부하 캐패시턴스(CL)는 다양한 요건들에 의해서 결정될 수 있다. 예를 들면, 부하의 오동작을 방지하기 위하여 출력 전압(VOUT)은 감소된 노이즈를 가질 것이 요구될 수 있고, 특히, 스위칭 레귤레이터(10)의 스위칭 동작에 기인하는 리플(ripple)을 감소시키는 것이 요구될 수 있다. 이에 따라, 부하 캐패시턴스(CL)는 출력 전압(VOUT)의 리플을 감소시키기 위하여 큰 값을 가질 것이 요구될 수 있다. 다른 한편으로, 부하의 전력 소모를 감소시키기 위하여 출력 전압(VOUT)의 레벨이 동적으로 변경될 수 있고, 예컨대 스위칭 레귤레이터(10)는 부하에서 낮은 성능 또는 전력 소모가 요구될 때 낮은 레벨의 출력 전압(VOUT)을 제공할 수 있는 한편, 부하에서 높은 성능 또는 전력 소모가 요구될 때 높은 레벨의 출력 전압(VOUT)을 제공할 수 있다. 이에 따라, 출력 전압(VOUT)의 레벨을 신속하게 동적으로 변경하기 위하여, 부하 캐패시턴스(CL)는 작은 값을 가질 것이 요구될 수 있다. 본 개시의 예시적 실시예에 따라, 도 2 및 도 5 등을 참조하여 후술되는 바와 같이, 스위칭 레귤레이터(10)는, 부하 캐패시턴스(CL)에 대한 상충되는 요건들에도 불구하고, 감소된 노이즈를 가질 뿐만 아니라 신속하게 변경되는 레벨을 가지는 출력 전압(VOUT)을 제공할 수 있다.
캐패시터 회로(13)는 캐패시터 제어 신호(C_CL)를 수신할 수 있고, 캐패시터 제어 신호(C_CL)에 따라 가변되는 부하 캐패시턴스(CL)를 제공할 수 있다. 예를 들면, 캐패시터 회로(13)는 출력 전압(VOUT)의 레벨이 일정하게 유지되는 동안 캐패시터 제어 신호(C_CL)에 응답하여 상대적으로 큰 부하 캐패시턴스(CL)를 제공할 수 있는 한편, 출력 전압(VOUT)의 레벨이 변경되는 동안 캐패시터 제어 신호(C_CL)에 응답하여 상대적으로 낮은 부하 캐패시턴스(CL)를 제공할 수 있다. 이에 따라, 출력 전압(VOUT)은 감소된 노이즈를 가질 뿐만 아니라 동적으로 신속하게 변경되는 레벨을 가질 수 있다. 본 명세서에서, 캐패시터 회로(13)를 제어하기 위한 캐패시터 제어 신호(C_CL)는 제어 신호로서 지칭될 수도 있다.
도 2는 본 개시의 예시적 실시예에 따라 도 1의 스위칭 레귤레이터(10)의 동작의 예시를 시간의 흐름에 따라 나타내는 그래프이다. 구체적으로, 도 2는 부하가 없는 상태에서 도 1의 출력 전압(VOUT) 및 부하 캐패시턴스(CL)를 시간의 흐름에 따라 나타난다. 도 2에서 점선은 부하 캐패시턴스(CL)가 캐패시터에 의해서 고정된 캐패시턴스(CL0)를 가지는 비교예에 따른 출력 전압(VOUT) 및 부하 캐패시턴스(CL)를 나타낸다. 이하에서, 도 2는 도 1을 참조하여 후술될 것이다.
도 2를 참조하면, 캐패시터 회로(13)는 캐패시터 제어 신호(C_CL)에 따라 상대적으로 높은 제1 캐패시턴스(CL1) 또는 상대적으로 낮은 제2 캐패시턴스(CL2) 로 부하 캐패시턴스(CL)를 전환할 수 있다. 다른 한편으로, 비교예에 따라 부하 캐패시턴스(CL)는 제1 캐패시턴스(CL1) 및 제2 캐패시턴스(CL2) 사이의 고정된 캐패시턴스(CL0)로 일정하게 유지될 수 있다. 본 명세서에서, 제1 캐패시턴스(CL1)는 제2 캐패시턴스(CL2)보다 높은 것으로 가정된다.
시간 t20부터 시간 t21까지, 출력 전압(VOUT)은 제1 레벨(V1)로 유지될 수 있다. 예를 들면, 출력 전압(VOUT)을 수신하는 부하에서 낮은 성능 및/또는 전력 소모가 요구될 수 있고, 이에 따라 출력 전압(VOUT)은 상대적으로 낮은 제1 레벨(V1)로 유지될 수 있다. 캐패시터 회로(13)는 캐패시터 제어 신호(C_CL)에 응답하여 제1 캐패시턴스(CL1)를 부하 캐패시턴스(CL)로서 제공할 수 있는 반면, 비교예에 따르면 부하 캐패시턴스(CL)는 제1 캐패시턴스(CL1)보다 낮은 고정된 캐패시턴스(CL0)일 수 있다. 이에 따라, 도 2에 도시된 바와 같이, 스위칭 레귤레이터(10)는 시간 t20부터 시간 t21까지 동안 비교예보다 감소된 리플을 가지는 출력 전압(VOUT)을 생성할 수 있다. 캐패시터 전류(IC)는 충전 및 방전이 반복됨에 따라 일정한 평균을 가지면서 진동할 수 있다.
시간 t21부터 시간 t22까지, 출력 전압(VOUT)은 제1 레벨(V1)로부터 제2 레벨(V2)로 동적으로 변경될 수 있다. 예를 들면, 출력 전압(VOUT)을 수신하는 부하에서 높은 성능 및/또는 전력 소모가 요구될 수 있고, 이에 따라 출력 전압(VOUT)의 레벨을 증가시키는 구간이 발생할 수 있다. 캐패시터 회로(13)는 캐패시터 제어 신호(C_CL)에 응답하여 제2 캐패시턴스(CL2)를 부하 캐패시턴스(CL)로서 제공할 수 있는 반면, 비교예에 따르면 부하 캐패시턴스(CL)는 제2 캐패시턴스(CL2)보다 높은 고정된 캐패시턴스(CL0)일 수 있다. 이에 따라, 도 2에 도시된 바와 같이, 스위칭 레귤레이터(10)는 상대적으로 이른 시점, 즉 시간 t22에서 제2 레벨(V2)을 가지는 출력 전압(VOUT)을 생성할 수 있는 반면, 비교예에 따른 출력 전압(VOUT)은 상대적으로 지연된 시점, 즉 시간 t23에서 제2 레벨(V2)을 가지는 출력 전압(VOUT)을 생성할 수 있다. 또한, 비교예의 고정된 캐패시턴스(CL0)보다 작은 제2 캐패시턴스(CL2)에 기인하여, 캐패시터 전류(IC)는 비교예보다 낮은 피크값을 가질 수 있고, 이에 따라 스위치 회로(11) 및 인덕터(L)를 통과하는 피크 전류의 크기가 감소할 수 있다. 감소된 인덕터 전류(IL)의 피크값에 기인하여, 결과적으로 스위칭 레귤레이터(10)의 동작 신뢰도가 향상될 수 있고, 스위치 회로(11) 및 인덕터(L)의 크기가 감소될 수 있다. 본 명세서에서, 출력 전압(VOUT)의 제1 레벨(V1)은 제2 레벨(V2)보다 낮은 것으로 가정된다.
시간 t22부터 시간 t24까지, 출력 전압(VOUT)은 제2 레벨(V2)로 유지될 수 있다. 캐패시터 회로(13)는 캐패시터 제어 신호(C_CL)에 응답하여 제1 캐패시턴스(CL1)를 부하 캐패시턴스(CL)로서 제공할 수 있는 반면, 비교예에 따른 부하 캐패시턴스(CL)는 제1 캐패시턴스(CL1)보다 낮은 고정된 캐패시턴스(CL0)일 수 있다. 이에 따라, 도 2에 도시된 바와 같이, 스위칭 레귤레이터(10)는, 시간 t20부터 시간 t21까지 동안과 유사하게, 시간 t22부터 시간 t23까지 동안 비교예보다 감소된 리플을 가지는 출력 전압(VOUT)을 생성할 수 있다. 캐패시터 전류(IC)는 충전 및 방전이 반복됨에 따라 일정한 평균을 가지면서 진동할 수 있다.
시간 t24부터 시간 t25까지, 출력 전압(VOUT)은 제2 레벨(V2)로부터 제1 레벨(V1)로 동적으로 변경될 수 있다. 예를 들면, 출력 전압(VOUT)을 수신하는 부하는 낮은 성능 및/또는 전력 소모가 요구될 수 있고, 이에 따라 출력 전압(VOUT)의 레벨을 감소시키는 구간이 발생할 수 있다. 캐패시터 회로(13)는 캐패시터 제어 신호(C_CL)에 응답하여 제2 캐패시턴스(CL2)를 부하 캐패시턴스(CL)로서 제공할 수 있는 반면, 비교예에 따르면 부하 캐패시턴스(CL)는 제2 캐패시턴스(CL2)보다 높은 고정된 캐패시턴스(CL0)일 수 있다. 이에 따라, 도 2에 도시된 바와 같이, 스위칭 레귤레이터(10)는 상대적으로 이른 시점, 즉 시간 t25에서 제2 레벨(V2)을 가지는 출력 전압(VOUT)을 생성할 수 있는 반면, 비교예에 따른 출력 전압(VOUT)은 상대적으로 지연된 시점, 즉 시간 t26에서 제2 레벨(V2)을 가지는 출력 전압(VOUT)을 생성할 수 있다.
시간 t25부터, 출력 전압(VOUT)은 제1 레벨(V1)로 유지될 수 있다. 캐패시터 회로(13)는 캐패시터 제어 신호(C_CL)에 응답하여 제1 캐패시턴스(CL1)를 부하 캐패시턴스(CL)로서 제공할 수 있는 반면, 비교예에 따른 부하 캐패시턴스(CL)는 제1 캐패시턴스 보다 낮은 고정된 캐패시턴스(CL0)일 수 있다. 이에 따라, 시간 t20부터 시간 t21까지 동안과 유사하게, 스위칭 레귤레이터(10)는 시간 t25부터 비교예보다 감소된 리플을 가지는 출력 전압(VOUT)을 생성할 수 있다. 캐패시터 전류(IC)는 충전 및 방전이 반복됨에 따라 일정한 평균을 가지면서 진동할 수 있다.
비록 도 2의 예시에서 출력 전압(VOUT)은 2개의 상이한 레벨들 중 하나, 즉 제1 레벨(V1) 또는 제2 레벨(V2)을 가지는 것으로 도시되었으나, 일부 실시예들에서 출력 전압(VOUT)은 3개 이상의 상이한 레벨들 중 하나를 가질 수 있다. 또한, 도 2의 예시에서 부하 캐패시턴스(CL)는 2개의 상이한 캐패시턴스들 중 하나, 즉 제1 캐패시턴스(CL1) 또는 제2 캐패시턴스(CL2)를 가지는 것으로 도시되었으나, 일부 실시예들에서 캐패시터 회로(13)는 3개 이상의 상이한 값들 중 하나를 가지는 부하 캐패시턴스(CL)를 출력 전압(VOUT)의 레벨에 따라 제공할 수도 있다.
도 3a 내지 도 3c는 본 개시의 예시적 실시예들에 따른 스위칭 레귤레이터의 예시들을 나타낸다. 구체적으로, 도 3a 내지 도 3c는 DC-DC 컨버터의 예시들로서, 벅(buck) 컨버터(30a), 부스트(boost) 컨버터(30b) 및 벅-부스트(buck-boost) 컨버터(30c)를 나타낸다. 이하에서, 도 3a 내지 도 3에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 3a를 참조하면, 벅 컨버터(30a)는 입력 전압(VIN)의 레벨보다 낮은 레벨의 출력 전압(VOUT)을 생성할 수 있고, 스텝-다운(step-down) 컨버터로서 지칭될 수 있다. 도 3a에 도시된 바와 같이, 벅 컨버터(30a)는 인덕터(L), 스위치 회로(31a), 스위치 컨트롤러(32a) 및 캐패시터 회로(33a)를 포함할 수 있다. 스위치 컨트롤러(32a)는 기준 전압(VREF) 및 출력 전압(VOUT)에 기초하여 스위치 제어 신호(C_SW)를 생성할 수 있고, 스위치 회로(31a)에 제공할 수 있다. 출력 전압(VOUT)의 레벨을 변경하기 위하여 기준 전압(VREF)의 레벨이 변경되는 경우, 스위치 컨트롤러(32a)는 변경된 레벨의 기준 전압(VREF) 및 출력 전압(VOUT)의 레벨에 기초하여 스위치 제어 신호(C_SW)를 생성할 수 있다. 스위치 회로(31a)는 입력 전압(VIN) 및 접지 전압 사이에 직렬 연결된 2개의 스위치들을 포함할 수 있다. 일부 실시예들에서, 스위치 회로(31a)는 스위치 제어 신호(C_SW)에 응답하여 2개의 스위치들을 상호 배타적으로 온시킬 수 있다. 캐패시터 회로(33a)는 캐패시터 제어 신호(C_CL)에 따라 가변되는 부하 캐패시턴스(CL)를, 출력 전압(VOUT) 및 접지 전압 사이에 제공할 수 있다.
도 3b를 참조하면, 부스트 컨버터(30b)는 입력 전압(VIN)의 레벨보다 높은 레벨의 출력 전압(VOUT)을 생성할 수 있고, 스텝-업(step-up) 컨버터로서 지칭될 수 있다. 도 3b에 도시된 바와 같이, 부스트 컨버터(30b)는 인덕터(L), 스위치 회로(31b), 스위치 컨트롤러(32b) 및 캐패시터 회로(33b)를 포함할 수 있다. 스위치 컨트롤러(32b)는 기준 전압(VREF) 및 출력 전압(VOUT)에 기초하여 스위치 제어 신호(C_SW)를 생성할 수 있고, 스위치 회로(31b)에 제공할 수 있다. 출력 전압(VOUT)의 레벨을 변경하기 위하여 기준 전압(VREF)의 레벨이 변경되는 경우, 스위치 컨트롤러(32b)는 변경된 레벨의 기준 전압(VREF) 및 출력 전압(VOUT)의 레벨에 기초하여 스위치 제어 신호(C_SW)를 생성할 수 있다. 스위치 회로(31b)는 인덕터(L)를 출력 전압(VOUT) 및 접지 전압에 전기적으로 각각 연결하는 2개의 스위치들을 포함할 수 있다. 일부 실시예들에서, 스위치 회로(31b)는 스위치 제어 신호(C_SW)에 응답하여 2개의 스위치들을 상호 배타적으로 온시킬 수 있다. 캐패시터 회로(33b)는 캐패시터 제어 신호(C_CL)에 따라 가변되는 부하 캐패시턴스(CL)를, 출력 전압(VOUT) 및 접지 전압 사이에 제공할 수 있다.
도 3c를 참조하면, 벅-부스트 컨버터(30c)는 입력 전압(VIN)의 레벨보다 낮은 레벨의 출력 전압(VOUT) 또는 높은 레벨의 출력 전압(VOUT)을 생성할 수 있고, 인덕터(L), 스위치 회로(31c), 스위치 컨트롤러(32c) 및 캐패시터 회로(33c)를 포함할 수 있다. 스위치 컨트롤러(32c)는 출력 전압(VOUT)의 레벨에 따라 벅-부스트 컨버터(30c)가 도 3a의 벅 컨버터(30a)와 같이 동작하거나 도 3b의 부스트 컨버터(30b)와 같이 동작하도록, 스위치 제어 신호(C_SW)를 생성할 수 있다. 예를 들면, 출력 전압(VOUT)의 레벨이 입력 전압(VIN)의 레벨보다 낮은 경우, 스위치 컨트롤러(32c)는 스위치 회로(31c)에 포함된 스위치들에 의해서 벅-부스트 컨버터(30c)가 도 3a의 벅 컨버터(30a)와 같은 구조를 가지도록 스위치 제어 신호(C_SW)를 생성할 수 있다. 다른 한편으로, 출력 전압(VOUT)의 레벨이 입력 전압(VIN)의 레벨보다 높은 경우, 스위치 컨트롤러(32c)는 스위치 회로(31c)에 포함된 스위치들에 의해서 벅-부스트 컨버터(30c)가 도 3b의 부스트 컨버터(30b)와 같은 구조를 가지도록 스위치 제어 신호(C_SW)를 생성할 수 있다. 또한, 스위치 컨트롤러(32c)는 기준 전압(VREF) 및 출력 전압(VOUT)에 기초하여 스위치 제어 신호(C_SW)를 생성할 수 있다.
스위치 회로(31c)는 입력 전압(VIN) 및 접지 전압 사이에서 직렬 연결된 2개의 스위치들을 포함할 수 있고, 인덕터(L)를 출력 전압(VOUT) 및 접지 전압에 전기적으로 각각 연결하는 2개의 스위치들을 포함할 수 있다. 캐패시터 회로(33c)는 캐패시터 제어 신호(C_CL)에 따라 가변되는 부하 캐패시턴스(CL)를, 출력 전압(VOUT) 및 접지 전압 사이에 제공할 수 있다.
도 4는 본 개시의 예시적 실시예에 따라 도 1의 캐패시터 회로(13)의 예시를 나타내는 회로도이다. 도 1을 참조하여 전술된 바와 같이, 도 4의 캐패시터 회로(40)는 캐패시터 제어 신호(C_CL)에 따라 가변되는 부하 캐패시턴스(CL)를, 출력 전압(VOUT) 및 접지 전압 사이에서 제공할 수 있다. 도 4에 도시된 바와 같이, 캐패시터 회로(40)는 고정된 캐패시턴스를 가지는 제1 캐패시터(C1) 및 제1 캐패시터(C1)와 병렬 연결된 가변 캐패시터(41)를 포함할 수 있다. 이하에서, 도 4는 도 1 및 도 2를 참조하여 설명될 것이다.
가변 캐패시터(41)는 상호 직렬 연결된 제2 캐패시터(C2) 및 스위치(SW)를 포함할 수 있고, 스위치(SW)는 캐패시터 제어 신호(C_CL)에 따라 온/오프될 수 있다. 일부 실시예들에서, 스위치(SW)는 출력 전압(VOUT)이 일정한 레벨로 유지되는 동안 온 상태로 유지될 수 있는 한편, 출력 전압(VOUT)의 레벨이 변경되는 동안 오프 상태로 유지될 수 있다. 스위치(SW)가 온되는 경우, 제1 캐패시터(C1) 및 제2 캐패시터(C2)가 전기적으로 병렬 연결될 수 있고, 캐패시터 회로(40)는 제1 캐패시터(C1)의 캐패시턴스 및 제2 캐패시터(C2)의 캐패시턴스의 합에 대응하는 부하 캐패시턴스(CL)를 제공할 수 있다. 다른 한편으로, 스위치(SW)가 오프되는 경우, 캐패시터 회로(40)는 제1 캐패시터(C1)의 캐패시턴스에 대응하는 부하 캐패시턴스(CL)를 제공할 수 있다. 예를 들면, 도 2를 참조하여 전술된 바와 같이, 캐패시터 회로(40)가 2개의 상이한 부하 캐패시턴스들 중 하나, 즉 제1 캐패시턴스(CL1) 또는 제2 캐패시턴스(CL2)를 제공할 수 있는 경우, 제1 캐패시터(C1)는 제2 캐패시턴스(CL2)를 가질 수 있는 한편, 제2 캐패시터(C2)는 제1 캐패시턴스(CL1) 및 제2 캐패시턴스(CL2)의 차이(CL1 - CL2)에 대응하는 캐패시턴스를 가질 수 있다.
일부 실시예들에서, 캐패시터 회로(40)는 캐패시터 제어 신호(C_CL)에 응답하여, 제1 캐패시턴스(CL1)로부터 제2 캐패시턴스(CL2)로 부하 캐패시턴스(CL)를 급진적으로(rapidly) 변경할 수 있는 한편, 제2 캐패시턴스(CL2)로부터 제1 캐패시턴스(CL1)로 부하 캐패시턴스(CL)를 점진적으로(gradually) 변경할 수 있다. 즉, 캐패시터 회로(40)는 출력 전압(VOUT)의 레벨이 변경되기 시작하는 시점에서 부하 캐패시턴스(CL)를 급진적으로 감소시킬 수 있는 한편, 출력 전압(VOUT)의 레벨의 변경이 완료된 시점에서 부하 캐패시턴스(CL)를 점진적으로 증가시킬 수 있다. 이에 따라, 출력 전압(VOUT)의 레벨이 신속하게 변경될 수 있을 뿐만 아니라, 부하 캐패시턴스(CL)를 다시 증가시키는 것에 기인하여 발생할 수 있는 출력 전압(VOUT)의 변동을 억제할 수 있다. 이를 위하여, 일부 실시예들에서 가변 캐패시터(41)에 포함된 스위치(SW)는 캐패시터 제어 신호(C_CL)에 응답하여 턴-온 및 턴-오프 각각에서 상이하게 동작할 수 있다. 가변 캐패시터(41)의 예시들은 도 6a 내지 도 6c를 참조하여 후술될 것이다.
도 5는 본 개시의 예시적 실시예에 따라 도 1의 스위칭 레귤레이터(10)의 동작의 예시를 시간의 흐름에 따라 나타내는 그래프이다. 구체적으로 도 5는 캐패시터 회로(13)로서 도 4의 캐패시터 회로(40)를 포함하는 스위칭 레귤레이터(10)에서 부하가 없는 경우 도 1의 출력 전압(VOUT), 부하 캐패시턴스(CL), 도 4의 스위치(SW)의 온 저항(RON) 및 캐패시터 전류(IC)를 시간의 흐름에 따라 나타낸다. 도 4를 참조하여 전술된 바와 같이, 도 5의 예시에서 부하 캐패시턴스(CL)는 급진적으로 감소될 수 있는 한편, 점진적으로 증가할 수 있다. 이하에서, 도 5는 도 1 및 도 4를 참조하여 설명될 것이고, 도 5에 대한 설명 중 도 2에 대한 설명과 중복되는 내용은 생략될 것이다.
시간 t50부터 시간 t51까지, 출력 전압(VOUT)은 제1 레벨(V1)로 유지될 수 있다. 캐패시터 회로(40)는 캐패시터 제어 신호(C_CL)에 응답하여 제1 캐패시턴스(CL1)를 부하 캐패시턴스(CL)로서 제공할 수 있다. 제2 캐패시터(C2)의 캐패시턴스를 부하 캐패시턴스(CL)의 일부로서 제공하기 위하여, 스위치(SW)는 온 상태일 수 있고 상대적으로 낮은 제1 저항치(R1)를 가질 수 있다. 일부 실시예들에서, 제1 저항치(R1)는 근사적으로 영(zero)이 일 수 있다. 도 2를 참조하여 전술된 바와 같이, 상대적으로 높은 제1 캐패시턴스(CL1)에 기인하여 출력 전압(VOUT)에서 리플이 감소될 수 있다.
시간 t51부터 시간 t52까지, 출력 전압(VOUT)은 제1 레벨(V1)로부터 제2 레벨(V2)로 동적으로 변경될 수 있다. 캐패시터 회로(40)는 캐패시터 제어 신호(C_CL)에 응답하여, 시간 t51에서 부하 캐패시턴스(CL)를 제1 캐패시턴스(CL1)로부터 제2 캐패시턴스(CL2)로 급진적으로 변경할 수 있고, 시간 t52까지 부하 캐패시턴스(CL)를 제2 캐패시턴스(CL2)로 유지할 수 있다. 시간 t51에서, 제2 캐패시터(C2)의 캐패시턴스를 부하 캐패시턴스(CL)로부터 배제하기 위하여, 스위치(SW)는 오프 상태로 전환될 수 있고, 도 5에 도시된 바와 같이, 스위치(SW)의 온 저항(RON)은 제1 저항치(R1)로부터 상대적으로 높은 제2 저항치(R2)로 급진적으로 변경될 수 있고 시간 t52까지 제2 저항치(R2)로 유지될 수 있다. 일부 실시예들에서, 제2 저항치(R2)는 근사적으로 무한대일 수 있다. 이에 따라, 도 2를 참조하여 전술된 바와 같이, 상대적으로 낮은 제2 캐패시턴스(CL2)에 기인하여 출력 전압(VOUT)은 이른 시점, 즉 시간 t52에서 제2 레벨(V2)을 가질 수 있다. 도 5에 도시된 바와 같이, 시간 t51부터 시간 t52까지, 증가된 출력 전압(VOUT)의 레벨에 기인하여 캐패시터 회로(40)를 충전하기 위한 캐패시터 전류(IC)가 캐패시터 회로(40)에 제공될 수 있다.
시간 t52에서, 출력 전압(VOUT)은 제2 레벨(V2)에 도달할 수 있고, 캐패시터 회로(40)는 캐패시터 제어 신호(C_CL)에 응답하여 부하 캐패시턴스(CL)를 제2 캐패시턴스(CL2)로부터 제1 캐패시턴스(CL1)로 점진적으로 변경하기 시작할 수 있다. 캐패시터 회로(40)는 부하 캐패시턴스(CL)가 제1 캐패시턴스(CL1)에 도달하는 시간 t53까지 부하 캐패시턴스(CL)를 점진적으로 변경할 수 있다. 비록 도 5에서, 시간 t52부터 시간 t53까지 부하 캐패시턴스(CL)가 선형적으로 증가하는 것으로 도시되었으나, 일부 실시예들에서 부하 캐패시턴스(CL)는 시간 t52부터 시간 t53까지 비선형적으로 증가될 수도 있다.
부하 캐패시턴스(CL)를 제2 캐패시턴스(CL2)로부터 제2 캐패시턴스(CL1)로 점진적으로 변경하기 위하여, 스위치(SW)는 오프 상태로부터 온 상태로 점진적으로 변경될 수 있고, 즉 온 저항(RON)은 제2 저항치(R2)로부터 제1 저항치(R1)로 점진적으로 변경될 수 있다. 또한, 제2 캐패시턴스(CL2)로부터 제1 캐패시턴스(CL1)로 점진적으로 증가하는 부하 캐패시턴스(CL) 및 제1 레벨(V1)로부터 상승된 제2 레벨(V2)의 출력 전압(VOUT)에 기인하여, 캐패시터 회로(40)의 가변 캐패시터(41)를 충전하기 위한 캐패시터 전류(IC)가 발생할 수 있다. 일부 실시예들에서, 도 5에 도시된 바와 같이, 캐패시터 전류(IC)는 시간 t52부터 시간 t53까지 일정한 크기(ICHG)를 가질 수 있다.
시간 t53부터 시간 t54까지, 출력 전압(VOUT)은 제2 레벨(V2)로 유지될 수 있다. 캐패시터 회로(40)는 캐패시터 제어 신호(C_CL)에 응답하여 제2 캐패시턴스(CL2)를 부하 캐패시턴스(CL)로서 제공할 수 있다. 제2 캐패시터(C2)의 캐패시턴스를 부하 캐패시턴스(CL)의 일부로서 제공하기 위하여, 스위치(SW)는 온 상태일 수 있고 상대적으로 낮은 제1 저항치(R1)를 가질 수 있다. 시간 t50부터 시간 t51까지 동안과 유사하게, 상대적으로 높은 제1 캐패시턴스(CL1)에 기인하여 출력 전압(VOUT)에서 리플이 감소될 수 있다.
시간 t54부터 시간 t55까지, 출력 전압(VOUT)은 제2 레벨(V2)로부터 제1 레벨(V1)로 동적으로 변경될 수 있다. 캐패시터 회로(40)는 캐패시터 제어 신호(C_CL)에 응답하여, 시간 t54에서 부하 캐패시턴스(CL)를 제1 캐패시턴스(CL1)로부터 제2 캐패시턴스(CL2)로 급진적으로 변경할 수 있고, 시간 t55까지 부하 캐패시턴스(CL)를 제2 캐패시턴스(CL2)로 유지할 수 있다. 시간 t54에서, 스위치(SW)의 온 저항(RON)은 제1 저항치(R1)로부터 제2 저항치(R2)로 급진적으로 변경될 수 있고 시간 t55까지 제2 저항치(R2)로 유지될 수 있다. 이에 따라, 상대적으로 낮은 제2 캐패시턴스(CL2)에 기인하여 출력 전압(VOUT)은 이른 시점, 즉 시간 t55에서 제1 레벨(V1)을 가질 수 있다. 도 5에 도시된 바와 같이, 시간 t55부터 시간 t52까지, 감소된 출력 전압(VOUT)의 레벨에 기인하여 캐패시터 회로(40)를 방전하기 위한 캐패시터 전류(IC)가 캐패시터 회로(40)에 제공될 수 있다.
시간 t55에서, 출력 전압(VOUT)은 제1 레벨(V1)에 도달할 수 있고, 캐패시터 회로(40)는 캐패시터 제어 신호(C_CL)에 응답하여 부하 캐패시턴스(CL)를 제2 캐패시턴스(CL2)로부터 제1 캐패시턴스(CL1)로 점진적으로 변경하기 시작할 수 있다. 캐패시터 회로(40)는 부하 캐패시턴스(CL)가 제1 캐패시턴스(CL1)에 도달하는 시간 t53까지 부하 캐패시턴스(CL)를 점진적으로 변경할 수 있다. 부하 캐패시턴스(CL)는, 일부 실시예들에서 선형적으로 증가할 수도 있고, 일부 실시예들에서 비선형적으로 증가할 수도 있다. 스위치(SW)의 온 저항(RON)은 제2 저항치(R2)로부터 제1 저항치(R1)로 점진적으로 변경될 수 있다. 또한, 제2 캐패시턴스(CL2)로부터 제1 캐패시턴스(CL1)로 점진적으로 증가하는 부하 캐패시턴스(CL) 및 제2 레벨(V2)로부터 하강된 제1 레벨(V1)의 출력 전압(VOUT)에 기인하여, 캐패시터 회로(40)의 가변 캐패시터(41)를 방전하기 위한 캐패시터 전류(IC)가 발생할 수 있다. 일부 실시예들에서, 도 5에 도시된 바와 같이, 캐패시터 전류(IC)는 시간 t55부터 시간 t56까지 일정한 크기(IDIS)를 가질 수 있다.
시간 t56부터, 출력 전압(VOUT)은 제1 레벨(V1)로 유지될 수 있다. 캐패시터 회로(40)는 캐패시터 제어 신호(C_CL)에 응답하여 제1 캐패시턴스(CL1)를 부하 캐패시턴스(CL)로서 제공할 수 있고, 스위칭 레귤레이터(10)는 감소된 리플을 가지는 출력 전압(VOUT)을 생성할 수 있다.
도 6a 내지 도 6c는 본 개시의 예시적 실시예들에 따른 가변 캐패시터의 예시들을 나타내는 도면이다. 도 4를 참조하여 전술된 바와 같이, 도 6a 내지 도 6c의 가변 캐패시터들(60a, 60b, 60c)은 캐패시터 제어 신호(C_CL)에 따라 가변적인 캐패시턴스를 가질 수 있다. 또한, 도 5를 참조하여 전술된 바와 같이, 일부 실시예들에서, 도 6a 내지 도 6c의 가변 캐패시터들(60a, 60b, 60c)은, 제2 캐패시터(C2)의 캐패시턴스가 부하 캐패시턴스(CL)로부터 급진적으로 배제되고 제2 캐패시터(C2)의 캐패시턴스가 부하 캐패시턴스(CL)에 점진적으로 추가되도록, 캐패시터 제어 신호(C_CL)에 응답하여 동작할 수 있다.
도 6a를 참조하면, 가변 캐패시터(60a)는 제2 캐패시터(C2), 전류원(CS1), SPDT(Single Pole Double Throw) 스위치(SW1) 및 제1 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)는 NMOS 트랜지스터로서 제2 캐패시터(C2)에 연결된 드레인, 접지 전압이 인가되는 소스 및 SPDT 스위치(SW1)에 연결된 게이트를 가질 수 있다. 전류원(CS1)은 전류(IG)를 생성할 수 있고, SPDT 스위치(SW1)는 캐패시터 제어 신호(C_CL)에 따라 제1 트랜지스터(T1)의 게이트를 전류원(CS1)에 연결하거나 접지 노드에 연결할 수 있다.
감소된 부하 캐패시턴스(CL) (예컨대, 제2 캐패시턴스(CL2))를 위하여, SPDT 스위치(SW1)는, 예컨대 하이 레벨의 캐패시터 제어 신호(C_CL)에 응답하여 제1 트랜지스터(T1)의 게이트를 접지 노드에 연결할 수 있다. 이에 따라, 제1 트랜지스터(T1)는 턴-오프될 수 있고, 제2 캐패시터(C2)의 캐패시턴스는 부하 캐패시턴스(CL)로부터 급진적으로 배제될 수 있다. 다른 한편으로, 증가된 부하 캐패시턴스(CL) (예컨대, 제1 캐패시턴스(CL1))를 위하여, SPDT 스위치(SW1)는, 예컨대 로우 레벨의 캐패시터 제어 신호(C_CL)에 응답하여 제1 트랜지스터(T1)의 게이트를 전류원(CS1)과 연결할 수 있다. 이에 따라, 전류(IG)에 의해서 제1 트랜지스터(T1)의 게이트 전압이 상승할 수 있고, 제1 트랜지스터(T1)의 소스-드레인 사이 저항치가 감소할 수 있다. 결과적으로, 제2 캐패시터(C2)의 캐패시턴스가 점진적으로 부하 캐패시턴스(CL)에 추가될 수 있다. 로우 레벨의 캐패시터 제어 신호(C_CL)에 응답하여 가변 캐패시터(60a)의 캐패시턴스가 증가하는 속도는, 전류원(CS1)의 전류 및 제1 트랜지스터(T1)의 게이트에 존재하는 기생 캐패시턴스에 의해서 결정될 수 있고, 일부 실시예들에서, 가변 캐패시터(60a)는 제1 트랜지스터(T1)의 게이트 및 접지 노드 사이에 연결된 캐패시터를 더 포함할 수도 있다.
도 6b를 참조하면, 가변 캐패시터(60b)는 제2 캐패시터(C2), 전류원(CS2) 및 복수의 트랜지스터들(T2 내지 T4)을 포함할 수 있다. 제2 트랜지스터(T2)는 제2 캐패시터(C2)에 연결된 드레인, 접지 전압이 인가되는 소스 및 제3 트랜지스터(T3)와 제4 트랜지스터(T4)에 연결된 게이트를 가질 수 있다. 전류원(CS2)은 기준 전류(IREF)를 생성할 수 있고, 제4 트랜지스터(T4)가 턴-오프되는 동안 제3 트랜지스터(T3) 및 제2 트랜지스터(T2)는 전류 미러(current mirror)를 형성할 수 있다. 이에 따라, 제2 트랜지스터(T2)의 드레인 및 소스를 통해서 흐르는 전류(IX)는 기준 전류(IREF) 및 제3 트랜지스터(T3)와 제2 트랜지스터(T2)의 크기 비율에 의해서 결정될 수 있다.
감소된 부하 캐패시턴스(CL) (예컨대, 제2 캐패시턴스(CL2))를 위하여, 제4 트랜지스터(T4)는 하이 레벨의 캐패시터 제어 신호(C_CL)에 응답하여 제2 트랜지스터(T2)의 게이트에 접지 전압을 인가할 수 있다. 이에 따라, 제2 트랜지스터(T2)는 턴-오프될 수 있고, 제2 캐패시터(C2)의 캐패시턴스는 부하 캐패시턴스(CL)로부터 급진적으로 배제될 수 있다. 다른 한편으로, 증가된 부하 캐패시턴스(CL) (예컨대, 제1 캐패시턴스(CL1))를 위하여, 제4 트랜지스터(T4)는 로우 레벨의 캐패시터 제어 신호(C_CL)에 응답하여 턴-오프될 수 있다. 이에 따라, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 게이트 전압은 점진적으로 증가할 수 있고, 제2 캐패시터(C2)로부터 전류(IX)가 인출됨으로써 제2 캐패시터(C2)의 캐패시턴스가 점진적으로 부하 캐패시턴스(CL)에 추가될 수 있다.
도 6c를 참조하면, 가변 캐패시터(60c)는 상호 직렬 연결된 제2 캐패시터(C2) 및 가변 저항(VR)을 포함할 수 있다. 가변 저항(VR)은 캐패시터 제어 신호(C_CL)에 따라 제2 캐패시터(C2) 및 접지 전위 사이에서 가변적인 저항치를 제공할 수 있다. 예를 들면, 감소된 부하 캐패시턴스(CL) (예컨대, 제2 캐패시턴스(CL2))를 위하여 가변 저항(VR)은 상대적으로 높은 저항치(예컨대, 근사적으로 무한대)를 제공할 수 있는 한편, 증가된 부하 캐패시턴스(CL) (예컨대, 제1 캐패시턴스(CL1))를 위하여 가변 저항(VR)은 상대적으로 낮은 저항치(예컨대, 근사적으로 영)를 제공할 수 있다.
일부 실시예들에서, 가변 저항(VR)은 급진적으로 감소되는 부하 캐패시턴스(CL)를 위하여 캐패시터 제어 신호(C_CL)에 응답하여 급진적으로 증가되는 저항치를 제공할 수 있는 한편, 점진적으로 증가하는 부하 캐패시턴스(CL)를 위하여 점진적으로 감소하는 저항치를 제공할 수 있다. 예를 들면, 가변 저항(VR)은, 상호 직렬 연결된 저항 및 NMOS 트랜지스터를 각각 포함하는, 복수의 서브 회로들을 포함할 수 있고, 복수의 서브 회로들은 제2 캐패시터(C2) 및 접지 노드 사이에서 상호 병렬 연결될 수 있다. 캐패시터 제어 신호(C_CL)는 복수의 서브 회로들에 각각 제공되는 복수의 비트들을 포함할 수 있다. 캐패시터 제어 신호(C_CL)는, 급진적으로 증가되는 저항치를 위하여 모든 비트들이 로우 레벨을 가지도록 급진적으로 변경될 수 있는 한편, 점진적으로 감소하는 저항치를 위하여 모든 비트들이 하이 레벨을 가질 때까지 순차적으로 변경될 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 전원 회로(70)를 나타내는 블록도이다. 도 7에 도시된 바와 같이, 전원 회로(70)는 입력 전압(VIN)으로부터 출력 전압(VOUT)을 생성할 수 있고, 설정 신호(SET)를 수신할 수 있다. 기준 전압(VREF) 및 포락선(envelope) 전압(VENV) 중 적어도 하나는, 일부 실시예들에서 도 7에 도시된 바와 같이, 전원 회로(70) 내부에서 (예컨대, 파워 컨트롤러(73)에 의해서) 생성될 수도 있고, 일부 실시예들에서 도 7에 도시된 바와 상이하게, 전원 회로(70) 외부로부터 수신될 수도 있다. 전원 회로(70)는 제2 캐패시터(C2), 스위치(SW), 제1 전압 레귤레이터(71), 제2 전압 레귤레이터(72), 파워 컨트롤러(73) 및 모드 스위치(74)를 포함할 수 있다.
제1 전압 레귤레이터(71)는 기준 전압(VREF)에 기초하여 입력 전압(VIN)으로부터 제1 출력 전압(VOUT1)을 생성할 수 있다. 예를 들면, 제1 전압 레귤레이터(71)는 도 3a 내지 도 3c를 참조하여 예시된 DC-DC 컨버터일 수 있고, 제1 출력 전압(VOUT1)의 레벨은 기준 전압(VREF)의 레벨에 따라 결정될 수 있다. 스위치(SW)는 제1 출력 전압(VOUT1) 및 접지 전압 사이에서 캐패시터 제어 신호(C_CL)에 따라 부하 캐패시턴스(CL)를 변경할 수 있다. 도 4의 가변 캐패시터(41)와 유사하게, 캐패시터 제어 신호(C_CL)에 응답하여 스위치(SW)가 온되는 경우 제2 캐패시터(C2)가 부하 캐패시턴스(CL)에 기여할 수 있는 한편, 캐패시터 제어 신호(C_CL)에 응답하여 스위치(SW)가 오프되는 경우 제2 캐패시터(C2)가 부하 캐패시턴스(CL)로부터 배제될 수 있다.
제2 전압 레귤레이터(72)는 포락선 전압(VENV)에 기초하여 입력 전압(VIN)으로부터 제2 출력 전압(VOUT2)을 생성할 수 있다. 예를 들면, 제2 전압 레귤레이터(72)는 도 3a 내지 도 3c를 참조하여 예시된 DC-DC 컨버터를 포함할 수 있고, 포락선 전압(VENV)에 따라 제2 출력 전압(VOUT2)의 크기를 조절하는 회로(예컨대, 선형 레귤레이터)를 더 포함할 수 있다. 포락선 전압(VENV)은 부하에서 요구되는 소비 전력에 의존하는 크기를 가지는 신호일 수 있고, 예컨대 부하의 스윙하는 출력 신호의 포락선을 추종하는 크기를 가질 수 있다. 이에 따라, 제2 출력 전압(VOUT2)은 부하에서 요구되는 소비 전력에 따른 크기를 가질 수 있다. 도 7에 도시된 바와 같이, 일부 실시예들에서 제2 전압 레귤레이터(72)는 제1 전압 레귤레이터(71)로부터 제1 출력 전압(VOUT1)을 수신할 수 있고, 제2 전압 레귤레이터(72)에 포함된 구성요소들 중 적어도 일부는 제1 출력 전압(VOUT1)으로부터 전력을 공급받을 수 있다. 제1 전압 레귤레이터(71) 및 제2 전압 레귤레이터(72)의 예시들은 도 8 및 도 10을 참조하여 후술될 것이다.
모드 스위치(74)는 파워 컨트롤러(73)로부터 제공되는 모드 제어 신호(C_MD)에 따라 제1 출력 전압(VOUT1) 및 제2 출력 전압(VOUT2) 중 하나를 출력 전압(VOUT)으로서 출력할 수 있다. 예를 들면, 모드 제어 신호(C_MD)는 평균 전력 추적(Average Power Tracking; APT) 모드 또는 포락선 추적(Envelope Tracking; ET) 모드를 나타낼 수 있고, 모드 스위치(74)는 평균 전력 추적 모드를 나타내는 모드 제어 신호(C_MD)에 응답하여 제1 출력 전압(VOUT1)을 출력 전압(VOUT)으로서 출력할 수 있는 한편, 포락선 추적 모드를 나타내는 모드 제어 신호(C_MD)에 응답하여 제2 출력 전압(VOUT2)을 출력 전압(VOUT)으로서 출력할 수 있다. 일부 실시예들에서, 모드 스위치(74)는 적어도 하나의 파워 스위치를 포함할 수 있고, 파워 스위치는 높은 전류를 지원할 수 있는 파워 트랜지스터를 포함할 수 있다.
파워 컨트롤러(73)는 전원 회로(70)의 외부로부터 설정 신호(SET)를 수신할 수 있고, 설정 신호(SET)에 기초하여 복수의 제어 신호들(C_CL, C_MD, C_EN)을 생성할 수 있다. 예를 들면, 설정 신호(SET)는 평균 전력 추적 모드 또는 포락선 모드를 나타내는 정보를 포함할 수도 있고, 제1 출력 전압(VOUT1)의 레벨을 동적으로 변경하는 정보를 포함할 수도 있다. 일부 실시예들에서, 파워 컨트롤러(73)는 기준 전압(VREF) 및/또는 포락선 전압(VENV)을 더 생성할 수도 있다.
일부 실시예들에서, 파워 컨트롤러(73)는 설정 신호(SET)가 평균 전력 추적 모드를 나타내는 경우 비활성화된(inactive) 인에이블 신호(C_EN)를 제2 전압 레귤레이터(72)에 제공할 수 있고, 제1 출력 전압(VOUT1)이 출력 전압(VOUT)으로 출력되도록 하는 모드 제어 신호(C_MD)를 모드 스위치(74)에 제공할 수 있다. 제2 전압 레귤레이터(72)는 비활성화된 인에이블 신호(C_EN)에 응답하여 디스에이블될 수 있고, 예컨대 디스에이블된 제2 전압 레귤레이터(72)는 파워-다운될 수 있다. 다른 한편으로, 파워 컨트롤러(73)는 설정 신호(SET)가 포락선 추적 모드를 나타내는 경우 활성화된(active) 인에이블 신호(C_EN)를 제2 전압 레귤레이터(72)에 제공할 수 있고, 제2 출력 전압(VOUT2)이 출력 전압(VOUT)으로 출력되도록 하는 모드 제어 신호(C_MD)를 모드 스위치(74)에 제공할 수 있다. 제2 전압 레귤레이터(72)는 활성화된 인에이블 신호(C_EN)에 응답하여 포락선 전압(VENV)에 기초하여 입력 전압(VIN)으로부터 제2 출력 전압(VOUT2)을 생성할 수 있다.
일부 실시예들에서, 파워 컨트롤러(73)는 설정 신호(SET)가 제1 출력 전압(VOUT1)의 레벨의 변경을 나타내는 경우, 스위치(SW)를 오프하는 캐패시터 제어 신호(C_CL)를 스위치(SW)에 제공할 수 있다. 이에 따라 제2 캐패시터(C2)는 제1 전압 레귤레이터(71)의 부하 캐패시턴스(CL)에 기여하지 아니할 수 있고, 부하 캐패시턴스(CL)는 감소할 수 있다. 또한, 파워 컨트롤러(73)는 제1 출력 전압(VOUT1)이 원하는 레벨로 변경이 완료된 경우, 스위치(SW)를 온하는 캐패시터 제어 신호(C_CL)를 스위치(SW)에 제공할 수 있다. 이에 따라, 제1 출력 전압(VOUT1)은 일정한 레벨을 유지시 감소된 리플을 가질 수 있는 동시에 상이한 레벨로 신속하게 변경될 수 있다.
도 8은 본 개시의 예시적 실시예에 따라 도 7의 전원 회로(70)의 예시를 나타내는 회로도이고, 도 9는 본 개시의 예시적 실시예에 따라 도 8의 전원 회로(80)의 동작의 예시를 시간의 흐름에 따라 나타내는 그래프이다. 구체적으로, 도 8은 도 7의 제1 전압 레귤레이터(71), 제2 전압 레귤레이터(72) 및 모드 스위치(74)의 예시를 나타내고, 도 9는 도 8의 제1 출력 전압(VOUT1), 제2 출력 전압(VOUT2), 출력 전압(VOUT) 및 부하 캐패시턴스(CL)를 시간의 흐름에 따라 나타낸다.
도 8을 참조하면, 전원 회로(80)는 제2 캐패시터(C2), 스위치(SW), 제1 전압 레귤레이터(81), 제2 전압 레귤레이터(82) 및 모드 스위치(84)를 포함할 수 있다. 제1 전압 레귤레이터(81)는 기준 전압(VREF)에 기초하여 제1 출력 전압(VOUT1)을 생성할 수 있고, 제2 전압 레귤레이터(82)는 포락선 전압(VENV)에 기초하여 제2 출력 전압(VOUT2)을 생성할 수 있다. 도 8의 예시에서 제1 전압 레귤레이터(81) 및 제2 전압 레귤레이터(82)는 벅(buck) 컨버터를 포함하는 것으로 도시되나, 일부 실시예들에서 제1 전압 레귤레이터(81) 및/또는 제2 전압 레귤레이터(82)는 부스트 컨버터 및/또는 벅-부스트 컨버터를 포함할 수도 있다.
제1 전압 레귤레이터(81)는 제1 인덕터(L1), 제1 캐패시터(C1), 제1 스위치 회로(81_1) 및 제1 스위치 컨트롤러(81_2)를 포함할 수 있다. 제1 스위치 컨트롤러(81_2)는 기준 전압(VREF) 및 제1 출력 전압(VOUT1)에 기초하여 제1 스위치 제어 신호(C_SW1)를 생성할 수 있고, 제1 스위치 회로(81_1)는 제1 스위치 제어 신호(C_SW1)에 응답하여 입력 전압(VIN)으로부터 제1 인덕터(L1)에 전류를 제공하거나 제1 인덕터(L1)로부터 접지 전압으로 전류를 인출할 수 있다. 제1 캐패시터(C1)는 제1 전압 레귤레이터(81)의 부하 캐패시턴스(CL)를 제공할 수 있다. 도 4 및 도 7 등을 참조하여 전술된 바와 같이, 제2 캐패시터(C2) 및 스위치(SW)는 캐패시터 제어 신호(C_CL)에 따라 제1 전압 레귤레이터(81)의 부하 캐패시턴스(CL)를 변경할 수 있다.
제2 전압 레귤레이터(82)는 제2 인덕터(L2), 제2 스위치 회로(82_1) 및 제2 스위치 컨트롤러(82_2)를 포함할 수 있고, 제3 캐패시터(C3) 및 증폭기(82_3)를 더 포함할 수 있다. 제2 전압 레귤레이터(82)에서 제2 인덕터(L2), 제2 스위치 회로(82_1) 및 제2 스위치 컨트롤러(82_2)는 제1 전압 레귤레이터(81)와 유사하게 벅 컨버터로서 기능할 수 있고, 제2 전압 레귤레이터(81)에서 제2 출력 전압(VOUT2)의 낮은 주파수 대역을 담당할 수 있다. 또한, 제2 스위치 컨트롤러(82_2)는, 제1 전압 레귤레이터(81)의 제1 스위치 컨트롤러(81_2)와 상이하게, 제2 출력 전압(VOUT2)을 피드백으로서 수신하는 대신 제3 캐패시터(C3)를 통해서 흐르는 전류를 피드백으로서 수신할 수 있고, 피드백에 기초하여 제2 스위치 제어 신호(C_SW2)를 생성할 수 있다. 제2 스위치 컨트롤러(82_2)는 인에이블 신호(C_EN)를 수신할 수 있고, 일부 실시예들에서 활성화된 인에이블 신호(C_EN)에 응답하여 정상 동작을 수행할 수 있는 한편, 비활성화된 인에이블 신호(C_EN)에 응답하여 파워 다운될 수 있다.
증폭기(82_3)는 제1 출력 전압(VOUT1)으로부터 전력을 공급받을 수 있고, 포락선 전압(VENV)을 수신하는 비반전 입력 및 제2 출력 전압(VOUT2)을 수신하는 반전 입력을 포함할 수 있다. 증폭기(82_3)의 출력 신호는 제3 캐패시터(C3)를 통과하여 제2 출력 전압(VOUT2)에 반영될 수 있고, 제3 캐패시터(C3)는 AC 커플링 캐패시터로서 지칭될 수 있다. 이에 따라, 증폭기(82_3) 및 제3 캐패시터(C3)는 제2 출력 전압(VOUT2)의 높은 주파수 대역을 담당할 수 있다. 제2 스위치 컨트롤러(82_2)는 인에이블 신호(C_EN)를 수신할 수 있고, 일부 실시예들에서 활성화된 인에이블 신호(C_EN)에 응답하여 정상 동작을 수행할 수 있는 한편, 비활성화된 인에이블 신호(C_EN)에 응답하여 파워 다운될 수 있다.
모드 스위치(84)는 모드 제어 신호(C_MD)에 따라 제1 전압 레귤레이터(81)의 출력 노드를 전원 회로(80)의 출력 노드와 선택적으로 연결할 수 있다. 예를 들면, 모드 스위치(84)는 평균 전력 추적 모드를 나타내는 모드 제어 신호(C_MD)에 응답하여 제1 출력 전압(VOUT1)이 출력 전압(VOUT)으로서 출력되도록 온될 수 있는 한편, 포락선 추적 모드를 나타내는 모드 제어 신호(C_MD)에 응답하여 제1 전압 레귤레이터(81)의 출력 노드를 전원 회로(80)의 출력 노드와 전기적으로 단선(disconnection)되도록 오프될 수 있다. 도 8에 도시된 바와 같이, 출력 전압(VOUT)은 제2 출력 전압(VOUT2)과 일치할 수 있으나, 평균 전력 추적 모드에서 제2 전압 레귤레이터(82)가 디스에이블됨으로써 출력 전압(VOUT)은 제1 출력 전압(VOUT1)에 의해서 결정될 수 있다.
도 9를 참조하면, 시간 t90부터 시간 t93까지, 전원 회로(80)는 평균 전력 추적 모드로 설정될 수 있다. 이에 따라, 출력 전압(VOUT)은 제1 출력 전압(VOUT1)과 일치할 수 있다. 평균 전력 추적 모드에서 제1 전압 레귤레이터(81)는 동적으로 제1 출력 전압(VOUT1)의 레벨을 변경할 수 있고(V11→V12→V13), 제1 출력 전압(VOUT1)의 레벨이 변경되는 동안 부하 캐패시턴스(CL)가 감소할 수 있다. 예를 들면, 시간 t91에서 부하 캐패시턴스(CL)는 제1 캐패시턴스(CL1)로부터 제2 캐패시턴스(CL2)로 감소할 수 있고, 제1 출력 전압(VOUT1)의 레벨이 변경되는 동안(V11→V12) 부하 캐패시턴스(CL)는 제2 캐패시턴스(CL2)로 유지될 수 있다. 일부 실시예들에서, 부하 캐패시턴스(CL)는 제2 캐패시턴스(CL2)로 급진적으로 감소할 수 있는 한편, 제1 캐패시턴스(CL1)로 점진적으로 증가할 수 있다. 유사하게, 시간 t92 및 시간 t93에서 부하 캐패시턴스(CL)가 감소할 수 있다. 이에 따라, 전술된 바와 같이, 제1 출력 전압(VOUT1)의 레벨은 신속하게 변경될 수 있는 한편, 제1 출력 전압(VOUT1)의 레벨이 일정하게 유지되는 동안 제1 출력 전압(VOUT1)의 노이즈(예컨대, 리플)가 감소할 수 있다.
시간 t93부터, 전원 회로(80)는 포락선 추적 모드로 설정될 수 있다. 이에 따라, 출력 전압(VOUT), 즉 제2 출력 전압(VOUT2)은 제2 전압 레귤레이터(82)에 의해서 결정될 수 있다. 도 8을 참조하여 전술된 바와 같이, 제2 전압 레귤레이터(82)의 일부 구성요소, 예컨대 증폭기(82_3)는 제1 전압 레귤레이터(81)가 제공하는 제1 출력 전압(VOUT1)으로부터 전력을 공급받을 수 있고, 제2 출력 전압(VOUT2)이 레벨에 따라 제1 출력 전압(VOUT1)의 레벨이 동적으로 변경될 수 있다(V14→V15→V16). 이에 따라, 평균 전력 추적 모드에서와 유사하게, 제1 출력 전압(VOUT1)의 레벨이 변경되는 동안 부하 캐패시턴스(CL)가 감소할 수 있다. 예를 들면, 도 9에 도시된 바와 같이, 시간 t92, 시간 t94 및 시간 t95에서 부하 캐패시턴스(CL)가 제2 캐패시턴스(CL2)로 감소할 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 전원 회로(100)의 예시를 나타내는 회로도이다. 구체적으로, 도 10의 전원 회로(100)는 도 8의 전원 회로(80)와 비교할 때, 제1 전압 레귤레이터(110)의 부하 캐패시턴스(CL)의 변경을 위한 제2 캐패시터(C2)가 생략될 수 있다. 이하에서, 도 10에 대한 설명 중 도 8에 대한 설명과 중복되는 내용은 생략될 것이다.
도 10을 참조하면, 전원 회로(100)는 스위치(SW), 제1 전압 레귤레이터(110), 제2 전압 레귤레이터(120) 및 모드 스위치(140)를 포함할 수 있다. 제1 전압 레귤레이터(110)는 기준 전압(VREF)에 기초하여 제1 출력 전압(VOUT1)을 생성할 수 있고, 제1 인덕터(L1), 제1 캐패시터(C1), 제1 스위치 회로(111) 및 제1 스위치 컨트롤러(112)를 포함할 수 있다. 제1 스위치 컨트롤러(112)는 기준 전압(VREF) 및 제1 출력 전압(VOUT1)에 기초하여 제1 스위치 제어 신호(C_SW1)를 생성할 수 있다. 제2 전압 레귤레이터(120)는 포락선 전압(VENV)에 기초하여 제2 출력 전압(VOUT2)을 생성할 수 있고, 제2 인덕터(L2), 제2 스위치 회로(121), 제2 스위치 컨트롤러(122), 제3 캐패시터(C3) 및 증폭기(123)를 포함할 수 있다. 제2 스위치 컨트롤러(122)는 제3 캐패시터(C3)에 흐르는 전류에 기초하여 제2 스위치 제어 신호(C_SW2)를 생성할 수 있다.
도 8의 스위치(SW)와 유사하게, 도 10의 스위치(SW)는 접지 전압 및 제1 출력 전압(VOUT1) 사이에서 캐패시터 제어 신호(C_CL)에 따라 제1 전압 레귤레이터(110)의 부하 캐패시턴스(CL)를 변경할 수 있다. 구체적으로, 도 10에서 스위치(SW)는 제2 전압 레귤레이터(120)의 AC 커플링 캐패시터인 제3 캐패시터(C3)의 캐패시턴스를 부하 캐패시턴스(CL)에 추가하거나 배제함으로써 부하 캐패시턴스(CL)를 변경할 수 있다. 예를 들면, 평균 전력 추적 모드에서 모드 스위치(140)는 모드 제어 신호(C_MD)에 따라 제1 전압 레귤레이터(110)의 출력 노드 및 제2 전압 레귤레이터(120)의 출력 노드를 전기적으로 연결할 수 있다. 이에 따라 제3 캐패시터(C3)의 일단은 제1 전압 레귤레이터(110)의 출력 노드와 전기적으로 연결될 수 있다. 또한, 평균 전력 추적 모드에서 증폭기(123)는 비활성화된 인에이블 신호(C_EN)에 기인하여 플로팅된 출력을 가질 수 있다. 결과적으로 제3 캐패시터(C3)는 평균 전력 추적 모드에서 도 8의 제2 캐패시터(C2)와 동일한 기능을 수행할 수 있고, 스위치(SW)는 캐패시터 제어 신호(C_CL)에 따라 온/오프됨으로써 부하 캐패시턴스(CL)를 변경할 수 있다. 일부 실시예들에서, 스위치(SW)는 포락선 추적 모드에서 캐패시터 제어 신호(C_CL)에 응답하여 항상 오프될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 나타내는 순서도이다. 예를 들면, 도 11의 방법은 도 1의 스위칭 레귤레이터(10)에 의해서 수행될 수 있다. 도 11에 도시된 바와 같이, 스위칭 레귤레이터의 동작 방법은 단계 S10, 단계 S30 및 단계 S50을 포함할 수 있고, 이하에서 도 11은 도 1 및 도 2를 참조하여 설명될 것이다.
단계 S10은 단계 S11 및 단계 S12를 포함할 수 있고, 일부 실시예들에서 단계 S11 및 단계 S12는 병렬적으로 수행될 수 있다. 단계 S11에서, 제1 레벨(V1)의 출력 전압(VOUT)을 출력하는 동작이 수행될 수 있다. 예를 들면, 스위칭 레귤레이터(10)는 레퍼런스 전압(VREF)의 레벨에 기초하여 제1 레벨(V1)의 출력 전압(VOUT)을 생성할 수 있다. 단계 S12에서, 부하 캐패시턴스(CL)를 제1 캐패시턴스(CL1)로 유지하는 동작이 수행될 수 있다. 예를 들면, 캐패시터 회로(13)는 캐패시터 제어 신호(C_CL)에 응답하여 부하 캐패시턴스(CL)를 제2 캐패시턴스(CL2)보다 높은 제1 캐패시턴스(CL1)로 유지할 수 있고, 이에 따라 출력 전압(VOUT)의 노이즈가 감소할 수 있다.
단계 S30은 단계 S31 및 단계 S32를 포함할 수 있고, 일부 실시예들에서 단계 S31 및 단계 S32는 병렬적으로 수행될 수 있다. 단계 S31에서, 제1 레벨(V1)로부터 제2 레벨(V2)로 출력 전압(VOUT)을 변경하는 동작이 수행될 수 있다. 예를 들면, 스위칭 레귤레이터(10)는 레퍼런스 전압(VREF)의 레벨 변화에 응답하여 출력 전압(VOUT)을 제1 레벨(V1)로부터 제2 레벨(V2)로 변경할 수 있고, 이에 따라 출력 전압(VOUT)은 제1 레벨(V1)로부터 제2 레벨(V2)을 향하여 증가할 수 있다. 단계 S32에서, 부하 캐패시턴스(CL)를 제2 캐패시턴스(CL2)로 유지하는 동작이 수행될 수 있다. 예를 들면, 캐패시터 회로(13)는 캐패시터 제어 신호(C_CL)에 응답하여 부하 캐패시턴스(CL)를 제1 캐패시턴스(CL1)보다 작은 제2 캐패시턴스(CL2)로 유지할 수 있고, 이에 따라 출력 전압(VOUT)은 제1 레벨(V1)로부터 제2 레벨(V2)로 신속하게 변경될 수 있다.
단계 S50은 단계 S51 및 단계 S52를 포함할 수 있고, 일부 실시예들에서 단계 S51 및 단계 S52는 병렬적으로 수행될 수 있다. 단계 S51에서, 제2 레벨(V2)의 출력 전압(VOUT)을 출력하는 동작이 수행될 수 있다. 예를 들면, 스위칭 레귤레이터(10)는 레퍼런스 전압(VREF)의 레벨에 기초하여 제2 레벨(V2)의 출력 전압(VOUT)을 생성할 수 있다. 단계 S52에서, 부하 캐패시턴스(CL)를 제1 캐패시턴스(CL1)로 유지하는 동작이 수행될 수 있다. 예를 들면, 캐패시터 회로(13)는 캐패시터 제어 신호(C_CL)에 응답하여 부하 캐패시턴스(CL)를 제2 캐패시턴스(CL2)보다 높은 제1 캐패시턴스(CL1)로 유지할 수 있고, 이에 따라 출력 전압(VOUT)의 노이즈가 감소할 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 나타내는 순서도이다. 구체적으로, 도 12는 도 11의 방법과 비교할 때 단계 S20 및 단계 S40을 더 포함할 수 있다. 예를 들면, 도 12의 방법은 도 1의 스위칭 레귤레이터(10)에 의해서 수행될 수 있고, 이하에서 도 12는 도 1 및 도 5를 참조하여 설명될 것이다.
도 11의 단계 S10에 후속하여, 단계 S20이 수행될 수 있고, 단계 S20에서 부하 캐패시턴스(CL)를 급진적으로 감소시키는 동작이 수행될 수 있다. 예를 들면, 단계 S10에 포함된 단계 S12에서 부하 캐패시턴스(CL)는 제1 캐패시턴스(CL1)로 유지되는 한편, 단계 S30에 포함된 단계 S32에서 부하 캐패시턴스(CL)는 제2 캐패시턴스(CL2)로 유지될 수 있다. 이에 따라, 단계 S20에서, 부하 캐패시턴스(CL)는 제1 캐패시턴스(CL1)로부터 제2 캐패시턴스(CL2)로 급진적으로 감소할 수 있고, 급진적으로 감소된 부하 캐패시턴스(CL)에 기인하여 출력 전압(VOUT)의 레벨은 초기부터 빠르게 변경될 수 있다. 그 다음에, 단계 S30이 수행될 수 있다.
단계 S30에 후속하여, 단계 S40이 수행될 수 있고, 단계 S40에서 부하 캐패시턴스(CL)를 점진적으로 증가시키는 동작이 수행될 수 있다. 예를 들면, 단계 S30에 포함된 단계 S32에서 부하 캐패시턴스(CL)는 제2 캐패시턴스(CL2)로 유지되는 한편, 단계 S50에 포함된 단계 S52에서 부하 캐패시턴스(CL)는 제1 캐패시턴스(CL1)로 유지될 수 있다. 이에 따라, 단계 S40에서, 부하 캐패시턴스(CL)는 제2 캐패시턴스(CL2)로부터 제1 캐패시턴스(CL1)로 점진적으로 증가할 수 있고, 점진적으로 증가된 부하 캐패시턴스(CL)에 기인하여 출력 전압(VOUT)은 제1 레벨(V1)로부터 제2 레벨(V2)로 변경이 완료된 시점부터 제2 레벨(V2)을 안정적으로 가질 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 시스템(130)을 나타내는 도면이다. 시스템(130)은, 일부 실시예들에서 시스템-온-칩(SoC)과 같이 하나의 반도체 집적회로일 수도 있고, 일부 실시예들에서 인쇄회로기판 및 이에 실장된 패키지들을 포함할 수도 있다. 도 13에 도시된 바와 같이, 시스템(130)은 제1 내지 제4 기능 블록(131 내지 134) 및 PMIC(135)를 포함할 수 있다.
제1 내지 제4 기능 블록(131 내지 134)은 PMIC(135)로부터 출력되는 제1 내지 제4 공급 전압(VDD1 내지 VDD4)에 의해서 제공되는 전력에 기초하여 동작할 수 있다. 예를 들면, 제1 내지 제4 기능 블록(131 내지 134) 중 적어도 하나는 어플리케이션 프로세서(Application Processor; AP) 등과 같이 디지털 신호를 처리하는 디지털 회로일 수도 있고, 증폭기 등과 같이 아날로그 신호를 처리하는 아날로그 회로일 수도 있다. 또한, 아날로그-디지털 컨버터(Analog-to-Digital Converter; ADC) 등과 같은 혼합된 신호(mixed signal)를 처리하는 회로일 수도 있다. 비록 도 13에서 시스템(130)은 4개의 기능 블록들을 포함하는 것으로 도시되었으나, 일부 실시예들에서 시스템(130)은 4개 미만 또는 5개 이상의 기능 블록들을 포함할 수도 있다.
PMIC(Power Management Integrated Circuit)(135)는 입력 전압(VIN)으로부터 제1 내지 제4 공급 전압(VDD1 내지 VDD4)을 생성할 수 있고, 전압 제어 신호(C_V)에 따라 제1 내지 제4 공급 전압(VDD1 내지 VDD4) 중 적어도 하나의 레벨을 변경할 수 있다. 제1 내지 제4 기능 블록(131 내지 134) 중 적어도 하나는 요구되는 성능 및 전력 소모에 따라 동적으로 가변되는 레벨의 공급 전압을 수신할 수 있다. 예를 들면, 제1 기능 블록(131)은 이미지 데이터를 처리하는 이미지 프로세서일 수 있고, 일련의 이미지들을 포함하는 동영상을 처리하는 동안 제1 기능 블록(131)은 높은 레벨의 제1 공급 전압(VDD1)을 수신할 수 있는 한편, 단일 이미지를 포함하는 사진을 처리하는 동안 제1 기능 블록(131)은 낮은 레벨의 제1 공급 전압(VDD1)을 수신할 수 있다.
PMIC(135)는 제1 기능 블록(131)에서 요구되는 성능 및 전력 소모에 대응하는 전압 제어 신호(C_V)를 수신할 수 있고, PMIC(135)는 전압 제어 신호(C_V)에 기초하여 제1 공급 전압(VDD1)의 레벨을 증가시키거나 감소시킬 수 있다. 이와 같이, 기능 블록의 공급 전압의 레벨을 동적으로 변경하는 방법은 DVS(Dynamic Voltage Scaling)으로 지칭될 수 있다. PMIC(135)는 도면들을 참조하여 전술된 스위칭 레귤레이터를 포함할 수 있고, 이에 따라 제1 공급 전압(VDD1)은 일정한 레벨을 유지할 때 감소된 노이즈를 가질 수 있는 한편, 제1 공급 전압(VDD1)의 레벨이 신속하게 변경될 수 있다. 일부 실시예들에서, 제1 기능 블록(131)은 제1 공급 전압(VDD1)의 레벨이 변경되는 동안 동작을 중지할 수 있고, 제1 공급 전압(VDD1)의 레벨이 변경된 후 동작을 재개할 수 있다. 이에 따라 제1 공급 전압(VDD1)의 레벨이 신속하게 변경되는 경우, 제1 기능 블록(131)에 의한 동작의 수행 시간이 단축될 수 있고, 결과적으로 시스템(130)은 향상된 성능을 제공할 수 있다. 또한, 제1 전원 전압(VDD1)의 감소된 노이즈에 기인하여, 제1 기능 블록(131) 및 시스템(130)의 동작 신뢰도가 향상될 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 무선 통신 장치(200)를 나타내는 블록도이다. 구체적으로, 도 14는 배터리(250)에 의해서 전력이 제공되는 사용자 기기(User Equipment; UE)(또는 단말)를 나타낸다. 무선 통신 장치(200)는, 일부 실시예들에서, 5G, LTE 등과 같은 셀룰러 네트워크를 사용하는 무선 통신 시스템에 포함될 수도 있고, WLAN(Wireless Local Area Network) 시스템 또는 다른 임의의 무선 통신 시스템에 포함될 수도 있다. 무선 통신 장치(200)에서, 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터는 전력 증폭기(216)에 가변적인 전력을 제공하기 위하여 사용될 수 있다. 도 14에 도시된 바와 같이, 무선 통신 장치(200)는 송수신기(210), 기저대역 프로세서(220), 안테나(230) 및 전원 회로(240) 및 배터리(250)를 포함할 수 있다.
송수신기(210)는 안테나 인터페이스 회로(211)를 포함할 수 있고, 입력 회로(212), 저잡음 증폭기(213) 및 수신 회로(214)를 포함하는 수신기 및 송신 회로(215), 전력 증폭기(216) 및 출력 회로(217)를 포함하는 송신기를 포함할 수 있다. 안테나 인터페이스 회로(211)는 송신 모드 또는 수신 모드에 따라 송신기 또는 수신기를 안테나(230)와 연결시킬 수 있다. 일부 실시예들에서, 입력 회로(212)는 매칭 회로 또는 필터를 포함할 수 있고, 저잡음 증폭기(213)는 입력 회로(212)의 출력 신호를 증폭할 수 있으며, 수신 회로(214)는 다운-컨버전을 위한 믹서를 포함할 수 있다. 일부 실시예들에서, 송신 회로(215)는 업-컨버전을 위한 믹서를 포함할 수 있고, 전력 증폭기(216)는 송신 회로(215)의 출력 신호를 증폭할 수 있고, 출력 회로(217)는 매칭 회로 또는 필터를 포함할 수 있다.
기저대역 프로세서(220)는 송수신기(210)와 기저대역의 신호들을 송수신할 수 있고, 변조/복조, 인코딩/디코딩 등을 수행할 수 있다. 일부 실시예들에서, 기저대역 프로세서(220)는 모뎀으로 지칭될 수 있다. 기저대역 프로세서(220)는 평균 전력 추적 모드 또는 포락선 추적 모드를 설정하기 위한 설정 신호(SET)를 생성할 수 있고, 출력 전압(VOUT)의 레벨을 변경하기 위한 설정 신호(SET)를 생성할 수 있다.
전원 회로(240)는 배터리(250)로부터 입력 전압(VIN)을 수신할 수 있고, 전력 증폭기(216)에 전력을 제공하는 출력 전압(VOUT)을 생성할 수 있다. 전원 회로(240)는 도면들을 참조하여 전술된 스위칭 레귤레이터를 포함할 수 있고, 설정 신호(SET)에 따라 부하 캐패시턴스(CL)를 변경함으로써 출력 전압(VOUT)의 신속한 레벨 변경 및 안정적인 레벨을 가능하게 할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 입력 전압으로부터 출력 전압을 생성하는 스위칭 레귤레이터로서,
    인덕터; 및
    상기 입력 전압으로부터 상기 인덕터를 통과하는 인덕터 전류를 충전함으로써 상기 출력 전압을 생성하도록 구성된 캐패시터 회로를 포함하고,
    상기 캐패시터 회로는, 상기 출력 전압이 제1 레벨 또는 제2 레벨 동안 제1 캐패시턴스를 부하 캐패시턴스로서 제공하고, 상기 출력 전압이 상기 제1 레벨로부터 상기 제2 레벨로 변경되는 동안 상기 제1 캐패시턴스보다 작은 제2 캐패시턴스를 상기 부하 캐패시턴스로서 제공하도록 구성된 것을 특징으로 하는 스위칭 레귤레이터.
  2. 청구항 1에 있어서,
    상기 캐패시터 회로는, 상기 출력 전압이 상기 제1 레벨로부터 상기 제2 레벨에 도달한 시점으로부터 일정 구간 동안 상기 제2 캐패시턴스로부터 상기 제1 캐패시턴스까지 점진적으로 변경되는 상기 부하 캐패시턴스를 제공하도록 구성된 것을 특징으로 하는 스위칭 레귤레이터.
  3. 청구항 2에 있어서,
    상기 캐패시터 회로는, 상기 일정 구간 동안 일정한 크기의 전류에 의해서 충전되거나 방전되도록 구성된 것을 특징으로 하는 스위칭 레귤레이터.
  4. 청구항 1에 있어서,
    상기 캐패시터 회로는, 상기 출력 전압이 상기 제1 레벨로부터 상기 제2 레벨을 향하여 변경되기 시작한 시점에서 상기 제1 캐패시턴스로부터 상기 제2 캐패시턴스로 급진적으로 변경되는 상기 부하 캐패시턴스를 제공하도록 구성된 것을 특징으로 하는 스위칭 레귤레이터.
  5. 청구항 1에 있어서,
    상기 캐패시터 회로는,
    접지 전압 및 상기 출력 전압 사이에서 고정된 캐패시턴스를 제공하도록 구성된 제1 캐패시터; 및
    상기 제1 캐패시터와 병렬 연결된 가변 캐패시터를 포함하는 것을 특징으로 하는 스위칭 레귤레이터.
  6. 청구항 5에 있어서,
    상기 제1 캐패시터는 상기 제2 캐패시턴스를 가지고,
    상기 가변 캐패시터는,
    상기 제1 캐패시턴스 및 상기 제2 캐패시턴스의 차에 대응하는 캐패시턴스를 가지는 제2 캐패시터; 및
    상기 제2 캐패시터와 직렬 연결되고 제어 신호에 따라 상기 제2 캐패시터를 상기 접지 전압과 전기적으로 단선(disconnection)시키도록 구성된 스위치를 포함하는 것을 특징으로 하는 스위칭 레귤레이터.
  7. 청구항 6에 있어서,
    상기 스위치는, 상기 제어 신호가 인가되는 컨트롤 단자를 포함하고 상기 제2 캐패시터 및 상기 접지 전압 사이에 연결된, 트랜지스터를 포함하는 것을 특징으로 하는 스위칭 레귤레이터.
  8. 청구항 6에 있어서,
    상기 스위치는, 상기 제어 신호에 따라 상기 제2 캐패시터로부터 전류를 인출하도록 구성된 전류원을 포함하는 것을 특징으로 하는 스위칭 레귤레이터.
  9. 청구항 6에 있어서,
    상기 스위치는, 상기 제2 캐패시터 및 상기 접지 전압 사이에서 상기 제어 신호에 따라 가변 저항치를 제공하는 저항 회로를 포함하는 것을 특징으로 하는 스위칭 레귤레이터.
  10. 청구항 1에 있어서,
    상기 캐패시터 회로는, 상기 출력 전압이 상기 제2 레벨로부터 상기 제1 레벨로 변경되는 동안 상기 제2 캐패시턴스를 제공하도록 구성된 것을 특징으로 하는 스위칭 레귤레이터.
  11. 청구항 10에 있어서,
    상기 캐패시터 회로는, 상기 출력 전압이 상기 제2 레벨로부터 상기 제1 레벨에 도달한 시점으로부터 일정한 구간 동안 상기 제2 캐패시턴스로부터 상기 제1 캐패시턴스까지 점진적으로 변경되는 부하 캐패시턴스를 제공하도록 구성된 것을 특징으로 하는 스위칭 레귤레이터.
  12. 청구항 1에 있어서,
    상기 인덕터 전류를 상기 캐패시터 회로에 선택적으로 제공하도록 구성된 스위치 회로; 및
    기준 전압 및 상기 출력 전압에 기초하여 상기 스위치 회로를 제어하도록 구성된 스위치 컨트롤러를 더 포함하는 스위칭 레귤레이터.
  13. 입력 전압으로부터 출력 전압을 생성하도록 구성된 스위칭 레귤레이터로서,
    인덕터; 및
    상기 입력 전압으로부터 상기 인덕터를 통과하는 인덕터 전류를 충전함으로써 상기 출력 전압을 생성하도록 구성된 캐패시터 회로를 포함하고,
    상기 캐패시터 회로는, 제어 신호에 응답하여, 제1 캐패시턴스로부터 상기 제1 캐패시턴스 보다 작은 제2 캐패시턴스로 급진적으로 변경되는 부하 캐패시턴스를 제공하거나, 상기 제2 캐패시턴스로부터 상기 제1 캐패시턴스로 점진적으로 변경되는 부하 캐패시턴스를 제공하도록 구성된 것을 특징으로 하는 스위칭 레귤레이터.
  14. 청구항 13에 있어서,
    상기 캐패시터 회로는, 상기 출력 전압이 제1 레벨 또는 제2 레벨인 동안 상기 제1 캐패시턴스를 제공하고, 상기 출력 전압이 상기 제1 레벨로부터 상기 제2 레벨로 변경되는 동안 상기 제2 캐패시턴스를 제공하도록 구성된 것을 특징으로 하는 스위칭 레귤레이터.
  15. 입력 전압으로부터 공급 전압을 생성하는 전원 회로로서,
    기준 전압에 기초하여 상기 입력 전압으로부터 제1 출력 전압을 생성하도록 구성된 제1 전압 레귤레이터;
    접지 전압 및 상기 제1 출력 전압 사이에서 제어 신호에 따라 부하 캐패시턴스를 변경하도록 구성된 스위치; 및
    부하 조건에 따라 상기 제1 출력 전압이 변경되도록 상기 기준 전압을 생성하고, 상기 부하 캐패시턴스가 상기 제1 출력 전압이 불변하는 동안 제1 캐패시턴스를 유지하고 상기 제1 출력 전압이 변경되는 동안 상기 제1 캐패시턴스보다 작은 제2 캐패시턴스를 유지하도록 상기 제어 신호를 생성하도록 구성된 파워 컨트롤러를 포함하는 전원 회로.
  16. 청구항 15에 있어서,
    포락선 전압에 기초하여 상기 입력 전압으로부터 제2 출력 전압을 생성하도록 구성된 제2 전압 레귤레이터를 더 포함하고,
    상기 파워 컨트롤러는, 평균 전력 추적 모드에서 상기 제2 전압 레귤레이터를 디스에이블하고, 포락선 추적 모드에서 상기 제2 전압 레귤레이터를 인에이블하도록 구성된 것을 특징으로 하는 전원 회로.
  17. 청구항 16에 있어서,
    상기 제1 전압 레귤레이터 및 상기 제2 전압 레귤레이터에 연결된 모드 스위치를 더 포함하고,
    상기 파워 컨트롤러는, 상기 평균 전력 추적 모드에서 상기 제1 출력 전압을 상기 공급 전압으로서 출력하고 상기 포락선 추적 모드에서 상기 제2 출력 전압을 상기 공급 전압으로서 출력하도록, 상기 모드 스위치를 제어하도록 구성된 것을 특징으로 하는 전원 회로.
  18. 청구항 16에 있어서,
    상기 제2 전압 레귤레이터는,
    상기 포락선 전압 및 상기 제2 출력 전압의 차를 증폭하는 증폭기; 및
    상기 증폭기의 출력에 연결된 AC 커플링 캐패시터를 포함하고,
    상기 스위치는, 상기 AC 커플링 캐패시터의 일단에 연결되고, 상기 제어 신호에 따라 상기 AC 커플링 캐패시터의 캐패시턴스를 상기 부하 캐패시턴스에 부가하거나 상기 부하 캐패시턴스로부터 제거하도록 구성된 것을 특징으로 하는 전원 회로.
  19. 청구항 18에 있어서,
    상기 포락선 추적 모드에서, 상기 증폭기는 상기 제1 출력 전압으로부터 전력을 공급받는 것을 특징으로 하는 전원 회로.
  20. 청구항 18에 있어서,
    상기 스위치는, 상기 제어 신호에 응답하여, 상기 제1 캐패시턴스로부터 상기 제2 캐패시턴스로 상기 부하 캐패시턴스를 급진적으로 변경하거나, 상기 제2 캐패시턴스로부터 상기 제1 캐패시턴스로 상기 부하 캐패시턴스를 점진적으로 변경하도록 구성된 것을 특징으로 하는 전원 회로.
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