JP4220828B2 - 低域ろ波回路、フィードバックシステムおよび半導体集積回路 - Google Patents

低域ろ波回路、フィードバックシステムおよび半導体集積回路 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、低域ろ波回路に関するものであり、特に、位相同期回路や遅延ロックループ回路などのフィードバックシステムにおけるループフィルタとしての使用に好適な低域ろ波回路の技術に属する。
【０００２】
【従来の技術】
フィードバックシステム、特に、位相同期回路（以下、「ＰＬＬ」と称する）は、今や、半導体集積回路システムにおける必須の構成要素となっており、ほとんどすべてのＬＳＩに搭載されている。また、その応用範囲は、通信機器を始め、マイクロプロセッサ、ＩＣカードなど、さまざまな分野にわたっている。
【０００３】
図１３は、一般的なチャージポンプ型ＰＬＬの構成を示す。同図を参照しながら、ＰＬＬの概要を説明する。位相比較器１０は、ＰＬＬに与えられる入力クロックＣＫｉｎと帰還クロックＣＫｄｉｖとの位相差を比較し、この位相差に応じたアップ信号ＵＰおよびダウン信号ＤＮを出力する。チャージポンプ回路２０は、アップ信号ＵＰおよびダウン信号ＤＮに基づいて、電流Ｉｐを出力（吐き出しまたは吸い込み）する。ループフィルタ３０は、電流Ｉｐを平滑化し、電圧Ｖｏｕｔとして出力する。電圧制御発振器４０は、電圧Ｖｏｕｔに基づいて、ＰＬＬの出力クロックＣＫｏｕｔの周波数を変化させる。分周器５０は、出力クロックＣＫｏｕｔをＮ分周し、帰還クロックＣＫｄｉｖとして位相比較器１０にフィードバックする。以上の動作の繰り返すうちに、出力クロックＣＫｏｕｔは次第に所定の周波数に収束し、ロックされる。
【０００４】
上記のＰＬＬの構成要素のうち、ループフィルタ３０は特に重要な要素である。ループフィルタ３０のフィルタ特性によって、ＰＬＬの応答特性が決定されると言ってよい。
【０００５】
図１４は、一般的なループフィルタを示す。このうち（ａ）は受動フィルタであり、（ｂ）は能動フィルタである。両者は互いに等価変換が可能であり、その伝達特性は等しい。同図からわかるように、ループフィルタ３０は、受動タイプおよび能動タイプの別を問わず、実質的には、抵抗素子と容量素子と組み合わせによる低域ろ波回路である。
【０００６】
ところで、ＰＬＬの制御理論によると、ＰＬＬの応答帯域幅は、最大でも入力クロックの１０分の１程度の周波数にすることが好ましいとされている。この理論に従うと、比較的低い周波数の基準クロックを入力とするＰＬＬでは、ループフィルタのカットオフ周波数を低くして、応答帯域幅を狭くする必要がある。したがって、従来のＰＬＬにおけるループフィルタは、比較的大きな時定数、すなわちＣＲ積を有している。大きなＣＲ積を実現するには、容量素子を大きくするのが一般的である。
【０００７】
しかし、容量素子を大きくすることは回路規模増大の要因となる。これは、特に、多数のＰＬＬを備えた半導体集積回路、たとえば、マイクロプロセッサなどでは深刻な問題となる。また、特に、ＩＣカードでは、信頼性の観点から、カードの厚さ以上の部品を実装することは避けなければならず、大型の容量素子の外付けといった対策を講じることは実質不可能である。そこで、ループフィルタの容量素子を小さくするために、従来、次のような手段が講じられている。
【０００８】
第１の例は、通常は直列接続されている容量素子および抵抗素子を分離してループフィルタを構成し、これら素子に個別の電流を与え、それぞれに生じた電圧を加算回路で加算して出力するというものである（たとえば、特許文献１参照）。これによると、容量素子に与える電流を抵抗素子に与える電流よりも小さくすることにより、従来と同等のフィルタ特性を維持しつつ、相対的に容量素子の小型化が可能となる。
【０００９】
第２の例は、本願発明者が関与する特許出願（特願２００２―２８６９８７）に係る低域ろ波回路である。当該低域ろ波回路では、第１のフィルタ手段によって入力信号のフィルタリング処理を行うとともに、第２のフィルタ手段によって、第１のフィルタ手段に流れる第１の電流に基づいて生成された第２の電流のフィルタリング処理を行い、加算手段によって、第１および第２のフィルタ手段においてそれぞれ生じる第１および第２の電圧を加算して出力するというものである。これによると、第１の電流よりも小さくなるように第２の電流を生成することで、従来と同等のフィルタ特性を維持しつつ、相対的に第２のフィルタ手段における容量素子の小型化が可能となる。
【００１０】
【特許文献１】
特許第２７７８４２１号公報（第３頁、第１図）
【００１１】
【発明が解決しようとする課題】
上記第１および第２の例によると、容量素子の小型化という目的は達成されるが、それとともに副次的な問題も生じてしまう。たとえば、上記第１の例では、受動タイプのループフィルタを構成する場合であっても加算回路が必要となるため、その分、回路面積が増大し、回路の複雑度も増す。一方、上記第２の例は、元来、能動タイプのループフィルタを対象としているため、基本的には演算増幅器を備えている。このため、第１の例とは異なり、余分に加算手段が必要となることはない。上記第２の例でむしろ問題となるのは、第２の電流を小さくして第２のフィルタ手段における容量素子を小さくする代わりに、この第２の電流を生成する電流生成手段における抵抗素子の抵抗値が増大するということである。抵抗は熱雑音を発生するため、抵抗値の増大はノイズ特性悪化の要因となり、好ましいことではない。
【００１２】
上記問題に鑑み、本発明は、低域ろ波回路について、容量素子の小型化に伴う回路面積、回路複雑度および抵抗値の増大などの副次的な問題を発生させることなく、従来と同等のフィルタ特性を実現することを課題とする。そして、そのような低域ろ波回路をループフィルタとして備えたフィードバックシステム、およびそのようなフィードバックシステムを備えた半導体集積回路の提供を課題とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明が講じた手段は、低域ろ波回路として、第１の電流を受ける第１の入力端と、一端が前記第１の入力端に接続された容量素子と、前記容量素子の他端と基準電圧との間に設けられた抵抗素子と、前記容量素子と前記抵抗素子との接続点に接続され、０＜α＜１として、前記第１の電流の（１−α）／α倍の第２の電流を受ける第２の入力端とを備え、前記第１の入力端に生じる電圧を出力信号とするものとする。
【００１４】
これによると、容量素子に流れる電流を、抵抗素子に流れる電流よりも小さくすることができる。すなわち、第１の入力端が受けて容量素子を流れる第１の電流に、第２の入力端が受ける第２の電流が合流して、抵抗素子を流れることになる。したがって、抵抗素子の抵抗値を増大させることなく、容量素子のみを相対的に小さくして、第１の入力端に生じる電圧を保つことができる。すなわち、抵抗値や回路複雑度の増大などの副次的な問題を発生させることなく、低域ろ波回路における容量素子の小型化を実現することができる。
【００１５】
また、低域ろ波回路として、正相入力端に基準電圧が与えられた演算増幅器と、一端が前記演算増幅器の逆相入力端に接続された第１の容量素子と、一端が前記第１の容量素子の他端に接続され、他端が前記演算増幅器の出力端に接続された第１の抵抗素子と、一端が前記演算増幅器の逆相入力端に接続された第２の抵抗素子と、前記第２の抵抗素子の他端と前記基準電圧との間に設けられた第２の容量素子と、前記第２の容量素子と前記第２の抵抗素子との接続点に接続され、第１の電流を受ける第１の入力端と、前記第１の容量素子と前記第１の抵抗素子との接続点に接続され、０＜α＜１として、前記第１の電流の（１−α）／α倍の第２の電流を受ける第２の入力端とを備え、前記演算増幅器の出力を出力信号とするものとする。これにより、能動タイプの低域ろ波回路を構成することができる。
【００１６】
一方、本発明が講じた手段は、入力クロックに基づいて生成した出力クロックを帰還させ、この出力クロックを所定の特性にするフィードバックシステムとして、前記入力クロックと帰還されたクロックとの位相差に基づいて、０＜α＜１として、電流の大きさの比がα：（１−α）である第１の電流および第２の電流を生成するチャージポンプ回路と、前記第１および第２の電流を受けるループフィルタと、前記ループフィルタからの出力信号に基づいて前記出力クロックを生成する出力クロック生成手段とを備えたものとする。ここで、前記ループフィルタは、前記第１の電流を受ける第１の入力端と、一端が前記第１の入力端に接続された容量素子と、前記容量素子の他端と基準電圧との間に設けられた抵抗素子と、前記容量素子と前記抵抗素子との接続点に接続され、前記第２の電流を受ける第２の入力端とを備え、前記第１の入力端に生じる電圧を前記出力信号とするものである。
【００１７】
このように、フィードバックシステムにおけるループフィルタとして、上記の低域ろ波回路と同様の構成のものを用いることにより、フィードバックシステム全体としての回路面積を低減することができる。
【００１８】
具体的には、前記出力クロック生成手段は、前記出力クロックを発振し、前記ループフィルタからの出力信号に基づいて、発振周波数を変化させる電圧制御発振器である。
【００１９】
また、具体的には、前記出力クロック生成手段は、前記入力クロックおよび前記ループフィルタからの出力信号に基づいて、前記出力クロックの、前記入力クロックからの遅延量を変化させる電圧制御遅延回路である。
【００２０】
また、具体的には、前記ループフィルタは、前記第１の入力端と前記基準電圧との間に設けられた第２の容量素子を備えているものとする。
【００２１】
また、前記ループフィルタは、正相入力端に基準電圧が与えられた演算増幅器と、一端が前記演算増幅器の逆相入力端に接続された第１の容量素子と、一端が前記第１の容量素子の他端に接続され、他端が前記演算増幅器の出力端に接続された第１の抵抗素子と、一端が前記演算増幅器の逆相入力端に接続された第２の抵抗素子と、前記第２の抵抗素子の他端と前記基準電圧との間に設けられた第２の容量素子と、前記第２の容量素子と前記第２の抵抗素子との接続点に接続され、前記第１の電流を受ける第１の入力端と、前記第１の容量素子と前記第１の抵抗素子との接続点に接続され、前記第２の電流を受ける第２の入力端とを備え、前記演算増幅器の出力を前記出力信号とするものであってもよい。
【００２２】
また、具体的には、上記のフィードバックシステムにおいて、前記チャージポンプ回路は、前記第１の電流を出入する第１の部分チャージポンプ回路と、前記第２の電流を出入する第２の部分チャージポンプ回路とを有するものであるとする。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２４】
（第１の実施形態）
図１は、本発明の参考のための第１の実施形態に係るフィードバックシステムの構成を示す。本実施形態に係るフィードバックシステムは、位相比較器１０と、チャージポンプ回路２０Ａと、ループフィルタ３０Ａと、出力クロック生成手段としての電圧制御発信器４０と、分周器５０とを備えたＰＬＬである。このうち、位相比較器１０、電圧制御発信器４０および分周器５０については既に説明したとおりである。以下、チャージポンプ回路２０Ａおよびループフィルタ３０Ａについて詳細に説明する。
【００２５】
チャージポンプ回路２０Ａは、部分チャージポンプ回路として、２個の一般的なチャージポンプ回路２０ａおよび２０ｂを備えている。チャージポンプ回路２０ａは、位相比較器１０から出力される信号ＵＰおよびＤＮに応じて電流Ｉｐを出入する。一方、チャージポンプ回路２０ｂは、信号ＵＰおよびＤＮに応じて、電流Ｉｐの逆向き所定倍に相当する電流αＩｐ（ただし、０＜α＜１）を出入する。すなわち、チャージポンプ回路２０Ａは、信号ＵＰおよびＤＮに応じて、２系統の電流である電流Ｉｐおよびこれとは逆向きの電流αＩｐを出入する。
【００２６】
ループフィルタ３０Ａは、チャージポンプ回路２０Ａから出入される電流ＩｐおよびαＩｐをそれぞれ入力端ＩＮ１およびＩＮ２に入力する。ループフィルタ３０Ａにおいて、入力端ＩＮ２と基準電圧との間には、第１の素子ブロックとしての容量素子３１が設けられている。また、入力端ＩＮ１と入力端ＩＮ２との間には、第２の素子ブロックとしての、並列接続された抵抗素子３２および容量素子３３が設けられている。そして、ループフィルタ３０Ａは、入力端ＩＮ１の電圧Ｖｏｕｔ、すなわち、容量素子３１および抵抗素子３２間に生じる電圧を出力とする。
【００２７】
ループフィルタ３０Ａにおいて、入力端ＩＮ１に与えられた電流Ｉｐは、並列接続された抵抗素子３２および容量素子３３を流れ、入力端ＩＮ２からその一部である電流αＩｐが抜き取られる。したがって、容量素子３１には並列接続された抵抗素子３２および容量素子３３を流れる電流の一部しか流れ込まないため、その静電容量を相対的に小さくすることができる。そして、容量素子３１を小型化した場合の容量素子３１および抵抗素子３２間に生じる電圧は、入力端ＩＮ２を設けずに、容量素子３１も小型化しない場合において、入力端ＩＮ１に電流Ｉｐを与えたときに生じる電圧と何ら変わることがない。
【００２８】
図２は、一般的な受動フィルタおよび本実施形態に係る低域ろ波回路の回路構成を示す。同図（ａ）に示したループフィルタ３０は、図１４（ａ）に示したループフィルタ３０と等価な伝達特性を有する一般的な低域ろ波回路である。ここで、容量素子３１と抵抗素子３２との間に入力端ＩＮ２を設けて、この入力端ＩＮ２に、入力端ＩＮ１に与えられる電流Ｉｐと逆向きに電流９Ｉｐ／１０を与えるようにするとともに、容量素子３１の静電容量を１／１０倍にすることによって、図２（ｂ）に示した低域ろ波回路、すなわち、本実施形態に係るループフィルタ３０Ａが構成される。なお、同図（ａ）に示したループフィルタ３０および同図（ｂ）に示したループフィルタ３０Ａの伝達関数は、いずれも等しく次式
1+(C3R+RC)s/(s(1+sC3R)C) （１）
のようになる。
【００２９】
上記のように、本実施形態に係るループフィルタ３０Ａは、従来の一般的な受動タイプのループフィルタ３０と同等の伝達特性を呈しながらも、その備えるべき容量素子３１の静電容量を従来よりも小さくすることができる。しかも、容量素子３１の静電容量縮小の代償として抵抗素子３２の抵抗値が増大することがない。また、容量素子３１に生じる電圧と抵抗素子３２に生じる電圧とを加算するための加算回路を別途設ける必要もない。すなわち、従来の受動タイプのループフィルタ３０の回路構成を何ら変更することなく、入力端ＩＮ２を設けて所定の電流を与えるようにするだけで、従来よりも遥かに小型の受動タイプのループフィルタを実現することができる。
【００３０】
さらに、ループフィルタ３０Ａは、次式
(1+C3/C)/(RC3)=(1+10C4/C)/(R2C4) （２）
の条件を満たすように各素子値を調整することにより、図２（ｃ）に示したループフィルタ３０Ｂに等価変換することができる。ループフィルタ３０Ｂは、第１の素子ブロックとしての容量素子３１と、それに直列に接続された第２の素子ブロックとしての抵抗素子３２と、入力端ＩＮ１に接続された第３の素子ブロックとしての容量素子３３を備えている。容量素子３３の一端は基準電圧に接続されており、ループフィルタ３０Ｂの回路構造は、もはや、図１４（ａ）に示した従来の受動フィルタと実質的に同様になっている。なお、図１において、ループフィルタ３０Ａをループフィルタ３０Ｂに置換してもよいことは言うまでもない。
【００３１】
以上、本実施形態によると、従来の受動タイプのループフィルタの回路構成を全くと言ってよいほど変更することなく、また、ループフィルタにおける抵抗素子の抵抗値を増大させることなく、容量素子の静電容量のみを小さくして、従来と同等の伝達特性を呈するループフィルタを実現することができる。
【００３２】
なお、上記例では、容量素子３１の静電容量を１／１０倍にしているが、入力端ＩＮ２に与える電流を、たとえば、９９Ｉｐ／１００とすることによって、容量素子３１の静電容量を１／１００倍にまで小型化することも可能である。さらに、それ以上に小型化することも可能であることは明白である。
【００３３】
（第２の実施形態）
図３は、本発明の参考のための第２の実施形態に係るフィードバックシステムの構成を示す。第１の実施形態に係るフィードバックシステムは、受動タイプのループフィルタ３０Ａを備えたＰＬＬであるのに対し、本実施形態に係るフィードバックシステムは、能動タイプにループフィルタ３０Ｃを備えたＰＬＬである。本実施形態のＰＬＬの構成要素のうち、ループフィルタ３０Ｃ以外のものについては既に説明したとおりである。以下、ループフィルタ３０Ｃについて詳細に説明する。
【００３４】
ループフィルタ３０Ｃは、第１の素子ブロックとしての容量素子３１と、それに直列接続された第２の素子ブロックとしての抵抗素子３２と、第３の素子ブロックとしての容量素子３３と、抵抗素子３４と、演算増幅器３５とを備えている。演算増幅器３５の出力端は容量素子３１の一端に接続され、逆相入力端は抵抗素子３２と抵抗素子３４との接続箇所に接続され、そして、正相入力端には基準電圧が与えられている。ループフィルタ３０Ｃにおいて、入力端ＩＮ１は、容量素子３３と抵抗素子３４との接続箇所に接続され、入力端ＩＮ２は、容量素子３１と抵抗素子３４との接続箇所に接続されている。そして、ループフィルタ３０Ｃは、チャージポンプ回路２０Ａから出入される電流ＩｐおよびαＩｐをそれぞれ入力端ＩＮ１およびＩＮ２に入力し、演算増幅器３５の出力端電圧Ｖｏｕｔ、すなわち、容量素子３１および抵抗素子３２間に生じる電圧を出力とする。
【００３５】
ループフィルタ３０Ｃにおいて、入力端ＩＮ１に与えられた電流Ｉｐの一部は抵抗素子３２を流れ、入力端ＩＮ２からその一部である電流αＩｐが抜き取られる。したがって、容量素子３１には抵抗素子３２を流れる電流の一部しか流れ込まないため、その静電容量を相対的に小さくすることが可能となる。そして、容量素子３１を小型化した場合の演算増幅器３５の出力端電圧は、入力端ＩＮ２を設けずに、容量素子３１も小型化しない場合において、入力端ＩＮ１に電流Ｉｐを与えたときに生じる電圧と何ら変わることがない。
【００３６】
図４は、一般的な能動フィルタおよび本実施形態に係る低域ろ波回路の回路構成を示す。同図（ａ）に示したループフィルタ３０は、図１４（ｂ）に示したループフィルタ３０そのものである。ここで、容量素子３１と抵抗素子３２との間に入力端ＩＮ２を設けて、この入力端ＩＮ２に、入力端ＩＮ１に与えられる電流Ｉｐと逆向きに電流９Ｉｐ／１０を与えるようにするとともに、容量素子３１の静電容量を１／１０倍にすることによって、図４（ｂ）に示した低域ろ波回路、すなわち、本実施形態に係るループフィルタ３０Ｃが構成される。なお、同図（ａ）に示したループフィルタ３０および同図（ｂ）に示したループフィルタ３０Ｃの伝達関数はいずれも等しく、実質的に式（１）のようになる。
【００３７】
上記のように、本実施形態に係るループフィルタ３０Ｃは、従来の一般的な能動タイプのループフィルタ３０と同等の伝達特性を呈しながらも、その備えるべき容量素子３１の静電容量を従来よりも小さくすることができる。しかも、容量素子３１の静電容量縮小の代償として抵抗素子３２の抵抗値が増大することがない。すなわち、従来の能動タイプのループフィルタ３０の回路構成を何ら変更することなく、入力端ＩＮ２を設けて所定の電流を与えるようにするだけで、従来よりも遥かに小型の能動タイプのループフィルタを実現することができる。
【００３８】
さらに、ループフィルタ３０Ｃは、図４（ｃ）に示したループフィルタ３０Ｄに等価変換することができる。ループフィルタ３０Ｄは、入力端ＩＮ２が演算増幅器３５の逆相入力端、すなわち、抵抗素子３２と抵抗素子３４と接続箇所に設けられている点で、ループフィルタ３０Ｃとはが異なっている。ループフィルタ３０Ｄについても、容量素子３１に流れ込む電流を小さくすることができるため、その静電容量を相対的に小さくすることができる。しかし、抵抗素子３２を流れる電流までもが小さくされるため、抵抗素子３２の抵抗値を比較的大きくしなければならないという欠点がある。なお、図３において、ループフィルタ３０Ｃをループフィルタ３０Ｄに置換することは可能である。
【００３９】
以上、本実施形態によると、従来の能動タイプのループフィルタの回路構成を全くと言ってよいほど変更することなく、また、場合によってはループフィルタにおける抵抗素子の抵抗値を増大させることなく、容量素子の静電容量のみを小さくして、従来と同等の伝達特性を呈するループフィルタを実現することができる。
【００４０】
なお、本実施形態についても、入力端ＩＮ２に与える電流を、たとえば、９９Ｉｐ／１００とすることによって、容量素子３１の静電容量を１／１００倍にまで小型化することも可能である。さらに、それ以上に小型化することも可能であることは明白である。
【００４１】
ところで、第１および第２の実施形態において、チャージポンプ回路２０Ａは、２個の一般的なチャージポンプ回路２０ａおよび２０ｂを備えているものとした。しかし、これらチャージポンプ回路２０ａおよび２０ｂは、極性が互いに逆の電流ＩｐおよびαＩｐを出入しているのであり、そのうち一のチャージポンプ回路において、充電用の電流源と放電用の電流源とが同時に動作することはない。したがって、チャージポンプ回路２０Ａは、図５に示すチャージポンプ回路２０Ｂに置き換えることが可能である。
【００４２】
チャージポンプ回路２０Ｂは、電流源２１、２２、２３および２４を備えているが、このうち、電流源２１および２３は、電流Ｉｐを供給する従来の電流源を、供給電流がα：（１−α）となるように分割したに過ぎない。電流源２２および２４についても同様である。そして、信号ＵＰが与えられると、制御スイッチＳＷ１、ＳＷ３およびＳＷ５が導通し、電流源２１および２３が供給する電流の合成である電流Ｉｐが吐き出されるとともに、電流αＩｐが吸い込まれる。一方、信号ＤＮが与えられると、制御スイッチＳＷ２、ＳＷ４およびＳＷ６が導通し、電流源２２および２４が供給する電流の合成である電流Ｉｐが吸い込まれるとともに、電流αＩｐが吐き出される。したがって、第１および第２の実施形態に係るＰＬＬにチャージポンプ回路２０Ｂを備えることによって、従来のＰＬＬとほとんど同じ回路構成で、ループフィルタにおける容量素子のみを小型化することができる。
【００４３】
（第３の実施形態）
図６は、本発明の第３の実施形態に係るフィードバックシステムの構成を示す。本実施形態に係るフィードバックシステムは、位相比較器１０と、チャージポンプ回路２０Ｃと、ループフィルタ３０Ｅと、出力クロック生成手段としての電圧制御遅延回路４０Ａとを備えた遅延ロックループ回路（以下、「ＤＬＬ」と称する）である。以下、チャージポンプ回路２０Ｃおよびループフィルタ３０Ｅについて詳細に説明する。
【００４４】
チャージポンプ回路２０Ｃは、上述したチャージポンプ回路２０Ｂと同様に、電流αＩｐおよび（１−α）Ｉｐをそれぞれ供給する充電用の電流源２１および２３と、放電用の電流源２２および２４とを備えている。そして、信号ＵＰが与えられると、制御スイッチＳＷ１およびＳＷ３が導通し、電流αＩｐおよび（１−α）Ｉｐが吐き出される。一方、信号ＤＮが与えられると、制御スイッチＳＷ２およびＳＷ４が導通し、電流αＩｐおよび（１−α）Ｉｐが吸い込まれる。すなわち、チャージポンプ回路２０Ｃからは、電流Ｉｐをα：（１−α）に内分したものに相当する２系統の電流が出入される。
【００４５】
ループフィルタ３０Ｅは、チャージポンプ回路２０Ｃから出入される電流αＩｐおよび（１−α）Ｉｐをそれぞれ入力端ＩＮ１およびＩＮ２に入力する。ループフィルタ３０Ｅにおいて、入力端ＩＮ１と入力端ＩＮ２との間には、第１の素子ブロックとしての容量素子３１が設けられている。また、入力端ＩＮ２と基準電圧との間には、第２の素子ブロックとしての、並列接続された抵抗素子３２および容量素子３３が設けられている。そして、ループフィルタ３０Ｅは、入力端ＩＮ１の電圧Ｖｏｕｔ、すなわち、容量素子３１および抵抗素子３２間に生じる電圧を出力とする。
【００４６】
ループフィルタ３０Ｅにおいて、入力端ＩＮ１に与えられた電流αＩｐは、容量素子３１、および並列接続された抵抗素子３２および容量素子３３を流れる。また、入力端ＩＮ２には電流αＩｐと同じ向きに電流（１−α）Ｉｐが与えられ、並列接続された抵抗素子３２および容量素子３３を流れる。したがって、容量素子３１には並列接続された抵抗素子３２および容量素子３３を流れる電流の一部しか流れないため、その静電容量を相対的に小さくすることができる。そして、容量素子３１を小型化した場合の容量素子３１および抵抗素子３２間に生じる電圧は、入力端ＩＮ２を設けずに、容量素子３１も小型化しない場合において、入力端ＩＮ１に電流Ｉｐを与えたときに生じる電圧と何ら変わることがない。
【００４７】
図７は、一般的な受動フィルタおよび本実施形態に係る低域ろ波回路の回路構成を示す。同図（ａ）に示したループフィルタ３０は、図１４（ａ）に示したループフィルタ３０と等価な伝達特性を有する一般的な低域ろ波回路である。ここで、入力端ＩＮ１に与えられる電流および容量素子３１の静電容量を１／１０倍にし、容量素子３１と抵抗素子３２との間に入力端ＩＮ２を設けて、この入力端ＩＮ２に、入力端ＩＮ１に与えられる電流Ｉｐ／１０と同じ向きに電流９Ｉｐ／１０を与えるようにすることによって、図７（ｂ）に示した低域ろ波回路、すなわち、本実施形態に係るループフィルタ３０Ｅが構成される。なお、同図（ａ）に示したループフィルタ３０および同図（ｂ）に示したループフィルタ３０Ｅの伝達関数は、いずれも等しく、実質的に式（１）のようになる。
【００４８】
上記のように、本実施形態に係るループフィルタ３０Ｅは、従来の一般的な受動タイプのループフィルタ３０と同等の伝達特性を呈しながらも、その備えるべき容量素子３１の静電容量を従来よりも小さくすることができる。しかも、容量素子３１の静電容量縮小の代償として抵抗素子３２の抵抗値が増大することがない。また、容量素子３１に生じる電圧と抵抗素子３２に生じる電圧とを加算するための加算回路を別途設ける必要もない。さらに、チャージポンプ回路２０Ｃについても従来と比較して回路規模が増大することがない。すなわち、従来の受動タイプのループフィルタ３０、さらには、従来のＰＬＬの回路構成を何ら変更することなく、入力端ＩＮ２を設けて所定の電流を与えるようにするだけで、従来よりも遥かに小型の受動タイプのループフィルタおよびＰＬＬを実現することができる。
【００４９】
さらに、ループフィルタ３０Ｅは、式（２）の条件を満たすように各素子値を調整することにより、図７（ｃ）に示したループフィルタ３０Ｆに等価変換することができる。ループフィルタ３０Ｆは、第１の素子ブロックとしての容量素子３１と、それに直列に接続された第２の素子ブロックとしての抵抗素子３２と、入力端ＩＮ１に接続された第３の素子ブロックとしての容量素子３３を備えている。容量素子３３の一端は基準電圧に接続されており、ループフィルタ３０Ｆの回路構造は、もはや、図１４（ａ）に示した従来の受動フィルタと実質的に同様になっている。なお、図６において、ループフィルタ３０Ｅをループフィルタ３０Ｆに置換してもよいことは言うまでもない。
【００５０】
また、図６におけるループフィルタ３０Ｅを、図８に示す能動タイプのループフィルタ３０Ｇに置き換えることも可能である。ループフィルタ３０Ｇは、図４（ｂ）に示したループフィルタ３０Ｃにおいて、容量素子３１と抵抗素子３２とを入れ換えて入力端ＩＮ２に与えられる電流の向きを反転し、さらに、入力端ＩＮ１に与えられる電流および容量素子３３の静電容量をそれぞれ１／１０倍に、抵抗素子３４の抵抗値を１０倍にしたものである。したがって、ループフィルタ３０Ｃおよびループフィルタ３０Ｇの伝達特性は等しい。
【００５１】
ループフィルタ３０Ｇでは、容量素子３３の静電容量を縮小することができるが、その代償として抵抗素子３４が増大してしまう。また、演算増幅器３５に流れ込む電流が、ループフィルタ３０Ｃに比べて多くなるため好ましくない。しかし、ループフィルタ３０Ｇは、容量素子３１の小型化という視点で見ると、十分に目的を達成することのできるフィルタである。
【００５２】
以上、本実施形態によると、従来のループフィルタの回路構成を全くと言ってよいほど変更することなく、容量素子の静電容量のみを小さくして、従来と同等の伝達特性を呈するループフィルタを実現することができる。さらに、従来のフィードバックシステムにおけるチャージポンプ回路についても、回路構成をほとんど変更しなくてよい。すなわち、従来のフィードバックシステム全体の回路構成をほとんど変更することなく、ループフィルタにおける容量素子のみを小型化することができる。
【００５３】
なお、本実施形態についても、入力端ＩＮ１およびＩＮ２にそれぞれ与える電流を、たとえば、Ｉｐ／１００および９９Ｉｐ／１００とすることによって、容量素子３１の静電容量を１／１００倍にまで小型化することも可能である。さらに、それ以上に小型化することも可能であることは明白である。
【００５４】
また、本実施形態では、フィードバックシステムとしてＤＬＬを構成したが、上記のチャージポンプ回路２０Ｃやループフィルタ３０Ｅなどを用いてＰＬＬを構成することもできる。これとは逆に、第１および第２の実施形態に係るチャージポンプ回路２０Ａやループフィルタ３０Ａなどを用いてＤＬＬを構成することもできる。
【００５５】
また、本発明に係る低域ろ波回路は、フィードバックシステムにおけるループフィルタ以外の用途にも使用可能であることは言うまでもない。
【００５６】
（本発明に係るフィードバックシステムの応用）
上述したように、本発明に係るフィードバックシステムは、大規模な容量素子を必要とせず、回路規模を小規模化することができるため、特に、次のような製品への応用が期待される。
【００５７】
図９は、ＩＣカード用のＬＳＩに、本発明のＰＬＬやＤＬＬを備えた例である。ＩＣカードに用いられるＬＳＩは、実装面積に限りがあるため、より小さな回路面積で構成可能な本発明のＰＬＬやＤＬＬは、ＩＣカード用として特に適している。
【００５８】
図１０は、本発明のＰＬＬやＤＬＬを、チップ・オン・チップ（ＣＯＣ）部品に応用した例である。チップ・オン・チップ構造において、上層の半導体集積回路の回路面積には限りがある。したがって、本発明のＰＬＬやＤＬＬが有効となる。
【００５９】
図１１は、本発明のＰＬＬやＤＬＬを、ＬＳＩパッド部に実装した例である。チップ・オン・チップ構造と同様に、ＬＳＩパッド部に実装可能な回路面積には限りがある。したがって、本発明のＰＬＬやＤＬＬが有効となる。
【００６０】
図１２は、本発明のＰＬＬやＤＬＬを、マイクロプロセッサにおけるクロック生成手段として実装した例である。今やマイクロプロセッサには、非常に多くのＰＬＬやＤＬＬが実装されている。そこで、マイクロプロセッサに本発明のＰＬＬやＤＬＬを用いることにより、マイクロプロセッサ全体としての回路面積を大幅に低減することが期待される。したがって、本発明のＰＬＬやＤＬＬをマイクロプロセッサに適用することによって得られる効果は極めて大きいものである。
【００６１】
【発明の効果】
以上説明したように、本発明によると、回路面積、回路複雑度および抵抗値の増大などの代償なく、低域ろ波回路における容量素子の小型化を実現することができる。そして、本発明に係る低域ろ波回路をループフィルタとして使用することにより、従来よりも遥かに小型のフィードバックシステムを実現することができる。
【００６２】
また、本発明に係る低域ろ波回路およびフィードバックシステムの回路構成は極めてシンプルであるため、実施が極めて容易である。さらに、従来の回路構成とほとんど変わるところがないため、これまで蓄積してきた設計手法をそのまま受け継ぐことができる点でも極めて有利である。
【図面の簡単な説明】
【図１】 本発明の参考のための第１の実施形態に係るフィードバックシステムの構成図である。
【図２】 一般的な受動フィルタおよび本発明の第１の実施形態に係る低域ろ波回路の回路図である。
【図３】 本発明の参考のための第２の実施形態に係るフィードバックシステムの構成図である。
【図４】 一般的な能動フィルタおよび本発明の第２の実施形態に係る低域ろ波回路の回路図である。
【図５】 本発明の参考のための第１および第２の実施形態に係るフィードバックシステムにおけるチャージポンプ回路の回路図である。
【図６】 本発明の第３の実施形態に係るフィードバックシステムの構成図である。
【図７】 一般的な受動フィルタおよび本発明の第３の実施形態に係る低域ろ波回路の回路図である。
【図８】 本発明の第３の実施形態に係るフィードバックシステムに適応可能な能動フィルタの回路図である。
【図９】 本発明のフィードバックシステムをＩＣカードに応用した例である。
【図１０】 本発明のフィードバックシステムをＣＯＣ部品に応用した例である。
【図１１】 本発明のフィードバックシステムをＬＳＩパッド領域に実装した例である。
【図１２】 本発明のフィードバックシステムをマイクロプロセッサに実装した例である。
【図１３】 一般的なチャージポンプ型ＰＬＬの構成図である。
【図１４】 一般的なループフィルタの回路図である。
【符号の説明】
３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ，３０Ｆ，３０Ｇ ループフィルタ（低域ろ波回路）
３１ 容量素子（第１の素子ブロック）
３２ 抵抗素子（第２の素子ブロック）
３３ 容量素子（第３の素子ブロック）
３５ 演算増幅器
ＩＮ１ 入力端（第１の入力端）
ＩＮ２ 入力端（第２の入力端）

Claims (15)

  1. 第１の電流を受ける第１の入力端と、
    一端が前記第１の入力端に接続された容量素子と、
    前記容量素子の他端と基準電圧との間に設けられた抵抗素子と、
    前記容量素子と前記抵抗素子との接続点に接続され、０＜α＜１として、前記第１の電流の（１−α）／α倍の第２の電流を受ける第２の入力端とを備え、
    前記第１の入力端に生じる電圧を出力信号とする
    ことを特徴とする低域ろ波回路。
  2. 請求項１に記載の低域ろ波回路において、
    前記第１の入力端と前記基準電圧との間に設けられた第２の容量素子を備えた
    ことを特徴とする低域ろ波回路。
  3. 正相入力端に基準電圧が与えられた演算増幅器と、
    一端が前記演算増幅器の逆相入力端に接続された第１の容量素子と、
    一端が前記第１の容量素子の他端に接続され、他端が前記演算増幅器の出力端に接続された第１の抵抗素子と、
    一端が前記演算増幅器の逆相入力端に接続された第２の抵抗素子と、
    前記第２の抵抗素子の他端と前記基準電圧との間に設けられた第２の容量素子と、
    前記第２の容量素子と前記第２の抵抗素子との接続点に接続され、第１の電流を受ける第１の入力端と、
    前記第１の容量素子と前記第１の抵抗素子との接続点に接続され、０＜α＜１として、前記第１の電流の（１−α）／α倍の第２の電流を受ける第２の入力端とを備え、
    前記演算増幅器の出力を出力信号とする
    ことを特徴とする低域ろ波回路。
  4. 入力クロックに基づいて生成した出力クロックを帰還させ、この出力クロックを所定の特性にするフィードバックシステムであって、
    前記入力クロックと帰還されたクロックとの位相差に基づいて、０＜α＜１として、電流の大きさの比がα：（１−α）である第１の電流および第２の電流を生成するチャージポンプ回路と、
    前記第１および第２の電流を受けるループフィルタと、
    前記ループフィルタからの出力信号に基づいて、前記出力クロックを生成する出力クロック生成手段とを備え、
    前記ループフィルタは、
    前記第１の電流を受ける第１の入力端と、
    一端が前記第１の入力端に接続された容量素子と、
    前記容量素子の他端と基準電圧との間に設けられた抵抗素子と、
    前記容量素子と前記抵抗素子との接続点に接続され、前記第２の電流を受ける第２の入力端とを備え、
    前記第１の入力端に生じる電圧を前記出力信号とするものである
    ことを特徴とするフィードバックシステム。
  5. 請求項４に記載のフィードバックシステムにおいて、
    前記出力クロック生成手段は、前記出力クロックを発振し、前記ループフィルタからの出力信号に基づいて、発振周波数を変化させる電圧制御発振器である
    ことを特徴とするフィードバックシステム。
  6. 請求項４に記載のフィードバックシステムにおいて、
    前記出力クロック生成手段は、前記入力クロックおよび前記ループフィルタからの出力信号に基づいて、前記出力クロックの、前記入力クロックからの遅延量を変化させる電圧制御遅延回路である
    ことを特徴とするフィードバックシステム。
  7. 請求項４に記載のフィードバックシステムにおいて、
    前記ループフィルタは、前記第１の入力端と前記基準電圧との間に設けられた第２の容量素子を備えている
    ことを特徴とするフィードバックシステム。
  8. 入力クロックに基づいて生成した出力クロックを帰還させ、この出力クロックを所定の特性にするフィードバックシステムであって、
    前記入力クロックと帰還されたクロックとの位相差に基づいて、０＜α＜１として、電流の大きさの比がα：（１−α）である第１の電流および第２の電流を生成するチャージポンプ回路と、
    前記第１および第２の電流を受けるループフィルタと、
    前記ループフィルタからの出力信号に基づいて、前記出力クロックを生成する出力クロック生成手段とを備え、
    前記ループフィルタは、
    正相入力端に基準電圧が与えられた演算増幅器と、
    一端が前記演算増幅器の逆相入力端に接続された第１の容量素子と、
    一端が前記第１の容量素子の他端に接続され、他端が前記演算増幅器の出力端に接続された第１の抵抗素子と、
    一端が前記演算増幅器の逆相入力端に接続された第２の抵抗素子と、
    前記第２の抵抗素子の他端と前記基準電圧との間に設けられた第２の容量素子と、
    前記第２の容量素子と前記第２の抵抗素子との接続点に接続され、前記第１の電流を受ける第１の入力端と、
    前記第１の容量素子と前記第１の抵抗素子との接続点に接続され、前記第２の電流を受ける第２の入力端とを備え、
    前記演算増幅器の出力を前記出力信号とするものである
    ことを特徴とするフィードバックシステム。
  9. 請求項４に記載のフィードバックシステムにおいて、
    前記チャージポンプ回路は、前記第１の電流を出入する第１の部分チャージポンプ回路と、前記第２の電流を出入する第２の部分チャージポンプ回路とを有するものである
    ことを特徴とするフィードバックシステム。
  10. 請求項１に記載の低域ろ波回路を備えた
    ことを特徴とする半導体集積回路。
  11. 請求項４に記載のフィードバックシステムを備えた
    ことを特徴とする半導体集積回路。
  12. 請求項１１に記載の半導体集積回路において、
    当該半導体集積回路は、ＩＣカードに用いられるものである
    ことを特徴とする半導体集積回路。
  13. 請求項１１に記載の半導体集積回路において、
    当該半導体集積回路は、チップ・オン・チップ構造をしたものであり、
    前記フィードバックシステムは、前記チップ・オン・チップ構造における上層部に実装されている
    ことを特徴とする半導体集積回路。
  14. 請求項１１に記載の半導体集積回路において、
    前記フィードバックシステムは、当該半導体集積回路のパッド領域に実装されている
    ことを特徴とする半導体集積回路。
  15. 請求項１１に記載の半導体集積回路において、
    当該半導体集積回路は、マイクロプロセッサである
    ことを特徴とする半導体集積回路。
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