JPH11214988A - デュアル・ループ位相ロック・ループ - Google Patents
デュアル・ループ位相ロック・ループInfo
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- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 オフチップのループ・フィルタを有し、スイ
ッチング・ノイズの影響を受けにくい位相ロック・ルー
プ回路（ＰＬＬ）を提供すること。 【解決手段】 デュアル・ループＰＬＬ（１０）は、集
積回路上で相互に直列に結合される位相／周波数ディテ
クタ、電荷ポンプおよびＶＣＯ（１８）を含む。ＶＣＯ
は、第１および第２の制御入力と、位相／周波数ディテ
クタに結合された出力とを有する。オフチップ・ループ
・フィルタ入力が、電荷ポンプと第１のＶＣＯ制御入力
との間に結合され、オンチップ・ループ・フィルタが、
第１のＶＣＯ制御入力と第２のＶＣＯ制御入力との間に
結合される。ＶＣＯは、第２の制御入力から出力までの
場合よりも低い、第１の制御入力からＶＣＯ出力への電
圧・周波数ゲインを有する。
ッチング・ノイズの影響を受けにくい位相ロック・ルー
プ回路（ＰＬＬ）を提供すること。 【解決手段】 デュアル・ループＰＬＬ（１０）は、集
積回路上で相互に直列に結合される位相／周波数ディテ
クタ、電荷ポンプおよびＶＣＯ（１８）を含む。ＶＣＯ
は、第１および第２の制御入力と、位相／周波数ディテ
クタに結合された出力とを有する。オフチップ・ループ
・フィルタ入力が、電荷ポンプと第１のＶＣＯ制御入力
との間に結合され、オンチップ・ループ・フィルタが、
第１のＶＣＯ制御入力と第２のＶＣＯ制御入力との間に
結合される。ＶＣＯは、第２の制御入力から出力までの
場合よりも低い、第１の制御入力からＶＣＯ出力への電
圧・周波数ゲインを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、位相ロック・ルー
プ（phase-locked loop = PLL）に関し、特に、オンチ
ップ・ループ・フィルタとオフチップ・ループ・フィル
タとを有するデュアル・ループ一体型（dual-loop inte
grated）のＰＬＬに関する。
プ（phase-locked loop = PLL）に関し、特に、オンチ
ップ・ループ・フィルタとオフチップ・ループ・フィル
タとを有するデュアル・ループ一体型（dual-loop inte
grated）のＰＬＬに関する。
【０００２】
【従来の技術】ＰＬＬは、特定用途向け集積回路（ＡＳ
ＩＣ）などの集積回路において、クロックの同期化、シ
リアル・データ・ストリームの回復、周波数の合成など
に用いられる。典型的なＰＬＬは、位相／周波数検出
器、電荷ポンプ（charge pump）、ループ・フィルタ、
電圧制御発振器（ＶＣＯ）および分周器を含む。ＶＣＯ
は、この発振器に印加された電圧の関数である位相およ
び周波数を有するクロック信号を発生する。位相／周波
数検出器は、ＶＣＯの出力信号と入力信号との間の位相
および／または周波数の差を検出する。位相／周波数検
出器は、この差の関数として制御信号を発生し、この制
御信号を、ループ・フィルタの両端の電圧を上昇または
下降させる電荷ポンプに与える。この電圧は、ＶＣＯに
与えられ、クロック信号の発振周波数および位相を制御
する。
ＩＣ）などの集積回路において、クロックの同期化、シ
リアル・データ・ストリームの回復、周波数の合成など
に用いられる。典型的なＰＬＬは、位相／周波数検出
器、電荷ポンプ（charge pump）、ループ・フィルタ、
電圧制御発振器（ＶＣＯ）および分周器を含む。ＶＣＯ
は、この発振器に印加された電圧の関数である位相およ
び周波数を有するクロック信号を発生する。位相／周波
数検出器は、ＶＣＯの出力信号と入力信号との間の位相
および／または周波数の差を検出する。位相／周波数検
出器は、この差の関数として制御信号を発生し、この制
御信号を、ループ・フィルタの両端の電圧を上昇または
下降させる電荷ポンプに与える。この電圧は、ＶＣＯに
与えられ、クロック信号の発振周波数および位相を制御
する。
【０００３】集積回路上に構成されたＰＬＬでは、ルー
プ・フィルタを集積回路の外部に有することが望ましい
場合が多い。オフチップの・ループ・フィルタを用いる
と、フィルタ構成要素の値を特定の応用例に適応するよ
うに容易に変更することができ、フィルタの遮断周波数
を正確に制御することができるが、その理由は、１から
５パーセントの公差を有する値を有するループ・フィル
タを形成するディスクリートな抵抗やコンデンサが、経
済的に入手可能であるからである。オンチップのループ
・フィルタの場合とは異なり、オフチップのループ・フ
ィルタでは、より低い遮断周波数もまた、達成可能であ
る。漏れが低く（low-leackage）低コストのセラミック
・コンデンサは、１０００００ｐＦのキャパシタンスま
で入手可能であり、他方で、最大の経済的なオンチップ
のコンデンサは、数１０ｐＦのオーダーである。高分解
能の周波数合成な、フィルタのより低い遮断周波数を必
要とする応用例では、オンチップのループ・フィルタ
は、困難である。
プ・フィルタを集積回路の外部に有することが望ましい
場合が多い。オフチップの・ループ・フィルタを用いる
と、フィルタ構成要素の値を特定の応用例に適応するよ
うに容易に変更することができ、フィルタの遮断周波数
を正確に制御することができるが、その理由は、１から
５パーセントの公差を有する値を有するループ・フィル
タを形成するディスクリートな抵抗やコンデンサが、経
済的に入手可能であるからである。オンチップのループ
・フィルタの場合とは異なり、オフチップのループ・フ
ィルタでは、より低い遮断周波数もまた、達成可能であ
る。漏れが低く（low-leackage）低コストのセラミック
・コンデンサは、１０００００ｐＦのキャパシタンスま
で入手可能であり、他方で、最大の経済的なオンチップ
のコンデンサは、数１０ｐＦのオーダーである。高分解
能の周波数合成な、フィルタのより低い遮断周波数を必
要とする応用例では、オンチップのループ・フィルタ
は、困難である。
【０００４】
【発明が解決しようとする課題】しかし、ループ・フィ
ルタがオフチップに設けられる際に深刻な問題が生じ
る。ループ・フィルタの出力は、集積回路上の外部ピン
に結合され、集積回路は、電圧制御発振器の周波数制御
入力に結合されている。ワイドバンドであり、Ｑが低
く、リング発振器タイプのＶＣＯに対しては、このＶＣ
Ｏの周波数制御入力は、常に、ゲインの高い（ハイ・ゲ
インの）入力である。このタイプの１００ＭＨｚのＰＬ
Ｌに対しては、ＶＣＯのゲイン（ＫVCO）は、通常、少
なくとも１００ＭＨｚ／Ｖとなるように、そして時に
は、１０００ＭＨｚ／Ｖ程度まで高くなるように設計さ
れる。オフチップ・ループ・フィルタでは、ハイ・ゲイ
ンの周波数制御入力は、集積回路が実装されている回路
ボードからのスイッチング・ノイズと外部ピンに隣接す
るスイッチング・ノイズとにさらされる。このノイズ
は、ＰＬＬ出力において、時間領域におけるジッタ（ji
tter）として、そして、周波数領域におけるスパー（sp
ur）として現れる。オフチップのループ・フィルタを有
し、スイッチング・ノイズに影響されにくいＰＬＬが望
まれている。
ルタがオフチップに設けられる際に深刻な問題が生じ
る。ループ・フィルタの出力は、集積回路上の外部ピン
に結合され、集積回路は、電圧制御発振器の周波数制御
入力に結合されている。ワイドバンドであり、Ｑが低
く、リング発振器タイプのＶＣＯに対しては、このＶＣ
Ｏの周波数制御入力は、常に、ゲインの高い（ハイ・ゲ
インの）入力である。このタイプの１００ＭＨｚのＰＬ
Ｌに対しては、ＶＣＯのゲイン（ＫVCO）は、通常、少
なくとも１００ＭＨｚ／Ｖとなるように、そして時に
は、１０００ＭＨｚ／Ｖ程度まで高くなるように設計さ
れる。オフチップ・ループ・フィルタでは、ハイ・ゲイ
ンの周波数制御入力は、集積回路が実装されている回路
ボードからのスイッチング・ノイズと外部ピンに隣接す
るスイッチング・ノイズとにさらされる。このノイズ
は、ＰＬＬ出力において、時間領域におけるジッタ（ji
tter）として、そして、周波数領域におけるスパー（sp
ur）として現れる。オフチップのループ・フィルタを有
し、スイッチング・ノイズに影響されにくいＰＬＬが望
まれている。
【０００５】
【課題を解決するための手段】本発明によるデュアル・
ループ位相ロック・ループは、集積回路上で相互に直列
に結合される位相／周波数ディテクタ、電荷ポンプおよ
び電圧制御発振器（ＶＣＯ）を含む。前記ＶＣＯは、第
１および第２のＶＣＯ制御入力と、前記位相／周波数デ
ィテクタに結合されたＶＣＯ出力とを有する。オフチッ
プ・ループ・フィルタ入力が、前記電荷ポンプと前記第
１のＶＣＯ制御入力との間に結合されており、オフチッ
プ・ループ・フィルタに結合する。オンチップ・ループ
・フィルタが、前記第１のＶＣＯ制御入力と前記第２の
ＶＣＯ制御入力との間に結合されている。前記ＶＣＯ
は、前記第２のＶＣＯ制御入力から前記ＶＣＯ出力まで
の場合よりも低い、前記第１のＶＣＯ制御入力から前記
ＶＣＯ出力への電圧・周波数ゲインを有する。
ループ位相ロック・ループは、集積回路上で相互に直列
に結合される位相／周波数ディテクタ、電荷ポンプおよ
び電圧制御発振器（ＶＣＯ）を含む。前記ＶＣＯは、第
１および第２のＶＣＯ制御入力と、前記位相／周波数デ
ィテクタに結合されたＶＣＯ出力とを有する。オフチッ
プ・ループ・フィルタ入力が、前記電荷ポンプと前記第
１のＶＣＯ制御入力との間に結合されており、オフチッ
プ・ループ・フィルタに結合する。オンチップ・ループ
・フィルタが、前記第１のＶＣＯ制御入力と前記第２の
ＶＣＯ制御入力との間に結合されている。前記ＶＣＯ
は、前記第２のＶＣＯ制御入力から前記ＶＣＯ出力まで
の場合よりも低い、前記第１のＶＣＯ制御入力から前記
ＶＣＯ出力への電圧・周波数ゲインを有する。
【０００６】本発明の別の特徴は、位相ロック・ループ
（ＰＬＬ）においてフィードバック信号を発生する方法
に関する。この方法は、基準信号の位相および周波数を
前記フィードバック信号の位相および周波数と比較する
ステップと、電荷ポンプ制御信号を前記比較の関数とし
て発生するステップと、前記電荷ポンプ制御信号の関数
として、回路ノードに対しておよび回路ノードから電荷
をポンプするステップと、前記回路ノードに対しておよ
び前記回路ノードからポンプされた電荷に基づいて、第
１および第２の周波数制御電圧を発生するステップと、
オフチップ・ループ・フィルタを用いて、前記第１の周
波数制御電圧をフィルタリングするステップと、オンチ
ップ・ループ・フィルタを用いて、前記第２の周波数制
御電圧をフィルタリングするステップと、前記フィード
バック信号の位相および周波数を、前記フィルタリング
された第１の周波数制御電圧の関数として制御するステ
ップと、前記フィードバック信号の中心周波数（center
frequency）を、前記フィルタリングされた第２の周波
数制御電圧の関数として制御するステップと、 を含
む。
（ＰＬＬ）においてフィードバック信号を発生する方法
に関する。この方法は、基準信号の位相および周波数を
前記フィードバック信号の位相および周波数と比較する
ステップと、電荷ポンプ制御信号を前記比較の関数とし
て発生するステップと、前記電荷ポンプ制御信号の関数
として、回路ノードに対しておよび回路ノードから電荷
をポンプするステップと、前記回路ノードに対しておよ
び前記回路ノードからポンプされた電荷に基づいて、第
１および第２の周波数制御電圧を発生するステップと、
オフチップ・ループ・フィルタを用いて、前記第１の周
波数制御電圧をフィルタリングするステップと、オンチ
ップ・ループ・フィルタを用いて、前記第２の周波数制
御電圧をフィルタリングするステップと、前記フィード
バック信号の位相および周波数を、前記フィルタリング
された第１の周波数制御電圧の関数として制御するステ
ップと、前記フィードバック信号の中心周波数（center
frequency）を、前記フィルタリングされた第２の周波
数制御電圧の関数として制御するステップと、 を含
む。
【０００７】
【発明の実施の態様】図１は、本発明の１つの実施例に
よるオフチップ・ループ・フィルタとオンチップ・ルー
プ・フィルタとを有するデュアル・ループＰＬＬの回路
図である。ＰＬＬ１０は、集積回路１２上に実現されて
おり、位相／周波数ディテクタ１４、電荷ポンプ（char
ge pump）１６、電圧制御発振器（ＶＣＯ）１８、Ｎ分
の１の分周器２０、オフチップ・ループ・フィルタ２２
およびオンチップ・ループ・フィルタ２４を含んでい
る。
よるオフチップ・ループ・フィルタとオンチップ・ルー
プ・フィルタとを有するデュアル・ループＰＬＬの回路
図である。ＰＬＬ１０は、集積回路１２上に実現されて
おり、位相／周波数ディテクタ１４、電荷ポンプ（char
ge pump）１６、電圧制御発振器（ＶＣＯ）１８、Ｎ分
の１の分周器２０、オフチップ・ループ・フィルタ２２
およびオンチップ・ループ・フィルタ２４を含んでい
る。
【０００８】位相／周波数ディテクタ１４は、ディテク
タ入力３０および３２と、出力３４および３６を有す
る。出力３４および３６は、電荷ポンプ１６の入力３８
および４０に結合される。電荷ポンプ１６は、ループ・
フィルタ・ノード４４に結合された出力４２を有する。
ＶＣＯ１８は、低いゲイン（ロー・ゲイン）の制御入力
ＬＧＣＴＲＬ、高いゲイン（ハイ・ゲイン）の制御入力
ＨＧＣＴＲＬ、基準電圧入力５２および出力４６を有す
る。ローゲイン制御入力ＬＧＣＴＲＬは、フィルタ・ノ
ード４４に結合される。ハイゲイン制御入力ＨＧＣＴＲ
Ｌは、オンチップ・ループ・フィルタ２４を介して、ロ
ーゲイン制御入力ＬＧＣＴＲＬに結合される。出力４６
は、分周器２０の入力４８に結合される。分周器２０
は、位相／周波数ディテクタ１４の入力３０に結合され
た出力５０を有する。
タ入力３０および３２と、出力３４および３６を有す
る。出力３４および３６は、電荷ポンプ１６の入力３８
および４０に結合される。電荷ポンプ１６は、ループ・
フィルタ・ノード４４に結合された出力４２を有する。
ＶＣＯ１８は、低いゲイン（ロー・ゲイン）の制御入力
ＬＧＣＴＲＬ、高いゲイン（ハイ・ゲイン）の制御入力
ＨＧＣＴＲＬ、基準電圧入力５２および出力４６を有す
る。ローゲイン制御入力ＬＧＣＴＲＬは、フィルタ・ノ
ード４４に結合される。ハイゲイン制御入力ＨＧＣＴＲ
Ｌは、オンチップ・ループ・フィルタ２４を介して、ロ
ーゲイン制御入力ＬＧＣＴＲＬに結合される。出力４６
は、分周器２０の入力４８に結合される。分周器２０
は、位相／周波数ディテクタ１４の入力３０に結合され
た出力５０を有する。
【０００９】集積回路１２は、オフチップ・ループ・フ
ィルタ２２に結合するためのピン６０および６２を含
む。ピン６０は、ループ・フィルタ・ノード４４に結合
され、ピン６２は、ＶＣＯの基準電圧入力５２に結合さ
れる。ピン６２はまた、接地端子ＧＮＤに結合され、こ
の接地端子ＧＮＤによって、ＶＣＯ１８はグランドを基
準とする。別の実施例では、ＶＣＯ１８とループ・フィ
ルタ２２とは、グランド以外の電圧を基準にしている。
オフチップ・ループ・フィルタ２２は、二次のループ・
フィルタであり、フィルタ抵抗ＲＦとフィルタ・コンデ
ンサＣＦおよびＣ２とを含む。抵抗ＲＦは、ピン６０と
ローパス・フィルタ出力ＬＧＣＴＲＬとの間に結合され
る。コンデンサＣＦは、ローパス・フィルタ出力ＬＧＣ
ＴＲＬとピン６２との間に結合される。コンデンサＣ２
は、ピン６０および６２の間に、抵抗ＲＦおよびコンデ
ンサＣＦと並列に結合される。
ィルタ２２に結合するためのピン６０および６２を含
む。ピン６０は、ループ・フィルタ・ノード４４に結合
され、ピン６２は、ＶＣＯの基準電圧入力５２に結合さ
れる。ピン６２はまた、接地端子ＧＮＤに結合され、こ
の接地端子ＧＮＤによって、ＶＣＯ１８はグランドを基
準とする。別の実施例では、ＶＣＯ１８とループ・フィ
ルタ２２とは、グランド以外の電圧を基準にしている。
オフチップ・ループ・フィルタ２２は、二次のループ・
フィルタであり、フィルタ抵抗ＲＦとフィルタ・コンデ
ンサＣＦおよびＣ２とを含む。抵抗ＲＦは、ピン６０と
ローパス・フィルタ出力ＬＧＣＴＲＬとの間に結合され
る。コンデンサＣＦは、ローパス・フィルタ出力ＬＧＣ
ＴＲＬとピン６２との間に結合される。コンデンサＣ２
は、ピン６０および６２の間に、抵抗ＲＦおよびコンデ
ンサＣＦと並列に結合される。
【００１０】オンチップ・ループ・フィルタ２４は、一
次のＲＣループ・フィルタであり、フィルタ抵抗Ｒ３と
フィルタ・コンデンサＣ３とを含む。抵抗Ｒ３は、ロー
ゲインの制御入力ＬＧＣＴＲＬとハイゲインの制御入力
ＨＧＣＴＲＬとの間に結合される。コンデンサＣ３は、
ハイゲインの制御入力ＨＧＣＴＲＬとＶＣＯの基準電圧
入力５２との間に結合される。
次のＲＣループ・フィルタであり、フィルタ抵抗Ｒ３と
フィルタ・コンデンサＣ３とを含む。抵抗Ｒ３は、ロー
ゲインの制御入力ＬＧＣＴＲＬとハイゲインの制御入力
ＨＧＣＴＲＬとの間に結合される。コンデンサＣ３は、
ハイゲインの制御入力ＨＧＣＴＲＬとＶＣＯの基準電圧
入力５２との間に結合される。
【００１１】動作の間には、ＶＣＯ１８は、出力４６に
おいて、ローゲイン制御入力ＬＧＣＴＲＬとハイゲイン
制御入力ＨＧＣＴＲＬ上の電圧レベルの関数である位相
と周波数とを有するクロック信号ＯＵＴを発生する。分
周器２０は、クロック信号ＯＵＴの周波数を、正の整数
であるＮで分割し、その結果得られる信号を、フィード
バック信号ＦＢとして、位相／周波数ディテクタ１４の
入力３０に与える。位相／周波数ディテクタ１４は、入
力３２に与えられる基準信号ＲＥＦと入力３０に与えら
れるフィードバック信号ＦＢとの位相／周波数差を検出
する。位相／周波数ディテクタ１４には、基準信号ＲＥ
Ｆとフィードバック信号ＦＢとの位相／周波数差の関数
として出力３４および３６においてアップ（ＵＰ）およ
びダウン（ＤＯＷＮ）信号を発生する３状態タイプのデ
ィテクタなどの、様々なディテクタが含まれる。ＵＰお
よびＤＯＷＮ信号は、電荷ポンプ１６に与えられ、それ
によって、電荷ポンプは、ループ・フィルタ・ノード４
４上の電圧を上昇させたり、下降させたり、変化させな
かったりする。ループ・フィルタ・ノード４４上の電圧
は、オンチップ・ループ・フィルタ２４を介して、ロー
ゲイン制御入力ＬＧＣＴＲＬとハイゲイン制御入力ＨＧ
ＣＴＲＬとに、与えられる。ＶＣＯ１８は、次に、出力
４６上のクロック信号ＯＵＴの発振周波数を、入力ＬＧ
ＣＴＲＬおよびＨＧＣＴＲＬ上の電圧の関数として、増
加させたり、減少させたり、変化させなかったりする。
ＰＬＬ１０は、従って、オフチップ・ループ・フィルタ
２２とローゲイン制御入力ＬＧＣＴＲＬとを通る第１の
制御ループと、オンチップ・ループ・フィルタ２４とハ
イゲイン制御入力ＨＧＣＴＲＬとを通る第２の制御ルー
プとを有している。
おいて、ローゲイン制御入力ＬＧＣＴＲＬとハイゲイン
制御入力ＨＧＣＴＲＬ上の電圧レベルの関数である位相
と周波数とを有するクロック信号ＯＵＴを発生する。分
周器２０は、クロック信号ＯＵＴの周波数を、正の整数
であるＮで分割し、その結果得られる信号を、フィード
バック信号ＦＢとして、位相／周波数ディテクタ１４の
入力３０に与える。位相／周波数ディテクタ１４は、入
力３２に与えられる基準信号ＲＥＦと入力３０に与えら
れるフィードバック信号ＦＢとの位相／周波数差を検出
する。位相／周波数ディテクタ１４には、基準信号ＲＥ
Ｆとフィードバック信号ＦＢとの位相／周波数差の関数
として出力３４および３６においてアップ（ＵＰ）およ
びダウン（ＤＯＷＮ）信号を発生する３状態タイプのデ
ィテクタなどの、様々なディテクタが含まれる。ＵＰお
よびＤＯＷＮ信号は、電荷ポンプ１６に与えられ、それ
によって、電荷ポンプは、ループ・フィルタ・ノード４
４上の電圧を上昇させたり、下降させたり、変化させな
かったりする。ループ・フィルタ・ノード４４上の電圧
は、オンチップ・ループ・フィルタ２４を介して、ロー
ゲイン制御入力ＬＧＣＴＲＬとハイゲイン制御入力ＨＧ
ＣＴＲＬとに、与えられる。ＶＣＯ１８は、次に、出力
４６上のクロック信号ＯＵＴの発振周波数を、入力ＬＧ
ＣＴＲＬおよびＨＧＣＴＲＬ上の電圧の関数として、増
加させたり、減少させたり、変化させなかったりする。
ＰＬＬ１０は、従って、オフチップ・ループ・フィルタ
２２とローゲイン制御入力ＬＧＣＴＲＬとを通る第１の
制御ループと、オンチップ・ループ・フィルタ２４とハ
イゲイン制御入力ＨＧＣＴＲＬとを通る第２の制御ルー
プとを有している。
【００１２】ＶＣＯ１８は、ローゲイン制御入力ＬＧＣ
ＴＲＬから出力４６への電圧・周波数ゲインＫ
VCO,LGと、ハイゲイン制御入力ＨＧＣＴＲＬから出力４
６への電圧・周波数ゲインＫVCO,HGとを有する。ゲイン
ＫVCO,LGおよびＫVCO,HGは、次の式で与えられる。
ＴＲＬから出力４６への電圧・周波数ゲインＫ
VCO,LGと、ハイゲイン制御入力ＨＧＣＴＲＬから出力４
６への電圧・周波数ゲインＫVCO,HGとを有する。ゲイン
ＫVCO,LGおよびＫVCO,HGは、次の式で与えられる。
【００１３】
【数１】ＫVCO,LG＝ΔｆOUT／ΔＶLGCTRL
【００１４】
【数２】ＫVCO,HG＝ΔｆOUT／ΔＶHGCTRL ただし、これらの数式で、ΔｆOUTは、クロック信号Ｏ
ＵＴの周波数の変化であり、ΔＶLGCTRLは、ローゲイン
制御入力ＬＧＣＴＲＬ上の電圧の変化であり、ΔＶ
HGCTRLは、ハイゲイン制御入力ＨＧＣＴＲＬ上の電圧の
変化である。ＶＣＯ１８の全体的な伝達関数は、Ｋ
VCO,LG＜＜ＫVCO,HGとして、次の通りである。
ＵＴの周波数の変化であり、ΔＶLGCTRLは、ローゲイン
制御入力ＬＧＣＴＲＬ上の電圧の変化であり、ΔＶ
HGCTRLは、ハイゲイン制御入力ＨＧＣＴＲＬ上の電圧の
変化である。ＶＣＯ１８の全体的な伝達関数は、Ｋ
VCO,LG＜＜ＫVCO,HGとして、次の通りである。
【００１５】
【数３】ｆOUT＝ＫVCO,LGＶLGCTRL＋ＫVCO,HGＶHGCTRL ローゲイン制御入力ＬＧＣＴＲＬを通る第１の制御ルー
プは、比較的低いゲインを有する。これによって、オフ
チップ・ループ・フィルタ２２およびフィルタ・ノード
４４の上に、不所望の信号のスプリアスな結合が存在す
る際に、低いジッタが与えられる。ハイゲイン制御入力
ＨＧＣＴＲＬを通る第２の制御ループは、比較的高いゲ
インを有する。これによって、ＰＬＬ１０に、広い周波
数ロック・レンジが与えられる。オンチップ・ループ・
フィルタ２４の遮断周波数が低いために、ＬＧＣＴＲＬ
上へのノイズ結合は、ＨＧＣＴＲＬに到達する前に減衰
され、それによって、ＶＣＯの位相および周波数への影
響は最小化される。第１および第２のループは、共同し
て作用し、ＶＣＯの位相および周波数を、基準信号ＲＥ
Ｆの位相および周波数に固定（ロック）する。第２の制
御ループ経路は、ＶＣＯの中心すなわち平均周波数を目
的とする周波数に調整する低周波ループと考えることが
できる。第２のループがその最終的な値に安定すると、
次に、第１のループは、より高いループ帯域幅におい
て、基準信号ＲＥＦの位相および周波数を正確にトラッ
キングすることができる。
プは、比較的低いゲインを有する。これによって、オフ
チップ・ループ・フィルタ２２およびフィルタ・ノード
４４の上に、不所望の信号のスプリアスな結合が存在す
る際に、低いジッタが与えられる。ハイゲイン制御入力
ＨＧＣＴＲＬを通る第２の制御ループは、比較的高いゲ
インを有する。これによって、ＰＬＬ１０に、広い周波
数ロック・レンジが与えられる。オンチップ・ループ・
フィルタ２４の遮断周波数が低いために、ＬＧＣＴＲＬ
上へのノイズ結合は、ＨＧＣＴＲＬに到達する前に減衰
され、それによって、ＶＣＯの位相および周波数への影
響は最小化される。第１および第２のループは、共同し
て作用し、ＶＣＯの位相および周波数を、基準信号ＲＥ
Ｆの位相および周波数に固定（ロック）する。第２の制
御ループ経路は、ＶＣＯの中心すなわち平均周波数を目
的とする周波数に調整する低周波ループと考えることが
できる。第２のループがその最終的な値に安定すると、
次に、第１のループは、より高いループ帯域幅におい
て、基準信号ＲＥＦの位相および周波数を正確にトラッ
キングすることができる。
【００１６】ＰＬＬ１０の安定性は、第２の制御ループ
の帯域幅が充分に低い場合に、保証される。第１の制御
ループは、好ましくは、依然として過剰減衰（overdamp
ed）された、または、ほとんど臨界的に減衰（critical
ly-damped）された閉ループ応答を与えながら、高い帯
域幅向けに設計されている。Ｒ3＞＞ＲFでありＲ3Ｃ3＞
＞ＲFＣFである限り、ＰＬＬ１０の位相マージンおよび
ゲイン・マージンのキーとなる開ループ・パラメータ
は、Ｒ3、Ｃ3およびハイゲインのＶＣＯ制御入力ＨＧＣ
ＴＲＬをＰＬＬに追加することによって、悪影響を受け
ることはない。換言すると、ＰＬＬ１０のフィードバッ
ク・ループが閉じているときには、このループは安定で
あり、その減衰ファクタは、ローゲインの制御入力ＬＧ
ＣＴＲＬを通るローゲインのフィードバック・ループだ
けを備えているベースとなるＰＬＬの場合から変化はな
い。
の帯域幅が充分に低い場合に、保証される。第１の制御
ループは、好ましくは、依然として過剰減衰（overdamp
ed）された、または、ほとんど臨界的に減衰（critical
ly-damped）された閉ループ応答を与えながら、高い帯
域幅向けに設計されている。Ｒ3＞＞ＲFでありＲ3Ｃ3＞
＞ＲFＣFである限り、ＰＬＬ１０の位相マージンおよび
ゲイン・マージンのキーとなる開ループ・パラメータ
は、Ｒ3、Ｃ3およびハイゲインのＶＣＯ制御入力ＨＧＣ
ＴＲＬをＰＬＬに追加することによって、悪影響を受け
ることはない。換言すると、ＰＬＬ１０のフィードバッ
ク・ループが閉じているときには、このループは安定で
あり、その減衰ファクタは、ローゲインの制御入力ＬＧ
ＣＴＲＬを通るローゲインのフィードバック・ループだ
けを備えているベースとなるＰＬＬの場合から変化はな
い。
【００１７】別の実施例では、抵抗Ｒ３は、受動抵抗で
はなく、トランスインピーダンス増幅器を用いて実現さ
れる。また、ＶＣＯ制御入力の一方または両方が、図１
に示されているようにシングル・エンディドではなく、
差動的であることも可能である。
はなく、トランスインピーダンス増幅器を用いて実現さ
れる。また、ＶＣＯ制御入力の一方または両方が、図１
に示されているようにシングル・エンディドではなく、
差動的であることも可能である。
【００１８】図２は、本発明の１つの実施例による位相
／周波数ディテクタ１４の回路図である。位相／周波数
ディテクタ１４は、Ｄタイプのフリップフロップ９０お
よび９２と、ＡＮＤゲート９４とを含む。フリップフロ
ップ９０は、電圧源端子ＶＤＤに結合されたデータ入力
と、ディテクタ入力３０に結合され基準信号ＲＥＦを受
け取るクロック入力と、ＡＮＤゲート９４の出力に結合
されたリセット入力と、ディテクタ出力３４に結合され
ＵＰ位相制御信号を発生するデータ出力とを有する。フ
リップフロップ９２は、電圧源端子ＶＤＤに結合された
データ入力と、ディテクタ入力３２に結合されフィード
バック信号ＦＢを受け取るクロック入力と、ＡＮＤゲー
ト９４の出力に結合されたリセット入力と、ディテクタ
出力３６に結合されＤＯＷＮ位相制御信号を発生するデ
ータ出力とを有する。
／周波数ディテクタ１４の回路図である。位相／周波数
ディテクタ１４は、Ｄタイプのフリップフロップ９０お
よび９２と、ＡＮＤゲート９４とを含む。フリップフロ
ップ９０は、電圧源端子ＶＤＤに結合されたデータ入力
と、ディテクタ入力３０に結合され基準信号ＲＥＦを受
け取るクロック入力と、ＡＮＤゲート９４の出力に結合
されたリセット入力と、ディテクタ出力３４に結合され
ＵＰ位相制御信号を発生するデータ出力とを有する。フ
リップフロップ９２は、電圧源端子ＶＤＤに結合された
データ入力と、ディテクタ入力３２に結合されフィード
バック信号ＦＢを受け取るクロック入力と、ＡＮＤゲー
ト９４の出力に結合されたリセット入力と、ディテクタ
出力３６に結合されＤＯＷＮ位相制御信号を発生するデ
ータ出力とを有する。
【００１９】図３は、ＶＣＯ１８の動作が遅すぎる場合
の、位相／周波数ディテクタ１４の入力および出力上の
信号を図解している波形図である。ＶＣＯの動作が遅す
ぎると、フィードバック信号ＦＢの周波数は、基準信号
ＲＥＦの周波数よりも小さい。これによって、フリップ
フロップ６４は、フリップフロップ６６よりも前にクロ
ックされることになる。位相制御信号ＵＰは、ＲＥＦの
立ち上がりエッジにおいて論理ハイ・レベルに変化し、
ＦＢの次の立ち上がりエッジまでハイの状態が維持され
る。これによってＲＥＦが遅延される。位相制御信号Ｄ
ＯＷＮは、ＵＰおよびＤＯＷＮの両方がＡＮＤゲート９
４によってリセットされるまで、短い間論理ハイ・レベ
ルに変化する。ＶＣＯ１８の動作が遅すぎるときには、
ＵＰの立ち上がりエッジは、常に、ＤＯＷＮの立ち上が
りエッジに先行する。ＶＣＯ１８の動作が速すぎるとき
には（図３には示さず）、フィードバック信号ＦＢは、
基準信号ＲＥＦよりも高い周波数を有し、ＤＯＷＮ信号
の立ち上がりエッジが、ＵＰの立ち上がりエッジに先行
する。
の、位相／周波数ディテクタ１４の入力および出力上の
信号を図解している波形図である。ＶＣＯの動作が遅す
ぎると、フィードバック信号ＦＢの周波数は、基準信号
ＲＥＦの周波数よりも小さい。これによって、フリップ
フロップ６４は、フリップフロップ６６よりも前にクロ
ックされることになる。位相制御信号ＵＰは、ＲＥＦの
立ち上がりエッジにおいて論理ハイ・レベルに変化し、
ＦＢの次の立ち上がりエッジまでハイの状態が維持され
る。これによってＲＥＦが遅延される。位相制御信号Ｄ
ＯＷＮは、ＵＰおよびＤＯＷＮの両方がＡＮＤゲート９
４によってリセットされるまで、短い間論理ハイ・レベ
ルに変化する。ＶＣＯ１８の動作が遅すぎるときには、
ＵＰの立ち上がりエッジは、常に、ＤＯＷＮの立ち上が
りエッジに先行する。ＶＣＯ１８の動作が速すぎるとき
には（図３には示さず）、フィードバック信号ＦＢは、
基準信号ＲＥＦよりも高い周波数を有し、ＤＯＷＮ信号
の立ち上がりエッジが、ＵＰの立ち上がりエッジに先行
する。
【００２０】図４は、差動電荷ポンプ出力と差動ＶＣＯ
制御入力とを有するデュアル・ループＰＬＬ８０の回路
図である。図４では、同じまたは類似の構成要素に対し
ては、図１で用いたものと同じ参照番号を付してある。
電荷ポンプ８２は、ＶＣＯ８４の差動ＶＣＯ制御入力Ｌ
ＧＣＴＲＬ＋およびＬＧＣＴＲＬ−にそれぞれ結合され
た差動出力ＯＵＴ＋およびＯＵＴ−を有する。オフチッ
プ・ループ・フィルタ２２は、ピン６０および６２の間
に結合され、これらのピンは、電荷ポンプ８２の差動出
力ＯＵＴ＋およびＯＵＴ−に結合される。
制御入力とを有するデュアル・ループＰＬＬ８０の回路
図である。図４では、同じまたは類似の構成要素に対し
ては、図１で用いたものと同じ参照番号を付してある。
電荷ポンプ８２は、ＶＣＯ８４の差動ＶＣＯ制御入力Ｌ
ＧＣＴＲＬ＋およびＬＧＣＴＲＬ−にそれぞれ結合され
た差動出力ＯＵＴ＋およびＯＵＴ−を有する。オフチッ
プ・ループ・フィルタ２２は、ピン６０および６２の間
に結合され、これらのピンは、電荷ポンプ８２の差動出
力ＯＵＴ＋およびＯＵＴ−に結合される。
【００２１】差動ハイゲイン制御入力ＨＧＣＴＲＬ＋お
よびＨＧＣＴＲＬ−は、オンチップ・ループ・フィルタ
２４を介して、差動ローゲイン制御入力ＬＧＣＴＲＬ＋
およびＬＧＣＴＲＬ−に結合される。オンチップ・ルー
プ・フィルタ２４は、抵抗Ｒ３Ａ、Ｒ３Ｂおよびコンデ
ンサＣ３を含む。抵抗Ｒ３Ａは、ＬＧＣＴＲＬ＋とＨＧ
ＣＴＲＬ＋との間に結合される。抵抗Ｒ３Ｂは、ＬＧＣ
ＴＲＬ−とＨＧＣＴＲＬ−との間に結合される。コンデ
ンサＣ３は、ＨＧＣＴＲＬ＋とＨＧＣＴＲＬ−との間に
結合される。ＶＣＯ８４の伝達関数は、次の通りであ
る。
よびＨＧＣＴＲＬ−は、オンチップ・ループ・フィルタ
２４を介して、差動ローゲイン制御入力ＬＧＣＴＲＬ＋
およびＬＧＣＴＲＬ−に結合される。オンチップ・ルー
プ・フィルタ２４は、抵抗Ｒ３Ａ、Ｒ３Ｂおよびコンデ
ンサＣ３を含む。抵抗Ｒ３Ａは、ＬＧＣＴＲＬ＋とＨＧ
ＣＴＲＬ＋との間に結合される。抵抗Ｒ３Ｂは、ＬＧＣ
ＴＲＬ−とＨＧＣＴＲＬ−との間に結合される。コンデ
ンサＣ３は、ＨＧＣＴＲＬ＋とＨＧＣＴＲＬ−との間に
結合される。ＶＣＯ８４の伝達関数は、次の通りであ
る。
【００２２】
【数４】ｆOUT＝ＫVCO,LG（ＶLGCTRL+−ＶLGCTRL-）＋
ＫVCO,HG（ＶHGCTRL+−ＶLGCTRL-） 図１および図４に示されている回路の欠点の１つとし
て、ＰＬＬの安定性を保証するためには、第２の制御ル
ープの帯域幅は、非常に低くしなければならず、その結
果として、第２の制御ループがスルー（slew）して最終
的にＶＣＯの周波数を目標とする周波数に合わせるのに
非常に長いロック時間がかかることがある。第２の制御
ループの時定数を適応的（adaptively）に減少させるこ
とによって、ＰＬＬのロック時間を２から３のオーダー
の大きさ程度短縮することができる。
ＫVCO,HG（ＶHGCTRL+−ＶLGCTRL-） 図１および図４に示されている回路の欠点の１つとし
て、ＰＬＬの安定性を保証するためには、第２の制御ル
ープの帯域幅は、非常に低くしなければならず、その結
果として、第２の制御ループがスルー（slew）して最終
的にＶＣＯの周波数を目標とする周波数に合わせるのに
非常に長いロック時間がかかることがある。第２の制御
ループの時定数を適応的（adaptively）に減少させるこ
とによって、ＰＬＬのロック時間を２から３のオーダー
の大きさ程度短縮することができる。
【００２３】図５は、本発明の更に別の実施例による、
第２の制御ループに対して適応的（adaptive）な時定数
減少を有するデュアル・ループＰＬＬの回路図である。
図５では、同じまたは類似の構成要素に対しては、図１
で用いられていたものと同じ参照番号を付してある。Ｐ
ＬＬ１００は、位相／周波数ディテクタ１４、電荷ポン
プ１６、ＶＣＯ１８、分周器２０、オフチップ・ループ
・フィルタ２２、オンチップ・ループ・フィルタ２４、
ＬＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回路１０２およびＮ
チャネルトランジスタＭ１およびＭ２を含む。ＬＯＯＰ
２ Ｒ３−ＣＯＮＴＲＯＬ回路１０２は、発振検出入力
１０４および１０６、リセット入力１０８および抵抗値
制御出力１１０を含む。発振検出入力１０４および１０
６は、位相／周波数ディテクタ１４の出力３４および３
６にそれぞれ結合されている。リセット入力１０８は、
リセット信号ＲＥＳＥＴを受け取る。図５に示されてい
る実施例では、フィルタ抵抗Ｒ３の代わりに、抵抗値制
御出力１１０に結合された抵抗値制御入力１１２を有す
る可変フィルタ抵抗回路「Ｒ３」が用いられている。
第２の制御ループに対して適応的（adaptive）な時定数
減少を有するデュアル・ループＰＬＬの回路図である。
図５では、同じまたは類似の構成要素に対しては、図１
で用いられていたものと同じ参照番号を付してある。Ｐ
ＬＬ１００は、位相／周波数ディテクタ１４、電荷ポン
プ１６、ＶＣＯ１８、分周器２０、オフチップ・ループ
・フィルタ２２、オンチップ・ループ・フィルタ２４、
ＬＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回路１０２およびＮ
チャネルトランジスタＭ１およびＭ２を含む。ＬＯＯＰ
２ Ｒ３−ＣＯＮＴＲＯＬ回路１０２は、発振検出入力
１０４および１０６、リセット入力１０８および抵抗値
制御出力１１０を含む。発振検出入力１０４および１０
６は、位相／周波数ディテクタ１４の出力３４および３
６にそれぞれ結合されている。リセット入力１０８は、
リセット信号ＲＥＳＥＴを受け取る。図５に示されてい
る実施例では、フィルタ抵抗Ｒ３の代わりに、抵抗値制
御出力１１０に結合された抵抗値制御入力１１２を有す
る可変フィルタ抵抗回路「Ｒ３」が用いられている。
【００２４】トランジスタＭ１は、ゲートがリセット入
力１０８に結合され、ソースがＶＣＯ１８の基準電圧入
力５２に結合され、ドレインがローゲイン制御入力ＬＧ
ＣＴＲＬに結合されている。トランジスタＭ２は、ゲー
トがリセット入力１０８に結合され、ソースがＶＣＯ基
準電圧入力５２に結合され、ドレインがハイゲイン制御
入力ＨＧＣＴＲＬに結合されている。
力１０８に結合され、ソースがＶＣＯ１８の基準電圧入
力５２に結合され、ドレインがローゲイン制御入力ＬＧ
ＣＴＲＬに結合されている。トランジスタＭ２は、ゲー
トがリセット入力１０８に結合され、ソースがＶＣＯ基
準電圧入力５２に結合され、ドレインがハイゲイン制御
入力ＨＧＣＴＲＬに結合されている。
【００２５】ＬＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回路１
０２とフィルタ抵抗回路Ｒ３とが、図６により詳細に図
解されている。ＬＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回路
１０２は、ラッチ回路１２０とシフト・レジスタ１２２
とを含む。ラッチ回路１２０は、インバータ１３０、１
３２、１３４、１３６、１３８と、ＸＯＲゲート１４０
と、ＮＡＮＤゲート１４２、１４４、１４６、１４８と
を含む。インバータ１３０および１３２は、入力１０４
とＮＡＮＤゲート１４２の一方の入力との間に直列に結
合されている。インバータ１３４および１３６は、入力
１０６とＮＡＮＤゲート１４４の一方の入力との間に直
列に結合されている。ＸＯＲゲート１４０の入力は、入
力１０４および１０６にそれぞれ結合されている。ＸＯ
Ｒゲート１４０の出力は、ＮＡＮＤゲート１４２、１４
４の他方の入力に結合される。ＮＡＮＤゲート１４６の
出力は、ＮＡＮＤゲート１４６のリセット入力Ｒ￣（こ
のバーは、図面ではＲの上につけられているが、入力上
の制限から、Ｒの後に、これ以後でも、付すことにす
る）に結合され、ＮＡＮＤゲート１４４の出力は、ＮＡ
ＮＤゲート１４８のセット入力Ｓ￣（同様に、このバー
は、図面ではＳの上につけられているが、入力上の制限
から、Ｓの後に付してある）に結合されている。ＮＡＮ
Ｄゲート１４６の出力は、ＮＡＮＤゲート１４８の他方
の入力と、インバータ１３８の入力とに結合される。Ｎ
ＡＮＤゲート１４８の出力は、ＮＡＮＤゲート１４６の
他方の入力に結合される。インバータ１３８の出力は、
回路ノードＲ３ＣＬＫに結合される。ＮＡＮＤゲート１
４６および１４８とインバータ１３８とが、リセット入
力Ｒ￣と、セット入力Ｓ￣と出力Ｑとを有するラッチを
形成する。
０２とフィルタ抵抗回路Ｒ３とが、図６により詳細に図
解されている。ＬＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回路
１０２は、ラッチ回路１２０とシフト・レジスタ１２２
とを含む。ラッチ回路１２０は、インバータ１３０、１
３２、１３４、１３６、１３８と、ＸＯＲゲート１４０
と、ＮＡＮＤゲート１４２、１４４、１４６、１４８と
を含む。インバータ１３０および１３２は、入力１０４
とＮＡＮＤゲート１４２の一方の入力との間に直列に結
合されている。インバータ１３４および１３６は、入力
１０６とＮＡＮＤゲート１４４の一方の入力との間に直
列に結合されている。ＸＯＲゲート１４０の入力は、入
力１０４および１０６にそれぞれ結合されている。ＸＯ
Ｒゲート１４０の出力は、ＮＡＮＤゲート１４２、１４
４の他方の入力に結合される。ＮＡＮＤゲート１４６の
出力は、ＮＡＮＤゲート１４６のリセット入力Ｒ￣（こ
のバーは、図面ではＲの上につけられているが、入力上
の制限から、Ｒの後に、これ以後でも、付すことにす
る）に結合され、ＮＡＮＤゲート１４４の出力は、ＮＡ
ＮＤゲート１４８のセット入力Ｓ￣（同様に、このバー
は、図面ではＳの上につけられているが、入力上の制限
から、Ｓの後に付してある）に結合されている。ＮＡＮ
Ｄゲート１４６の出力は、ＮＡＮＤゲート１４８の他方
の入力と、インバータ１３８の入力とに結合される。Ｎ
ＡＮＤゲート１４８の出力は、ＮＡＮＤゲート１４６の
他方の入力に結合される。インバータ１３８の出力は、
回路ノードＲ３ＣＬＫに結合される。ＮＡＮＤゲート１
４６および１４８とインバータ１３８とが、リセット入
力Ｒ￣と、セット入力Ｓ￣と出力Ｑとを有するラッチを
形成する。
【００２６】シフト・レジスタ１２２は、Ｄタイプのフ
リップフロップ１２２Ａ、１２２Ｂ、１２２Ｃ、１２２
Ｄによって形成される。それぞれのフリップフロップ１
２２Ａないし１２２Ｄは、クロック入力、リセット入
力、データ入力およびデータ出力を含む。それぞれのフ
リップフロップ１２２Ａないし１２２Ｄのクロック入力
は、回路ノードＲ３ＣＬＫに結合されている。それぞれ
のフリップフロップ１２２Ａないし１２２Ｄ海苔セット
入力は、リセット入力１０８に結合されている。フリッ
プフロップ１２２Ａのデータ入力は、電圧源端子ＶＤＤ
において、論理ハイ・レベルに結合される。フリップフ
ロップ１２２Ｂないし１２２Ｄのデータ入力は、フリッ
プフロップ１２２Ａないし１２２Ｃのデータ出力にそれ
ぞれ結合されている。また、フリップフロップ１２２Ａ
ないし１２２Ｄのデータ出力は、抵抗値制御出力１１０
Ａないし１１０Ｄにそれぞれ結合される。
リップフロップ１２２Ａ、１２２Ｂ、１２２Ｃ、１２２
Ｄによって形成される。それぞれのフリップフロップ１
２２Ａないし１２２Ｄは、クロック入力、リセット入
力、データ入力およびデータ出力を含む。それぞれのフ
リップフロップ１２２Ａないし１２２Ｄのクロック入力
は、回路ノードＲ３ＣＬＫに結合されている。それぞれ
のフリップフロップ１２２Ａないし１２２Ｄ海苔セット
入力は、リセット入力１０８に結合されている。フリッ
プフロップ１２２Ａのデータ入力は、電圧源端子ＶＤＤ
において、論理ハイ・レベルに結合される。フリップフ
ロップ１２２Ｂないし１２２Ｄのデータ入力は、フリッ
プフロップ１２２Ａないし１２２Ｃのデータ出力にそれ
ぞれ結合されている。また、フリップフロップ１２２Ａ
ないし１２２Ｄのデータ出力は、抵抗値制御出力１１０
Ａないし１１０Ｄにそれぞれ結合される。
【００２７】出力１１０Ａ−１１０Ｄは、フィルタ抵抗
回路Ｒ３の入力１１２Ａ−１１２Ｄにそれぞれ結合され
ている。フィルタ抵抗回路Ｒ３は、抵抗Ｒ４−Ｒ８を含
む。抵抗Ｒ４は、ロー・ゲイン制御入力ＬＧＣＴＲＬと
ハイ・ゲイン制御入力ＨＧＣＴＲＬとに結合される。抵
抗Ｒ５−Ｒ８は、スイッチ１５０Ａ−１５０Ｄを介し
て、抵抗Ｒ４に並列に選択的に結合される。これらのス
イッチは、入力１１２Ａ−１１２Ｄで受け取られる抵抗
値制御信号によって制御される。１つの実施例では、抵
抗Ｒ４は１００００Ｒの抵抗値を有し、抵抗Ｒ５はＲの
抵抗値を有し、抵抗Ｒ６は１０Ｒの抵抗値を有し、抵抗
Ｒ７は１００Ｒの抵抗値を有し、抵抗Ｒ８は１０００Ｒ
の抵抗値を有する。これによって、フィルタ抵抗回路Ｒ
３には、１０の倍数で選択的にインクリメントすること
のできる抵抗値が与えられる。
回路Ｒ３の入力１１２Ａ−１１２Ｄにそれぞれ結合され
ている。フィルタ抵抗回路Ｒ３は、抵抗Ｒ４−Ｒ８を含
む。抵抗Ｒ４は、ロー・ゲイン制御入力ＬＧＣＴＲＬと
ハイ・ゲイン制御入力ＨＧＣＴＲＬとに結合される。抵
抗Ｒ５−Ｒ８は、スイッチ１５０Ａ−１５０Ｄを介し
て、抵抗Ｒ４に並列に選択的に結合される。これらのス
イッチは、入力１１２Ａ−１１２Ｄで受け取られる抵抗
値制御信号によって制御される。１つの実施例では、抵
抗Ｒ４は１００００Ｒの抵抗値を有し、抵抗Ｒ５はＲの
抵抗値を有し、抵抗Ｒ６は１０Ｒの抵抗値を有し、抵抗
Ｒ７は１００Ｒの抵抗値を有し、抵抗Ｒ８は１０００Ｒ
の抵抗値を有する。これによって、フィルタ抵抗回路Ｒ
３には、１０の倍数で選択的にインクリメントすること
のできる抵抗値が与えられる。
【００２８】動作は、リセット信号ＲＥＳＥＴがハイに
アサートされる（asserted）ことによって開始し、これ
によって、抵抗Ｒ５−Ｒ８を抵抗Ｒ４と並列に結合する
ことによって、抵抗値Ｒ３を強制的にその最小値とす
る。これが原因で、ＰＬＬ１００は、不安定になる。ま
た、リセット信号ＲＥＳＥＴは、トランジスタＭ１およ
びＭ２（図５を参照）をオンにし、それによって、ＬＧ
ＣＴＲＬおよびＨＧＣＴＲＬがグランド・レベルに引き
下げられる。ＬＧＣＴＲＬおよびＨＧＣＴＲＬがリセッ
トの後でグランド・レベルにあるので、ＶＣＯ１８の動
作は遅すぎる。
アサートされる（asserted）ことによって開始し、これ
によって、抵抗Ｒ５−Ｒ８を抵抗Ｒ４と並列に結合する
ことによって、抵抗値Ｒ３を強制的にその最小値とす
る。これが原因で、ＰＬＬ１００は、不安定になる。ま
た、リセット信号ＲＥＳＥＴは、トランジスタＭ１およ
びＭ２（図５を参照）をオンにし、それによって、ＬＧ
ＣＴＲＬおよびＨＧＣＴＲＬがグランド・レベルに引き
下げられる。ＬＧＣＴＲＬおよびＨＧＣＴＲＬがリセッ
トの後でグランド・レベルにあるので、ＶＣＯ１８の動
作は遅すぎる。
【００２９】リセット信号ＲＥＳＥＴがデアサートされ
た（deasserted）後で、ロー・ゲイン制御入力ＬＧＣＴ
ＲＬおよびハイ・ゲイン制御入力ＨＧＣＴＲＬは、その
最終的な安定値の上下で発振する。この不安定性は、位
相／周波数ディテクタ１４によって発生されたＵＰおよ
びＤＯＷＮ信号をＬＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回
路１０２を用いてモニタリングすることによって、検出
される。図３に示されているように、ＶＣＯ１８の動作
が遅すぎるときには、ＵＰの立ち上がりエッジは、常
に、ＤＯＷＮの立ち上がりエッジに先行して生じる。Ｕ
ＰがＤＯＷＮに先行していると、ＮＡＮＤゲート１４４
の入力は、両方ハイであり、それによって、ＮＡＮＤゲ
ート１４８のＳ￣入力において、論理ロー状態が発生さ
せる。これは、ＮＡＮＤゲート１４８の出力において論
理ハイ状態を生じさせる。ＮＡＮＤゲート１４６のＲ￣
入力もハイであるから、ＮＡＮＤゲートの出力はローに
なり、回路ノードＲ３ＣＬＫがハイになる。
た（deasserted）後で、ロー・ゲイン制御入力ＬＧＣＴ
ＲＬおよびハイ・ゲイン制御入力ＨＧＣＴＲＬは、その
最終的な安定値の上下で発振する。この不安定性は、位
相／周波数ディテクタ１４によって発生されたＵＰおよ
びＤＯＷＮ信号をＬＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回
路１０２を用いてモニタリングすることによって、検出
される。図３に示されているように、ＶＣＯ１８の動作
が遅すぎるときには、ＵＰの立ち上がりエッジは、常
に、ＤＯＷＮの立ち上がりエッジに先行して生じる。Ｕ
ＰがＤＯＷＮに先行していると、ＮＡＮＤゲート１４４
の入力は、両方ハイであり、それによって、ＮＡＮＤゲ
ート１４８のＳ￣入力において、論理ロー状態が発生さ
せる。これは、ＮＡＮＤゲート１４８の出力において論
理ハイ状態を生じさせる。ＮＡＮＤゲート１４６のＲ￣
入力もハイであるから、ＮＡＮＤゲートの出力はローに
なり、回路ノードＲ３ＣＬＫがハイになる。
【００３０】Ｒ３ＣＬＫでのローからハイへの変化によ
り、フリップフロップ１２２Ａの入力における論理ハイ
状態は、フリップフロップ１２２Ａの出力にシフトさ
れ、これによって、スイッチ１５０が開状態になり、抵
抗Ｒ５を抵抗Ｒ４との並列接続から切り離す（デカップ
ルする、減結合する）。デカップリング抵抗Ｒ５は、フ
ィルタ抵抗回路Ｒ３の抵抗値を、約１０のファクタで増
加させる。Ｒ３ＣＬＫは、ＤＯＷＮ信号がＵＰ信号に先
行するまでハイ状態を継続し、ＮＡＮＤゲート１４６お
よび１４８とインバータ１３８とによって形成されたＲ
Ｓラッチをリセットさせる。
り、フリップフロップ１２２Ａの入力における論理ハイ
状態は、フリップフロップ１２２Ａの出力にシフトさ
れ、これによって、スイッチ１５０が開状態になり、抵
抗Ｒ５を抵抗Ｒ４との並列接続から切り離す（デカップ
ルする、減結合する）。デカップリング抵抗Ｒ５は、フ
ィルタ抵抗回路Ｒ３の抵抗値を、約１０のファクタで増
加させる。Ｒ３ＣＬＫは、ＤＯＷＮ信号がＵＰ信号に先
行するまでハイ状態を継続し、ＮＡＮＤゲート１４６お
よび１４８とインバータ１３８とによって形成されたＲ
Ｓラッチをリセットさせる。
【００３１】ＵＰ信号がＤＯＷＮ信号に先行している
と、電荷ポンプ１６は、結果的に、ＶＣＯ１８の動作が
速すぎる状態になるまで、フィルタノード４４における
電圧を上昇させる。ＶＣＯ１８の動作速度が大きすぎる
と、ＤＯＷＮの立ち上がりエッジが、ＵＰの立ち上がり
エッジの前に生じ、よって、ＶＣＯ１８の動作速度が遅
すぎる状態になるまで、Ｒ３ＣＬＫを論理ロー状態にリ
セットし、電荷ポンプにノード４４における電圧を低下
させる。ＶＣＯ１８は、動作が遅すぎる状態（ＵＰがＤ
ＯＷＮに先行）と速すぎる状態（ＤＯＷＮがＵＰに先
行）との間で発振する。この不安定の結果として、Ｒ３
ＣＬＫの反復的なトグリングが生じ、Ｒ３ＣＬＫのそれ
ぞれの立ち上がりエッジにおいて、フィルタ抵抗回路Ｒ
３の抵抗値は、１０のファクタで増加する。このプロセ
スは、図７Ａおよび図７Ｂの波形図に示されているよう
に、ループが安定するまで継続する。
と、電荷ポンプ１６は、結果的に、ＶＣＯ１８の動作が
速すぎる状態になるまで、フィルタノード４４における
電圧を上昇させる。ＶＣＯ１８の動作速度が大きすぎる
と、ＤＯＷＮの立ち上がりエッジが、ＵＰの立ち上がり
エッジの前に生じ、よって、ＶＣＯ１８の動作速度が遅
すぎる状態になるまで、Ｒ３ＣＬＫを論理ロー状態にリ
セットし、電荷ポンプにノード４４における電圧を低下
させる。ＶＣＯ１８は、動作が遅すぎる状態（ＵＰがＤ
ＯＷＮに先行）と速すぎる状態（ＤＯＷＮがＵＰに先
行）との間で発振する。この不安定の結果として、Ｒ３
ＣＬＫの反復的なトグリングが生じ、Ｒ３ＣＬＫのそれ
ぞれの立ち上がりエッジにおいて、フィルタ抵抗回路Ｒ
３の抵抗値は、１０のファクタで増加する。このプロセ
スは、図７Ａおよび図７Ｂの波形図に示されているよう
に、ループが安定するまで継続する。
【００３２】図７Ａは、時間経過に伴うＲ３ＣＬＫの論
理状態を図解している波形図である。Ｒ３ＣＬＫのそれ
ぞれの立ち上がりエッジは、シフト・レジスタ１２２に
おいてシフトをトリガし、従って、フィルタ抵抗回路Ｒ
３の抵抗値を増加させる。図７Ｂは、時間経過に伴う、
基準信号ＲＥＦの周波数に対するフィードバック信号Ｆ
Ｂの周波数を図解する波形図である。フィードバック信
号ＦＢの周波数は、ループが安定して基準信号ＲＥＦの
周波数にロックされるまで、基準信号ＲＥＦの周波数の
周囲を発振する。
理状態を図解している波形図である。Ｒ３ＣＬＫのそれ
ぞれの立ち上がりエッジは、シフト・レジスタ１２２に
おいてシフトをトリガし、従って、フィルタ抵抗回路Ｒ
３の抵抗値を増加させる。図７Ｂは、時間経過に伴う、
基準信号ＲＥＦの周波数に対するフィードバック信号Ｆ
Ｂの周波数を図解する波形図である。フィードバック信
号ＦＢの周波数は、ループが安定して基準信号ＲＥＦの
周波数にロックされるまで、基準信号ＲＥＦの周波数の
周囲を発振する。
【００３３】フィルタ抵抗回路Ｒ３の抵抗値が適応的に
増加すると、ＰＬＬ１００に対するロック時間は減少す
るが、この理由は、ＨＧＣＴＲＬのスルー・レートは、
（ＰＬＬ１００は不安定であるが）ロック・シーケンス
の開始時点では速く、ＨＧＣＴＲＬでの電圧がその最終
値に近づくときにだけ減速する。
増加すると、ＰＬＬ１００に対するロック時間は減少す
るが、この理由は、ＨＧＣＴＲＬのスルー・レートは、
（ＰＬＬ１００は不安定であるが）ロック・シーケンス
の開始時点では速く、ＨＧＣＴＲＬでの電圧がその最終
値に近づくときにだけ減速する。
【００３４】図６に示されている回路は、フィルタ抵抗
回路Ｒ３において任意の数の切り換え可能な抵抗を含む
ように修正でき、また、Ｒ３ＣＬＫの立ち上がりエッ
ジ、Ｒ３ＣＬＫの立ち下がりエッジまたはその両方のエ
ッジで切り換わるように修正することができる。また、
フィルタ抵抗回路Ｒ３における抵抗の抵抗値は、特定の
アプリケーションに適するように選択することができ
る。
回路Ｒ３において任意の数の切り換え可能な抵抗を含む
ように修正でき、また、Ｒ３ＣＬＫの立ち上がりエッ
ジ、Ｒ３ＣＬＫの立ち下がりエッジまたはその両方のエ
ッジで切り換わるように修正することができる。また、
フィルタ抵抗回路Ｒ３における抵抗の抵抗値は、特定の
アプリケーションに適するように選択することができ
る。
【００３５】図８は、本発明の更に別の実施例によるデ
ュアル・ループＰＬＬの回路図である。図８では、同じ
または類似する構成要素に対しては、図１および図５に
おいて用いたものと同じ参照番号を付してある。ＬＯＯ
Ｐ２ Ｒ３−ＣＯＮＴＲＯＬ回路１０２の代わりに、Ｌ
ＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回路２０２が用いられ
ている。ＬＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回路２０２
の発振検出入力は、ハイ・ゲイン制御入力ＨＧＣＴＲＬ
とローパス・フィルタ出力ＬＧＣＴＲＬＦに、集積回路
１２のピン２０４を介して結合されている。ＬＯＯＰ２
Ｒ３−ＣＯＮＴＲＯＬ回路２０２は、ローパス・フィ
ルタ出力ＬＧＣＴＲＬＦとハイ・ゲイン制御入力ＨＧＣ
ＴＲＬとの電圧差をモニタリングすることによって、Ｐ
ＬＬ２００の不安定性をトラッキングする。リセットの
後で、ＰＬＬ２００が不安定であるときには、ＬＧＣＴ
ＲＬＦの電圧は、ＨＧＣＴＲＬにおける電圧の周囲で発
振する傾向がある。この発振は、ＬＯＯＰ２ Ｒ３−Ｃ
ＯＮＴＲＯＬ回路２０２によって検出され、抵抗回路Ｒ
３の抵抗値は、図５に示されている実施の場合のよう
に、インクリメンタルな態様で増加される。
ュアル・ループＰＬＬの回路図である。図８では、同じ
または類似する構成要素に対しては、図１および図５に
おいて用いたものと同じ参照番号を付してある。ＬＯＯ
Ｐ２ Ｒ３−ＣＯＮＴＲＯＬ回路１０２の代わりに、Ｌ
ＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回路２０２が用いられ
ている。ＬＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回路２０２
の発振検出入力は、ハイ・ゲイン制御入力ＨＧＣＴＲＬ
とローパス・フィルタ出力ＬＧＣＴＲＬＦに、集積回路
１２のピン２０４を介して結合されている。ＬＯＯＰ２
Ｒ３−ＣＯＮＴＲＯＬ回路２０２は、ローパス・フィ
ルタ出力ＬＧＣＴＲＬＦとハイ・ゲイン制御入力ＨＧＣ
ＴＲＬとの電圧差をモニタリングすることによって、Ｐ
ＬＬ２００の不安定性をトラッキングする。リセットの
後で、ＰＬＬ２００が不安定であるときには、ＬＧＣＴ
ＲＬＦの電圧は、ＨＧＣＴＲＬにおける電圧の周囲で発
振する傾向がある。この発振は、ＬＯＯＰ２ Ｒ３−Ｃ
ＯＮＴＲＯＬ回路２０２によって検出され、抵抗回路Ｒ
３の抵抗値は、図５に示されている実施の場合のよう
に、インクリメンタルな態様で増加される。
【００３６】ＬＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回路２
０２とフィルタ抵抗回路Ｒ３とは、図９に、より詳細に
図解されている。ＬＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回
路２０２は、アナログ・コンパレータ２０６とシフト・
レジスタ１２２とを含む。アナログ・コンパレータ２０
６は、ＬＧＣＴＲＬＦに結合された非反転入力と、ＨＧ
ＣＴＲＬに結合された反転入力と、ノードＲ３ＣＬＫに
結合された出力とを有する。アナログ・コンパレータ２
０６は、ＬＧＣＴＲＬＦとＨＧＣＴＲＬとの電圧差をモ
ニタリングする。コンパレータ２０６におけるヒステリ
シスによって、コンパレータの入力がコンパレータのス
レショルドに近いときのＲ３ＣＬＫの誤ったスイッチン
グが防止される。
０２とフィルタ抵抗回路Ｒ３とは、図９に、より詳細に
図解されている。ＬＯＯＰ２ Ｒ３−ＣＯＮＴＲＯＬ回
路２０２は、アナログ・コンパレータ２０６とシフト・
レジスタ１２２とを含む。アナログ・コンパレータ２０
６は、ＬＧＣＴＲＬＦに結合された非反転入力と、ＨＧ
ＣＴＲＬに結合された反転入力と、ノードＲ３ＣＬＫに
結合された出力とを有する。アナログ・コンパレータ２
０６は、ＬＧＣＴＲＬＦとＨＧＣＴＲＬとの電圧差をモ
ニタリングする。コンパレータ２０６におけるヒステリ
シスによって、コンパレータの入力がコンパレータのス
レショルドに近いときのＲ３ＣＬＫの誤ったスイッチン
グが防止される。
【００３７】図１０は、ＰＬＬ２００における種々の回
路ノードにおける波形を、リセットからロックまで図解
している波形図である。波形２２０は、リセット入力１
０８における電圧を表している。波形２２２は、ロー・
ゲイン制御入力ＬＧＣＴＲＬにおける電圧を表す。波形
２２４は、ＬＧＣＴＲＬＦにおける電圧を表す。波形２
２６は、ハイ・ゲイン制御入力回路ＨＧＣＴＲＬにおけ
る電圧を表す。波形２２８は、Ｒ３ＣＬＫにおける電圧
を表す。波形２３０は、フィルタ抵抗回路Ｒ３を流れる
電流を表すが、ｙ軸上の２つの異なるスケーリングを用
いて示されている。
路ノードにおける波形を、リセットからロックまで図解
している波形図である。波形２２０は、リセット入力１
０８における電圧を表している。波形２２２は、ロー・
ゲイン制御入力ＬＧＣＴＲＬにおける電圧を表す。波形
２２４は、ＬＧＣＴＲＬＦにおける電圧を表す。波形２
２６は、ハイ・ゲイン制御入力回路ＨＧＣＴＲＬにおけ
る電圧を表す。波形２２８は、Ｒ３ＣＬＫにおける電圧
を表す。波形２３０は、フィルタ抵抗回路Ｒ３を流れる
電流を表すが、ｙ軸上の２つの異なるスケーリングを用
いて示されている。
【００３８】時間ｔ＝０では、ＶRESETはローになり、
ＬＧＣＴＲＬＦおよびＨＧＣＴＲＬにおける電圧は、そ
れぞれの最終値の周囲で発振を始める。ＬＧＣＴＲＬＦ
における電圧がＨＧＣＴＲＬにおける電圧よりも高いと
きには、ＶＣＯ１８の動作速度は遅すぎ、電荷ポンプ１
６が、電荷をフィルタ・ノード４４にポンプして供給す
る。結果的には、ＬＧＣＴＲＬＦにおける電圧はＨＧＣ
ＴＲＬにおける電圧をオーバシュートし、ＶＣＯ１８の
動作速度は大きすぎることになる。すると、電荷ポンプ
１６は、電荷をフィルタ・ノード４４から取り去る。Ｌ
ＧＣＴＲＬＦにおける電圧がＨＧＣＴＲＬにおける電圧
の下からＨＧＣＴＲＬにおける電圧の上へ交差すること
をコンパレータ２０６が検出する度に、シフト・レジス
タ１２２は、論理ハイ状態を、１つのフリップフロップ
から次のフリップフロップへシフトさせ、それによっ
て、上述したように、フィルタ抵抗回路Ｒ３の抵抗値は
インクリメントすることになる。ＬＧＣＴＲＬＦにおけ
る電圧がＨＧＣＴＲＬにおける電圧の周囲での発振を停
止すると、Ｒ３ＣＬＫにおける電圧はトグリングを停止
し、フィルタ抵抗回路Ｒ３の抵抗値は、ループが安定す
ると共に、その最終値に留まる。
ＬＧＣＴＲＬＦおよびＨＧＣＴＲＬにおける電圧は、そ
れぞれの最終値の周囲で発振を始める。ＬＧＣＴＲＬＦ
における電圧がＨＧＣＴＲＬにおける電圧よりも高いと
きには、ＶＣＯ１８の動作速度は遅すぎ、電荷ポンプ１
６が、電荷をフィルタ・ノード４４にポンプして供給す
る。結果的には、ＬＧＣＴＲＬＦにおける電圧はＨＧＣ
ＴＲＬにおける電圧をオーバシュートし、ＶＣＯ１８の
動作速度は大きすぎることになる。すると、電荷ポンプ
１６は、電荷をフィルタ・ノード４４から取り去る。Ｌ
ＧＣＴＲＬＦにおける電圧がＨＧＣＴＲＬにおける電圧
の下からＨＧＣＴＲＬにおける電圧の上へ交差すること
をコンパレータ２０６が検出する度に、シフト・レジス
タ１２２は、論理ハイ状態を、１つのフリップフロップ
から次のフリップフロップへシフトさせ、それによっ
て、上述したように、フィルタ抵抗回路Ｒ３の抵抗値は
インクリメントすることになる。ＬＧＣＴＲＬＦにおけ
る電圧がＨＧＣＴＲＬにおける電圧の周囲での発振を停
止すると、Ｒ３ＣＬＫにおける電圧はトグリングを停止
し、フィルタ抵抗回路Ｒ３の抵抗値は、ループが安定す
ると共に、その最終値に留まる。
【００３９】図５および図８に示されているデュアル・
ループＰＬＬ回路は、固定された二次ループ時定数を有
している図１および図４に示されたデュアル・ループＰ
ＬＬ回路の場合と比較して、ロック時間を著しく短縮す
る。更に、伝統的なシングル・ループＰＬＬをはるかに
上回って、ロック時間を短縮する。ＰＬＬのループ帯域
幅は、オフチップ・ループ・フィルタによって正確に設
定される。オンチップのハイ・ゲイン・ループ・フィル
タの最終的な帯域幅は、帯域幅が十分に低い限り、ＰＬ
Ｌのパフォーマンスには無関係である。
ループＰＬＬ回路は、固定された二次ループ時定数を有
している図１および図４に示されたデュアル・ループＰ
ＬＬ回路の場合と比較して、ロック時間を著しく短縮す
る。更に、伝統的なシングル・ループＰＬＬをはるかに
上回って、ロック時間を短縮する。ＰＬＬのループ帯域
幅は、オフチップ・ループ・フィルタによって正確に設
定される。オンチップのハイ・ゲイン・ループ・フィル
タの最終的な帯域幅は、帯域幅が十分に低い限り、ＰＬ
Ｌのパフォーマンスには無関係である。
【００４０】以上では、本発明を好適実施例を参照して
説明したが、当業者であれば理解するように、本発明の
精神と範囲とを逸脱することなく、その形式および詳細
を変更することが可能である。例えば、回路の全体また
は一部を論理的に反転させることができる。本発明は、
ＭＯＳ技術を用いて、または、それ以外の様々な技術を
用いても実現できる。個々の信号は、アクティブ・ハイ
またはアクティブ・ローであることが可能であり、対応
する回路を特定の条件に従って反転させることができ
る。ここで用いた「結合されている」という用語は、様
々なタイプの接続または結合を含み、直接的な接続や、
１又は複数の中間的な構成要素を介しての接続も含み得
る。
説明したが、当業者であれば理解するように、本発明の
精神と範囲とを逸脱することなく、その形式および詳細
を変更することが可能である。例えば、回路の全体また
は一部を論理的に反転させることができる。本発明は、
ＭＯＳ技術を用いて、または、それ以外の様々な技術を
用いても実現できる。個々の信号は、アクティブ・ハイ
またはアクティブ・ローであることが可能であり、対応
する回路を特定の条件に従って反転させることができ
る。ここで用いた「結合されている」という用語は、様
々なタイプの接続または結合を含み、直接的な接続や、
１又は複数の中間的な構成要素を介しての接続も含み得
る。
【図１】本発明の１つの実施例によるデュアル・ループ
ＰＬＬの回路図である。
ＰＬＬの回路図である。
【図２】本発明の１つの実施例による位相／周波数ディ
テクタの回路図である。
テクタの回路図である。
【図３】図２に示された位相／周波数ディテクタの入力
および出力における信号を図解している波形図である。
および出力における信号を図解している波形図である。
【図４】差動電荷ポンプ出力と差動ＶＣＯ制御入力とを
有するデュアル・ループＰＬＬの回路図である。
有するデュアル・ループＰＬＬの回路図である。
【図５】本発明の別の実施例による第２の制御ループ上
での適応（adaptive）時定数減少を有するデュアル・ル
ープＰＬＬの回路図である。
での適応（adaptive）時定数減少を有するデュアル・ル
ープＰＬＬの回路図である。
【図６】図５に示されたＰＬＬの第２の制御ループにお
けるフィルタ抵抗値を調整する制御回路の回路図であ
る。
けるフィルタ抵抗値を調整する制御回路の回路図であ
る。
【図７】図７Ａおよび図７Ｂから構成される。時間の経
過に伴う制御ノードＲ３ＣＬＫの論理状態と基準信号Ｒ
ＥＦに対するフィードバック信号ＦＢの周波数とを図解
している波形図である。
過に伴う制御ノードＲ３ＣＬＫの論理状態と基準信号Ｒ
ＥＦに対するフィードバック信号ＦＢの周波数とを図解
している波形図である。
【図８】本発明の更に別の実施例によるデュアル・ルー
プＰＬＬの回路図である。
プＰＬＬの回路図である。
【図９】図８に示されたＰＬＬの第２の制御ループにお
けるフィルタ抵抗値を調整する制御回路の回路図であ
る。
けるフィルタ抵抗値を調整する制御回路の回路図であ
る。
【図１０】図８に示されたＰＬＬにおける種々の回路ノ
ード上の波形を図解している波形図である。
ード上の波形を図解している波形図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエル・ジェイ・バクスター アメリカ合衆国ミネソタ州55108，セン ト・ポール，ブレダ・アベニュー 1433
Claims (18)
- 【請求項１】 集積回路であって、 相互に直列に結合されて位相ロック・ループを形成する
位相／周波数ディテクタ、電荷ポンプおよび電圧制御発
振器（ＶＣＯ）であって、前記ＶＣＯは、第１および第
２のＶＣＯ制御入力と前記位相／周波数ディテクタに結
合されたＶＣＯ出力とを有し、前記ＶＣＯは、前記第２
のＶＣＯ制御入力から前記ＶＣＯ出力までよりも低い、
前記第１のＶＣＯ制御入力から前記ＶＣＯ出力への電圧
・周波数ゲインを有する、位相／周波数ディテクタ、電
荷ポンプおよび電圧制御発振器（ＶＣＯ）と、 前記電荷ポンプと前記第１のＶＣＯ制御入力との間に結
合されたオフチップ・ループ・フィルタ入力と、 前記第１のＶＣＯ制御入力と前記第２のＶＣＯ制御入力
との間に結合されたオンチップ・ループ・フィルタと、 を備えていることを特徴とする集積回路。 - 【請求項２】 請求項１記載の集積回路において、前記
オンチップ・ループ・フィルタは、一次のＲＣフィルタ
を備えていることを特徴とする集積回路。 - 【請求項３】 請求項２記載の集積回路において、前記
ＶＣＯは、基準電圧入力を更に備え、前記一次のＲＣフ
ィルタは、前記第１のＶＣＯ制御入力と前記第２のＶＣ
Ｏ制御入力との間に結合された抵抗と、前記第２のＶＣ
Ｏ制御入力と前記基準電圧入力との間に結合されたコン
デンサとを備えていることを特徴とする集積回路。 - 【請求項４】 請求項２記載の集積回路において、前記
ＶＣＯは、基準電圧入力を更に備え、前記一次のＲＣフ
ィルタは、前記第１のＶＣＯ制御入力と前記第２のＶＣ
Ｏ制御入力との間に結合されたトランスインピーダンス
増幅器と、前記第２のＶＣＯ制御入力と前記基準電圧入
力との間に結合されたコンデンサとを備えていることを
特徴とする集積回路。 - 【請求項５】 請求項１記載の集積回路において、 前記電荷ポンプは、第１および第２の差動電荷ポンプ出
力を備え、 前記第１のＶＣＯ制御入力は、前記第１および第２の差
動電荷ポンプ出力にそれぞれ結合された第１および第２
の差動ＶＣＯ制御入力を備え、 前記第２のＶＣＯ制御入力は、前記オンチップ・ループ
・フィルタを介して前記第１および第２の差動電荷ポン
プ出力にそれぞれ結合された第３および第４の差動ＶＣ
Ｏ制御入力を備え、 前記オフチップ・ループ・フィルタ入力は、第１の差動
電荷ポンプ出力に結合された第１の集積回路ピンと、第
２の差動電荷ポンプ出力に結合された第２の集積回路ピ
ンとを備えていることを特徴とする集積回路。 - 【請求項６】 請求項１記載の集積回路において、Ｎを
正の整数として、前記ＶＣＯと前記位相／周波数ディテ
クタとの間に結合されたＮ分の１の分周器を更に備えて
いることを特徴とする集積回路。 - 【請求項７】 集積回路上の位相ロック・ループ（ＰＬ
Ｌ）においてフィードバック信号を発生する方法であっ
て、 基準信号の位相および周波数を前記フィードバック信号
の位相および周波数と比較し、電荷ポンプ制御信号を前
記比較の関数として発生するステップと、 前記電荷ポンプ制御信号の関数として、回路ノードに対
しておよび回路ノードから電荷をポンプするステップ
と、 前記回路ノードに対しておよび前記回路ノードからポン
プされた電荷に基づいて、第１および第２の周波数制御
電圧を発生するステップと、 オフチップ・ループ・フィルタを用いて、前記第１の周
波数制御電圧をフィルタリングするステップと、 オンチップ・ループ・フィルタを用いて、前記第２の周
波数制御電圧をフィルタリングするステップと、 前記フィードバック信号の位相および周波数を、前記フ
ィルタリングされた第１の周波数制御電圧の関数として
制御するステップと、 前記フィードバック信号の中心周波数（center frequen
cy）を、前記フィルタリングされた第２の周波数制御電
圧の関数として制御するステップと、 を含むことを特徴とする方法。 - 【請求項８】 集積回路上に形成された位相ロック・ル
ープであって、 相互に直列に結合されてフィードバック・ループを形成
する位相／周波数ディテクタ、電荷ポンプおよび電圧制
御発振器（ＶＣＯ）であって、前記ＶＣＯは、第１およ
び第２の周波数制御入力とＶＣＯ出力とを有し、前記第
１の周波数制御入力は、前記電荷ポンプに結合され、前
記ＶＣＯ出力は、前記位相／周波数ディテクタに結合さ
れ、前記ＶＣＯは、前記第１の周波数制御入力から前記
ＶＣＯ出力までの第１の電圧・周波数ゲインと、前記第
２の周波数制御入力から前記ＶＣＯ出力までの第２の電
圧・周波数ゲインとを有している、位相／周波数ディテ
クタ、電荷ポンプおよび電圧制御発振器（ＶＣＯ）と、 前記第１の周波数制御入力と前記第２の周波数制御入力
との間に結合され、可変の時定数を有するオンチップ・
ループ・フィルタと、 を備えていることを特徴とする位相ロック・ループ。 - 【請求項９】 請求項８記載の位相ロック・ループにお
いて、 前記ＶＣＯは、フィードバック周波数を有するＶＣＯ出
力上にフィードバック信号を発生し、 前記位相／周波数ディテクタは、基準周波数を有する基
準信号を受け取る基準入力と、前記ＶＣＯ出力に結合さ
れたフィードバック入力とを備えており、 この位相ロック・ループは、 前記フィードバック・ループに結合されており、前記基
準周波数の周囲での前記フィードバック周波数の発振を
検出し、前記オンチップ・ループ・フィルタに結合され
た時定数制御出力を有し、前記時定数を前記検出された
発振の関数として調整する時定数制御手段を更に備えて
いることを特徴とする位相ロック・ループ。 - 【請求項１０】 請求項９記載の位相ロック・ループに
おいて、前記時定数制御手段は、前記時定数を予め選択
された値に初期化し、次に、この位相ロック・ループが
安定するまで前記時定数を前記検出された発振の関数と
してインクリメントする手段を備えていることを特徴と
する位相ロック・ループ。 - 【請求項１１】 請求項９記載の位相ロック・ループに
おいて、前記電荷ポンプと前記第１の周波数制御入力と
の間にフィルタ・ノードを更に備えており、 前記位相／周波数ディテクタは、更に、アップ（ＵＰ）
およびダウン（ＤＯＷＮ）制御信号を発生し、前記アッ
プおよびダウン制御信号は、前記フィードバック周波数
が前記基準周波数よりも小さいときには前記アップ制御
信号が前記ダウン制御信号よりも先行する第１の相対状
態と、前記フィードバック周波数が前記基準周波数より
も大きいときには前記ダウン制御信号が前記アップ制御
信号よりも先行する第２の相対状態とを有し、 前記電荷ポンプは、前記アップおよびダウン制御信号の
関数として、前記フィルタ・ノードに対しておよび前記
フィルタ・ノードから電荷をポンプする手段を備えてお
り、 前記時定数制御手段は、前記アップおよびダウン制御信
号の前記第１および第２の相対的状態の間での変化を検
出し、前記時定数を前記検出された変化の関数として調
整する手段を備えていることを特徴とする位相ロック・
ループ。 - 【請求項１２】 請求項１１記載の位相ロック・ループ
において、 前記変化を検出する手段は、前記アップおよびダウン制
御信号を受け取り（１）前記アップおよびダウン制御信
号が前記第２の相対状態から前記第１の相対状態に変化
するときに第１の論理状態から第２の論理状態に変化
し、（２）前記アップおよびダウン制御信号が前記第１
の相対状態から前記第２の相対状態に変化するときに前
記第２の論理状態から前記第１の論理状態に変化するク
ロック出力を有するラッチ回路を備えており、 前記時定数を調整する手段は、選択された論理レベル
と、前記クロック出力に結合されたクロック入力と、前
記時定数制御出力を形成する複数のパラレル制御出力と
を有するシフト・レジスタを備えており、 前記オンチップ・ループ・フィルタは、複数のスイッチ
を介して相互に並列に選択的に結合されている複数のフ
ィルタ抵抗を備えており、前記スイッチのそれぞれは、
前記複数のパラレル制御出力の１つに結合された制御入
力を有することを特徴とする位相ロック・ループ。 - 【請求項１３】 請求項９記載の位相ロック・ループに
おいて、 前記第１の周波数制御入力に結合された入力とローパス
・フィルタ出力とを有するオフチップ・フィルタを更に
備えており、 前記時定数制御手段は、 前記オフチップ・フィルタの前記出力と前記第２の周波
数制御入力とに結合された第１および第２の電圧比較入
力と、 前記ローパス・フィルタ出力上の電圧と前記第２の周波
数制御入力上の電圧との間の相対的な極性の変化を検出
する手段と、 前記時定数を所定の最小の時定数に初期化し、次に、前
記相対的な極性の検出された変化の関数として前記時定
数をインクリメントする手段と、 を備えていることを特徴とする位相ロック・ループ。 - 【請求項１４】 請求項１３記載の位相ロック・ループ
において、前記初期化しインクリメントする手段は、前
記ローパス・フィルタ出力が前記第２の周波数制御入力
上の前記電圧よりも下の値から前記第２の周波数制御入
力上の前記電圧よりも上の値に交差する度に、この位相
ロック・ループが安定するまで、前記時定数をインクリ
メントする手段を備えていることを特徴とする位相ロッ
ク・ループ。 - 【請求項１５】 請求項１３記載の位相ロック・ループ
において、 前記相対的な極性の変化を検出する手段は、比較出力を
有するコンパレータを備えており、 前記初期化しインクリメントする手段は、前記比較出力
に結合されたクロック入力と、選択された論理レベルを
受け取るシリアル入力と、リセット入力と、前記時定数
制御出力を形成する複数のパラレル制御出力とを有する
シフト・レジスタを備えており、 前記オンチップ・ループ・フィルタは、複数のスイッチ
を介して相互に並列に選択的に結合された複数のフィル
タ抵抗を備えており、前記複数のスイッチは、それぞれ
が、前記複数のパラレル制御出力の１つに結合された制
御入力を有することを特徴とする位相ロック・ループ。 - 【請求項１６】 請求項８記載の位相ロック・ループに
おいて、前記第１の電圧・周波数ゲインは、前記第２の
電圧・周波数ゲインよりも低いことを特徴とする位相ロ
ック・ループ。 - 【請求項１７】 請求項８記載の位相ロック・ループに
おいて、前記電荷ポンプと前記第１の周波数制御入力と
の間に結合された二次のオフチップ・ループ・フィルタ
を備えており、前記オンチップ・ループ・フィルタは、
一次のＲＣフィルタを備えていることを特徴とする位相
ロック・ループ。 - 【請求項１８】 集積回路であって、 相互に直列に結合されて位相ロック・ループを形成する
位相／周波数ディテクタ、電荷ポンプ、フィルタ・ノー
ドおよび電圧制御発振器（ＶＣＯ）であって、前記ＶＣ
Ｏは、第１および第２の周波数制御入力とＶＣＯ出力と
を有し、前記第１の周波数制御入力は前記フィルタ・ノ
ードに結合され、前記ＶＣＯ出力は前記位相／周波数デ
ィテクタに結合され、前記ＶＣＯは、前記第１の周波数
制御入力から前記ＶＣＯ出力への第１の電圧・周波数ゲ
インと、前記第２の周波数制御入力から前記ＶＣＯ出力
への第２の電圧・周波数ゲインとを有する、位相／周波
数ディテクタ、電荷ポンプ、フィルタ・ノードおよび電
圧制御発振器（ＶＣＯ）と、 前記フィルタ・ノードに結合されており、オフチップ・
ループ・フィルタに結合するオフチップ・フィルタ入力
と、 前記第１の周波数制御入力と前記第２の周波数制御入力
との間に結合され、可変の時定数を有するオンチップ・
ループ・フィルタと、 前記オンチップ・ループ・フィルタに結合された時定数
制御出力を有し、前記可変の時定数を制御する時定数制
御回路と、 を備えていることを特徴とする集積回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US969275 | 1978-12-14 | ||
| US08/969,100 US5854575A (en) | 1997-11-13 | 1997-11-13 | Dual-loop phase-locked loop |
| US08/969,275 US6054903A (en) | 1997-11-13 | 1997-11-13 | Dual-loop PLL with adaptive time constant reduction on first loop |
| US969100 | 1997-11-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214988A true JPH11214988A (ja) | 1999-08-06 |
Family
ID=27130523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10323760A Pending JPH11214988A (ja) | 1997-11-13 | 1998-11-13 | デュアル・ループ位相ロック・ループ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0917292A3 (ja) |
| JP (1) | JPH11214988A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259376A (ja) * | 2006-03-27 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 発振回路とこれを用いたｐｌｌ発振回路とこのｐｌｌ発振回路を用いた高周波受信装置 |
| JP2012044545A (ja) * | 2010-08-20 | 2012-03-01 | Fujitsu Ltd | Ｐｌｌシンセサイザ |
| JP2014195250A (ja) * | 2013-03-28 | 2014-10-09 | Asahi Kasei Electronics Co Ltd | 電圧制御発振器モジュールおよび電圧制御発振器モジュールを含む位相ロックループデバイス |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580313B1 (en) * | 2002-05-03 | 2003-06-17 | Microtune (Texas), L.P. | System and method for providing single pin bypass for multiple circuits |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE230528T1 (de) * | 1993-02-05 | 2003-01-15 | Sun Microsystems Inc | Verfahren und gerät zur taktsteuerung |
| US5534823A (en) * | 1994-02-28 | 1996-07-09 | Nec Corporation | Phase locked loop (PLL) circuit having variable loop filter for shortened locking time |
| US5504459A (en) * | 1995-03-20 | 1996-04-02 | International Business Machines Corporation | Filter network for phase-locked loop circuit |
-
1998
- 1998-10-13 EP EP98308288A patent/EP0917292A3/en not_active Withdrawn
- 1998-11-13 JP JP10323760A patent/JPH11214988A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259376A (ja) * | 2006-03-27 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 発振回路とこれを用いたｐｌｌ発振回路とこのｐｌｌ発振回路を用いた高周波受信装置 |
| JP2012044545A (ja) * | 2010-08-20 | 2012-03-01 | Fujitsu Ltd | Ｐｌｌシンセサイザ |
| JP2014195250A (ja) * | 2013-03-28 | 2014-10-09 | Asahi Kasei Electronics Co Ltd | 電圧制御発振器モジュールおよび電圧制御発振器モジュールを含む位相ロックループデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0917292A3 (en) | 2001-08-16 |
| EP0917292A2 (en) | 1999-05-19 |
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