TWI412234B - 鎖相迴路及其壓控振盪器 - Google Patents

鎖相迴路及其壓控振盪器 Download PDF

Info

Publication number
TWI412234B
TWI412234B TW098134313A TW98134313A TWI412234B TW I412234 B TWI412234 B TW I412234B TW 098134313 A TW098134313 A TW 098134313A TW 98134313 A TW98134313 A TW 98134313A TW I412234 B TWI412234 B TW I412234B
Authority
TW
Taiwan
Prior art keywords
voltage
unit
coupled
frequency
output
Prior art date
Application number
TW098134313A
Other languages
English (en)
Other versions
TW201114188A (en
Inventor
Wei Yung Chen
Original Assignee
Phison Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Phison Electronics Corp filed Critical Phison Electronics Corp
Priority to TW098134313A priority Critical patent/TWI412234B/zh
Priority to US12/612,890 priority patent/US8044729B2/en
Publication of TW201114188A publication Critical patent/TW201114188A/zh
Application granted granted Critical
Publication of TWI412234B publication Critical patent/TWI412234B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

鎖相迴路及其壓控振盪器
本發明是有關於一種鎖相迴路(phase locked loop,PLL)，且特別是有關於一種具有迴路頻寬(loop bandwidth)變化低與穩定的鎖相迴路。
鎖相迴路(PLL)在通訊工程領域中扮演極重要的角色，其應用範圍相當廣泛，諸如調變、解調、倍頻、頻率合成、載波同步、位元同步等均會應用到鎖相迴路的觀念和技術。鎖相迴路是一種回授迴路，在迴路中，利用回授訊號將輸出時脈訊號的頻率及相位鎖定在與輸入參考時脈訊號相同之頻率及相位上。因此，在無線電通訊中，若因訊號在傳送中發生載波頻率漂移現象時，在接收機上使用鎖相迴路便可使接收機之本地振盪頻率隨頻率漂移而達到鎖相之目的。
圖1繪示為傳統鎖相迴路100的示意圖。請參照圖1，一般而言，鎖相迴路100包括相位偵測器(phase detector,PD)101、電荷幫浦(charge pump,CP)103、迴路濾波器(loop filter,LF)105，以及壓控振盪器(voltage controlled oscillator,VCO)107。其中，相位偵測器101會比較輸入參考時脈訊號Ref_Clk與由壓控振盪器107所回傳之輸出時脈訊號Out_Clk的相位，藉以產生控制訊號CS給電荷幫浦103。
電荷幫浦103根據控制信號CS產生一輸出電壓Vout。迴路濾波器105由電阻Rf與電容Cf所組成，用以過濾電荷幫浦103之輸出電壓Vout的高頻雜訊。壓控振盪器107反應於濾波過後之電荷幫浦103的輸出電壓Vout，藉以產生輸出時脈訊號Out_Clk。
對於某些鎖相迴路的應用要求為鎖相迴路的迴路頻寬(loop bandwidth)變化要很低，而傳統鎖相迴路100的迴路轉移函數(loop transfer function)係由相位偵測器101的增益(Kpd)、電荷幫浦103的電流(Icp)、壓控振盪器107的增益(Kvco)、電阻Rf，以及電容Cf所決定。
在實際情況下，由於相位偵測器101可由純數位電路所組成，以至於相位偵測器101的增益(Kpd)變化幅度甚小，故而對鎖相迴路100的迴路頻寬影響不大。另外，電容Cf本身對鎖相迴路100的迴路頻寬影響也不大，且若電荷幫浦103的電流Icp為電阻Rf之倒數的話，則對鎖相迴路100的迴路頻寬影響亦小，而影響鎖相迴路100之迴路頻寬最大及最難控制的就只剩下壓控振盪器107的增益(Kvco)了。此壓控振盪器107的增益定義如下：
其中，△f為單位時間內之壓控振盪器107之輸出時脈訊號頻率差值；而△V為單位時間內之電荷幫浦103之輸出電壓差值。
一般而言，為了要抑制壓控振盪器107的增益(Kvco)變化以不影響鎖相迴路100的迴路頻寬變化，大多可採用電感電容(LC)的架構來做為壓控振盪器(LC oscillator)，但由於其抑制壓控振盪器107之增益Kvco變化的效果實質上有限，且所需佈局面積(area)大、製作成本(cost)也高，故而晶片設計者較不喜好將其設計於晶片(die)當中。
另外，若使用低成本製程(process)時，通常會使用環形振盪器單元(ring oscillator)的架構來做為壓控振盪器，但由環形振盪器單元所組成的壓控振盪器在溫度、電壓及製程變化時，也會伴隨著相當大的增益(Kvco)變化。如此一來，鎖相迴路100的迴路頻寬也會產生相當大的變化與不穩。
有鑒於此，本發明提供一種壓控振盪器，其係由環形振盪器單元所組成，且其增益(Kvco)變化在溫度、電壓及製程變化時相當低，從而使得鎖相迴路的迴路頻寬變化也會相當低與穩定。
本發明的其他目的和優點可以從本發明所揭露的技術特徵中得到進一步的了解。
為達上述之一或部份或全部目的或是其他目的，本發明提供一種壓控振盪器，其包括環形振盪器單元與控制單元。其中，環形振盪器單元用以提供一輸出時脈訊號；而控制單元則耦接環形振盪器單元，用以接收一輸出電壓以分別提供一第一電壓頻率增益及一第二電壓頻率增益來控制環形振盪器單元之輸出時脈訊號的頻率，其中該第一電壓頻率增益大於該第二電壓頻率增益。
本發明另提供一種鎖相迴路，其包括相位偵測器、電荷幫浦、迴路濾波器，以及上述本發明所提供的壓控振盪器。
於本發明的一範例實施例中，控制單元包括一濾波單元及一動態迴路頻率調整單元。濾波單元用以接收輸出電壓並耦接環形振盪器單元以提供該第一電壓頻率增益。動態迴路頻率調整單元分別耦接環形振盪器單元及濾波單元，用以提供該第二電壓頻率增益。
於本發明的一範例實施例中，壓控振盪器更包括一驅動單元，分別耦接環形振盪器單元及濾波單元，用以驅動該環形振盪器單元。
於本發明的一範例實施例中，動態迴路頻率調整單元包括一處理單元以及一電容調整單元。處理單元耦接濾波單元，用以輸出一動態迴路操作電壓。電容調整單元兩端分別耦接濾波單元及環形振盪器單元，用以接收動態迴路操作電壓，並依據動態迴路操作電壓改變電容量。
於本發明的一範例實施例中，其中環形振盪器單元包括至少一反向器。
於本發明的一範例實施例中，其中環形振盪器單元包括一第一反向器，一第二反向器及一第三反向器及。其中，第二反向器之輸入端耦接第一反向器的輸出端，且第三反向器之輸入端耦接第二反向器的輸出端，而第三反向器之輸出端則耦接第一反向器的輸入端。
於本發明的一範例實施例中，濾波單元包括一電阻及一電容。其中，電阻之第一端用以接收該輸出電壓。電容之第一端耦接電阻的第二端，而電容的第二端則耦接至一參考電位。
於本發明的一範例實施例中，驅動單元包括一緩衝器。緩衝器的輸入端耦接濾波單元之電阻的第二端，而緩衝器的輸出端則輸出一電壓以作為環形振盪器單元的工作電壓。
於本發明的一範例實施例中，中動態迴路頻率調整單元包括一處理單元及一電容調整單元。處理單元耦接濾波單元，用以輸出一動態迴路操作電壓。電容調整單元包括第一、第二及第三可變電容。第一可變電容之控制端用以接收動態迴路操作電壓，且第一可變電容之第一端耦接第一反向器的輸出端，而第一可變電容之第二端則耦接至參考電壓。第二可變電容之控制端用以接收動態迴路操作電壓，且第二可變電容之第一端耦接第二反向器的輸出端，而第二可變電容之第二端則耦接至參考電壓。第三可變電容之控制端用以接收動態迴路操作電壓，且第三可變電容之第一端耦接第三反向器的輸出端，而第三可變電容之第二端則耦接至參考電壓。
於本發明的一範例實施例中，第一、第二與第三可變電容分別由一金氧半導體(MOS)電晶體所組成。
於本發明的一範例實施例中，控制單元更包括一與濾波單元之電阻並聯的開關。
於本發明的一範例實施例中，第一電壓頻率增益為環形振盪器單元之輸出時脈訊號的頻率變化量與驅動單元之輸出電壓變化量之比值，而第二電壓頻率增益為環形振盪器單元之輸出時脈訊號的頻率變化量與處理單元之輸出電壓變化量之比值。
於本發明的一範例實施例中，濾波單元提供一時間常數，且當控制單元接收之輸出電壓變動率小於時間常數時，環形振盪器單元之輸出時脈訊號的頻率受第二電壓頻率增益之影響大於第一電壓頻率增益。
於本發明的一範例實施例中，電容調整單元包括至少第一可變電容。此第一可變電容之控制端用以接收動態迴路操作電壓，且第一可變電容之第一端耦接環形振盪器單元，而第一可變電容之第二端則耦接至參考電壓。
於本發明的一範例實施例中，處理單元包括一差動放大器。
於本發明的一範例實施例中，處理單元包括一差動放大器，且差動放大器之非反相端及反相端分別耦接濾波單元之電阻的第一端及一第二端。
於本發明的一範例實施例中，濾波單元之電阻與電容的乘積為一時間常數，且該時間常數之倒數所表示的頻率小於鎖相迴路的迴路頻寬。
於本發明的一範例實施例中，鎖相迴路更包括一除頻器，且除頻器耦接於環形振盪器單元及相位偵測器之間，用以降頻環形振盪器單元之輸出時脈訊號頻率。
於本發明的一範例實施例中，鎖相迴路更包括一頻率偵測器，且頻率偵測器耦接於環形振盪器單元及電荷幫浦之間，用以偵測環形振盪器單元之輸出時脈訊號頻率是否已達一鎖定頻率。
基於上述可知，本發明所提出之應用在鎖相迴路的壓控振盪器之增益(Kvco)變化主要是由變化相當低(理想上為固定)的第二電壓頻率增益所決定。如此一來，縱使採用極易受溫度、電壓及製程變化影響而由環形振盪器單元所組成的壓控振盪器，其增益(Kvco)變化會相當低，從而使得鎖相迴路的迴路頻寬變化也會相當低與穩定。另外，由於壓控振盪器係由環形振盪器單元所組成，故而不但能使用在低成本製程，且又同時具有電路架構簡單、成本低以及所需佈局面積小等多項優點，以利晶片設計者喜好將其設計於晶片當中。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉多個範例實施例，並配合所附圖式，作詳細說明如下，但是上述一般描述及以下實施方式僅為例示性及闡釋性的，其並不能限制本發明所欲主張之範圍。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之多個範例實施例的詳細說明中，將可清楚地呈現。
現將詳細參考本發明之範例實施例，並在附圖中說明所述之範例實施例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。
圖2及圖3分別繪示為本發明一範例實施例之鎖相迴路200的方塊與電路示意圖。請合併參照圖2與圖3，鎖相迴路(PLL)200包括相位偵測器(phase detector,PD)201、電荷幫浦(charge pump,CP)203、迴路濾波器(loop filter,LP)205，以及壓控振盪器(voltage controlled oscillator,VCO)207。其中，相位偵測器201用以比較輸入參考時脈訊號Ref_Clk與由壓控振盪器207所回傳之輸出時脈訊號Out_Clk的相位(phase)，並據以產生控制訊號CS給電荷幫浦203。電荷幫浦203根據控制信號CS來產生一輸出電壓Vout，例如升壓(boost)或降壓(buck)產生。
迴路濾波器205一般為由電阻Rf與電容Cf所組成的低通濾波器(low pass filter,LPF)，用以過濾電荷幫浦203之輸出電壓Vout的高頻雜訊(high frequency noise)。其中，電阻Rf的第一端用以接收電荷幫浦203的輸出電壓Vout。電容Cf的第一端耦接電阻Rf的第二端，而電容Cf的第二端則耦接至一參考電位，例如為接地電位(ground potential)，但並不限制於此，單電容濾波器，單階或多階濾波器皆可應用於此。
壓控振盪器207包括環形振盪器單元(ring oscillator)209與控制單元211。其中，環形振盪器單元209用以提供輸出時脈訊號Out_Clk；而控制單元211耦接迴路濾波器205與環形振盪器單元209，用以接收迴路濾波器205上之電壓Vout以分別提供一第一電壓頻率增益及一第二電壓頻率增益來控制環形振盪器單元209之輸出時脈訊號Out_Clk的頻率，其中，第一電壓頻率增益大於該第二電壓頻率增益。於下文中，將會做更詳細的說明。
基於先前技術所揭示的內容可知，影響鎖相迴路之迴路頻寬(loop bandwidth)最大及最難控制變化的是壓控振盪器的電壓頻率增益(Kvco)，另外，若使用低成本製程時，由於環形振盪器單元所組成的壓控振盪器在溫度、電壓及製程變化時，也會伴隨著相當大的電壓頻率增益(Kvco)變化。如此一來，電路在工作時一點點的溫度、電壓變動就會造成壓控振盪器的輸出頻率飄移，進而導致鎖相迴路的迴路頻寬也會產生相當大的變化與不穩。
有鑒於此，本範例實施例特別在以環形振盪器單元209所組成的壓控振盪器207中加入控制單元211，其提供了至少兩種的電壓頻率增益，藉以抑制壓控振盪器207的增益變化，從而使得鎖相迴路200的迴路頻寬變化相當低且穩定。於本範例實施例中，控制單元211包括濾波單元215、動態迴路頻率調整單元217，以及驅動單元219。其中，濾波單元215耦接迴路濾波器205及環形振盪器單元209，用以接收迴路濾波器205上之電壓Vout，以提供第一電壓頻率增益。動態迴路頻率調整單元217之一端耦接環形振盪器單元209，而動態迴路頻率調整單元217之另一端則耦接濾波單元215，用以提供第二電壓頻率增益。
在本發明之範例實施例中，動態迴路頻率調整單元217包括處理單元213及電容調整單元221。處理單元213之一端耦接濾波單元215，用以輸出一動態迴路操作電壓Vctrl，而處理單元213之另一端則耦接電容調整單元221。電容調整單元221則分別耦接處理單元213及環形振盪器單元209，用以接收動態迴路操作電壓Vctrl，並依據該動態迴路操作電壓Vctrl來改變其電容量。
在本發明之另一範例實施例中，壓控振盪器207更可包括驅動單元219，驅動單元219之兩端分別耦接環形振盪器單元209及濾波單元215，用以接驅動環形振盪器單元209。
在本發明之一範例實施例中，環形振盪器單元209係由三個反向器(inverter)INV1~INV3所組成，但並不限制於此，亦即：可由至少一個反向器組成環形振盪器單元，或者可採用由電阻電容所組成的環形振盪器單元(RC ring oscillator)，或複數個差動式運算器組成之環形振盪器。其中，反向器INV2的輸入端耦接反向器INV1的輸出端。反向器INV3的輸入端耦接反向器INV2的輸出端，而反向器INV3的輸出端則耦接反向器INV1的輸入端。
濾波單元215為一單階濾波器，且包括有電阻Rv、電容Cv。其中，電阻Rv的第一端用以接收迴路濾波器205上電壓Vout，電容Cv的第一端耦接電阻Rv的第二端，而電容Cv的第二端則耦接至參考電位(例如為接地電位)。其中，值得說明的是此濾波單元215並不限制於此，單電容濾波器，電感電容濾波器，單階或多階濾波器亦可應用於此。此外，此濾波單元215之時間常數較前述迴路濾波器205的時間常數為大，例如，濾波單元215之時間常數為迴路濾波器205的時間常數的10倍，但並不限制於此。
處理單元213用以接收濾波單元215所提供之一電壓。在本範例實施例中，處理單元213為一差動放大器(differential amplifier)，但不以此為限。其中，此差動放大器與濾波單元215之電阻Rv並聯，即之非反相端(+)及反相端(-)分別耦接電阻Rv之第一端及第二端。故處理單元213只對電阻Rv上之壓降反應而輸出一動態迴路操作電壓Vctrl。在本範例實施例中，處理單元213另加上一補償電壓Vcom以達到如圖4所示之一操作點電壓點A，藉此配合電容調整單元221內之複數個可變電容來修正環形振盪器單元209之輸出時脈訊號Out_Clk的頻率。
電容調整單元221係包括第一可變電容Ca1，第二可變電容Ca2，以及第三可變電容Ca3。可變電容Ca1的控制端用以接收動態迴路操作電壓Vctrl，可變電容Ca1的第一端耦接反向器INV1的輸出端，而可變電容Ca1的第二端則耦接至上述參考電壓。相似地，可變電容Ca2與Ca3的控制端分別用以接收動態迴路操作電壓Vctrl，可變電容Ca2與Ca3的第一端分別耦接反向器INV2與INV3的輸出端，而可變電容Ca2與Ca3的第二端則分別耦接至上述參考電壓。於此值得一提的是，本範例實施例並不限制一定要可變電容Ca1~Ca3同時佈設於控制單元211中，只要可變電容Ca1~Ca3至少其中之一佈設於控制單元211中即可，或者依反向器之數目做相對應的搭配亦可。
驅動單元219包括一緩衝器(buffer)Buf。在本範例實施例中，緩衝器Buf可以為一運算放大器，但並不限制於此。其中。緩衝器Buf的輸入端耦接電阻Rv的第二端，而緩衝器Buf的輸出端則輸出一電壓以作為反向器INV1~INV3的工作電壓Vcc_inv。
於本範例實施例中，輸出時脈訊號Out_Clk相對於工作電壓Vcc_inv具有一第一電壓頻率增益(在此定義為Kvco1)，第一電壓頻率增益Kvco1為環形振盪器單元209之輸出時脈訊號的頻率變化量與驅動單元219之輸出電壓變化量之比值，其公式如下：
其中，△f為單位時間內之壓控振盪器107之輸出時脈訊號頻率差值；而△Vcc_inv為單位時間內之驅動單元219之輸出電壓差值。
另外，輸出時脈訊號Out_Clk相對於動態迴路操作電壓Vctrl具有另一增益(在此定義為Kvco2)，第二電壓頻率增益Kvco2為環形振盪器單元209之輸出時脈訊號的頻率變化量與該處理單元213之輸出電壓變化量之比值，其公式如下：
其中，△f為單位時間內之環形振盪器單元209之輸出時脈訊號的頻率差值；而△Vctrl為單位時間內之處理單元213之輸出電壓差值。
於本範例實施例中，第一電壓頻率增益Kvco1大於第二電壓頻率增益Kvco2(例如10倍以上，但並不限制於此)。另外，電阻Rv與電容Cv的乘積為一時間常數(time constant)，且此時間常數之倒數所表示的頻率(即1/RvCv)小於鎖相迴路200的迴路頻寬BW，例如1/(RvCv)<BW/200。
基此條件下，當該控制單元211接收之電荷幫浦203的輸出電壓Vout變動率小於濾波單元215之時間常數時，環形振盪器單元209之輸出時脈訊號Out_Clk的頻率受第二電壓頻率增益Kvco2之影響大於第一電壓頻率增益Kvco1。而值得說明的是，在本範例實施例中，濾波單元215之時間常數為電阻Rv與電容Cv之乘積，但不限於此，各型不同之濾波單元其時間常數各有其特定之計算方式，其為熟悉此項領域者所理解的，在此不再多做贅述。
更請楚來說，從圖3可以清楚看出，在本範例實施例中，環形振盪器單元209由驅動單元219與處理單元213所控制。其中，電荷幫浦203的輸出電壓Vout抖動率較緩時，驅動單元219所輸出之電壓(即反向器INV1~INV3的工作電壓Vcc_inv)控制環形振盪器單元209的頻率變化。雖然輸出時脈訊號Out_Clk相對於工作電壓Vcc_inv具有較大變化的增益Kvco1，但經過電阻Rv與電容Cv濾波過後，則較不影響短期的迴路動態(loop dynamic)，且由於電阻Rv與電容Cv之乘積的倒數所表示的頻率實質上會小於鎖相迴路200的迴路頻寬，以至於不會影響到鎖相迴路200的迴路穩定度(loop stability)，而電阻Rv與電容Cv之乘積的倒數所表示的頻率可視實際設計需求來決定。
另一方面，處理單元213所輸出之動態迴路操作電壓Vctrl，於控制單元211接收之電荷幫浦203的輸出電壓Vout抖動率較快時，對環形振盪器單元209之輸出時脈訊號Out_Clk的頻率有較大的影響力，且由於此時，壓控振盪器207的增益與鎖相迴路200的迴路頻寬主要是由第二電壓頻率增益Kvco2所決定的，因此第二電壓頻率增益Kvco2不可有太大的變化。換言之，若能維持住動態迴路操作電壓Vctrl的電壓值，則能讓第二電壓頻率增益kvco2的變化降至最低。
於本範例實施例中，動態迴路操作電壓Vctrl之電壓值的最佳操作點(best operating point)可以藉由模擬鎖相迴路200在不同溫度、電壓以及製程的條件下，動態迴路操作電壓Vctrl與增益Kvco2的相對曲線圖而得知，例如圖4所示。從圖4中可以清楚看出，動態迴路操作電壓Vctrl與增益Kvco2的相對曲線圖中有3條曲線，而這3條曲線之相交處A代表著輸出時脈訊號Out_Clk相對於動態迴路操作電壓Vctrl的增益Kvco2變化最小，故而若將處理單元213所輸出之動態迴路操作電壓Vctrl的電壓值設定為此的話，則可讓增益kvco2的變化降至最低，縱使增益kvco2還有些許的變化，但相較於傳統鎖相迴路之壓控振盪器的增益變化而言，著實已減少許多，從而使得鎖相迴路200的迴路頻寬變化會相當的低且穩定。
此外，請參考圖6，在本發明之另一範例實施例中，鎖相迴路200可更包含一除頻器223。除頻器223之兩端分別耦接環形振盪器單元209及相位偵測器201，用以當電路需追蹤相當高頻的訊號時，但相位偵測器201卻無法操作在此高頻時，此時則可利用除頻器223來降頻環形振盪器單元209之輸出時脈訊號Out_Clk頻率。詳細地說，除頻器223之第一端耦接環形振盪器單元209的輸出端，除頻器223之第二端耦接相位偵測器201的輸入端。除頻器223之除數設計則可依相位偵測器201與環形振盪器單元209之能力而定。
再者，在某些狀況下，當環形振盪器單元209之輸出時脈訊號Out_Clk頻率為參考頻率Ref_Clk之倍數時，單靠相位偵測器201可能無法確認輸出時脈訊號Out_Clk頻率已達到鎖定頻率。故，在本發明之另一範例實施例，中鎖相迴路200可更包含一頻率偵測器225。頻率偵測器225之兩端分別耦接於環形振盪器單元209及電荷幫浦203。詳細地說，頻率偵測器225可並聯於相位偵測器201或耦接於環形振盪器單元209與相位偵測器201之間，或相位偵測器201與電荷幫浦203之間。頻率偵測器225用以偵測環形振盪器單元209之輸出時脈訊號Out_Clk之頻率是否已達鎖定頻率。
參考圖5為本發明鎖相迴路200之一範例實施例之模擬結果，其中，主要之設定條件如下：參考頻率Ref_Clk=100MHZ；預定壓控振盪器207之鎖定頻率為2.5GHz；除頻器之除數為25；第一電壓頻率增益Kvco1=5GHz/V；第二電壓頻率增益Kvco2=500MHz/V；以及最佳工作電壓A=100mV。
由圖5可知，參考頻率在t0時輸入100MHz之訊號，此時壓控振盪器207之輸出頻率接近2.1GHz，由於所設定之輸出頻率應為2.5GHz，故電荷幫浦203會將相位偵測器201的輸出相位電壓轉換成定電流，且對下一級的迴路濾波器205之電容Cf充電，而使得電荷幫浦103之輸出電壓Vout上升至接近1.25V。驅動單元219之輸出端的工作電壓Vcc_inv則由400mV開始爬升，動態迴路操作電壓Vctrl則由於差動放大器之特性被鎖定於200mV，而此時環形振盪器單元209之輸出時脈訊號Out_Clk則追隨驅動單元219之輸出端的工作電壓Vcc_inv之爬升軌跡亦向上爬升。換言之，此時環形振盪器單元209之輸出時脈訊號Out_Clk主要是受第一電壓頻率增益Kvco1之影響。
於時間t1時，壓控振盪器207之輸出頻率已超過2.5GHz，故電荷幫浦203會抽回部份電流，而導致電荷幫浦203之輸出電壓Vout在時間t1~t2間，呈現一向下的擺幅，而由於此輸出電壓Vout瞬間的變化量小於濾波單元215之時間常數，故並不影響驅動單元219之輸出端的工作電壓Vcc_inv，但則明顯地反應於動態迴路操作電壓Vctrl上。由於第二電壓頻率增益Kvco2之影響，故此時環形振盪器單元209之輸出時脈訊號Out_Clk亦呈現一向下的擺幅。故換言之，此時環形振盪器單元209之輸出時脈訊號Out_Clk主要是受第二電壓頻率增益Kvco2之影響。
於時間t3時，系統模擬參考頻率出現一正負1%的頻率抖動，而由於此參考頻率的變化，電荷幫浦203之輸出電壓Vout亦隨之變化，而此瞬間較快速的電壓變化亦不影響驅動單元219之輸出端的工作電壓Vcc_inv，但同樣地，亦明顯地反應於動態迴路操作電壓Vctrl上。而亦由於第二電壓頻率增益Kvco2之影響，故此時環形振盪器單元209之輸出時脈訊號Out_Clk亦呈現頻率抖動現象，同理，此時環形振盪器單元209之輸出時脈訊號Out_Clk亦主要是受第二電壓頻率增益Kvco2之影響。
由於電阻Rv與電容Cv之乘積所表示的時間常數可能會致使鎖相迴路200的鎖定時間(lock time)增加非常多，故在本發明之另一範例實施例中，控制單元211更包括一與電阻Rv並聯的開關SW。故而在鎖相迴路200的初始(initial)運作階段，可以先導通開關SW以加速鎖相迴路200的鎖定時間。更清楚來說，當鎖相迴路200在初始運作階段時，可以先導通開關SW於一段時間(例如1微秒，但並不限制於此，可依實際設計需求來決定)。如此一來，驅動單元219所輸出的電壓(即反向器INV1~INV3的工作電壓Vcc_inv)會快速跟隨電荷幫浦203之輸出電壓Vout以接近鎖相迴路200欲鎖定所需的電壓，並且讓壓控振盪器207之輸出時脈訊號Out_Clk的頻率接近於鎖定。
此時，由於處理單元213所輸出之動態迴路操作電壓Vctrl的電壓值並不會影響壓控振盪器207之輸出時脈訊號Out_Clk的頻率太大，所以一旦開關SW被截止時，緩衝器Buf所輸出的電壓變化就會非常的緩慢(短時間內可視為未改變)，從而對鎖相迴路200的迴路動態(loop dynamic)沒有太大的作用。
另一方面，當驅動單元219所輸出的電壓讓壓控振盪器207之輸出時脈訊號Out_Clk的頻率快要鎖定時，則轉而由處理單元213所輸出之動態迴路操作電壓Vctrl跟隨電荷幫浦203之輸出電壓Vout的變化，並且影響鎖相迴路200的迴路動態，但此時不管驅動單元219所輸出的電壓最終為何，處理單元213始終會輸出動態迴路操作電壓Vctrl，藉以讓輸出時脈訊號Out_Clk相對於動態迴路操作電壓Vctrl的增益Kvco2變化最小。
如此一來，由於壓控振盪器207的增益與鎖相迴路200的迴路頻寬主要是由第二電壓頻率增益Kvco2所決定的，因此在增益Kvco2沒有太大變化的條件下，鎖相迴路200的迴路頻寬變化就會相當的低且穩定，從而符合某些需要迴路頻寬變化很低之鎖相迴路的應用要求。
於此值得一提的是，上述範例實施例係以壓控振盪器207應用於鎖相迴路200為例來進行說明，但單以壓控振盪器207來看的話，壓控振盪器207的增益以短時間看來主要是由第二電壓頻率增益Kvco2所決定，而壓控振盪器207的增益以長時間看來則會由第一電壓頻率增益Kvco1與第二電壓頻率Kvco2共同所決定，但由於第一電壓頻率增益Kvco1會大於第二電壓頻率增益Kvco2，所以壓控振盪器207的增益以長時間看來會近似於第一電壓頻率增益Kvco1。以另一種角度來說，由於鎖相迴路200在啟動初期，由於參考頻率與欲鎖定頻率相差甚多，故其頻率追逐時間較長，而這段運作時間中，壓控振盪器207的增益以近似於第一電壓頻率增益Kvco1，而當壓控振盪器207之輸出時脈訊號Out_Clk的頻率已鎖定後，其後頻率有遭遇擾動時，壓控振盪器207的增益則主要是由第二電壓頻率增益Kvco2來決定。
另外，雖然上述範例實施例係以壓控振盪器207應用於鎖相迴路200為例來進行說明，但本範例實施例之壓控振盪器207的應用場合並不以此為限制。也就是說，只要需要一穩定之「迴路頻寬」的應用場合，本範例實施例之控振盪器207就適用，例如時脈資料恢復(clock data recovery,CDR)系統架構。
綜上所述，本發明所提出之應用在鎖相迴路的壓控振盪器之增益(Kvco)變化是由變化相當低(理想上為固定)的增益(Kvco2)所決定。如此一來，縱使採用極易受溫度、電壓及製程變化影響而由環形振盪器單元所組成的壓控振盪器，其增益(Kvco)變化會相當低，從而使得鎖相迴路的迴路頻寬變化也會相當低與穩定。另外，由於壓控振盪器係由環形振盪器單元所組成，故而不但能使用在低成本製程，且又同時具有電路架構簡單、成本低以及所需佈局面積小等多項優點，以利晶片設計者喜好將其設計於晶片當中。
惟以上所述者，僅為本發明之較佳範例實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
另外，本發明的任一範例實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。
100、200．．．鎖相迴路
101、201．．．相位偵測器
103、203．．．電荷幫浦
105、205．．．迴路濾波器
107、207．．．壓控振盪器
209．．．環形振盪器單元
211．．．控制單元
213．．．處理單元
215．．．濾波單元
217．．．動態迴路頻率調整單元
219．．．驅動單元
221．．．電容調整單元
223．．．除頻器
225．．．頻率偵測器
Rf、Rv．．．電阻
Cf、Cv．．．電容
Buf．．．緩衝器
INV1~INV3．．．反向器
Ca1~Ca3．．．可變電容
SW．．．開關
Ref_Clk．．．輸入參考時脈訊號
Out_Clk．．．輸出時脈訊號
CS．．．控制訊號
Vout．．．輸出電壓
Vctrl．．．動態迴路操作電壓
Vcc_inv．．．反向器的工作電壓
Kpd．．．相位偵測器的增益
Icp．．．電荷幫浦的電流
Kvco、Kvco1、Kvco2．．．壓控振盪器的增益
A．．．相交處
t1_t3．．．測試時間點
圖1繪示為傳統鎖相迴路(phase locked loop,PLL)的示意圖。
圖2繪示為本發明一範例實施例之鎖相迴路(PLL)的方塊示意圖
圖3繪示為本發明一範例實施例之鎖相迴路(PLL)的電路示意圖。
圖4繪示為本發明一範例實施例之模擬鎖相迴路在不同溫度、電壓以及製程的條件下，動態迴路操作電壓(Vctrl)與增益(Kvco2)的相對曲線圖。
圖5繪示為本發明一範例實施例之模擬鎖相迴路之模擬結果波形圖。
圖6繪示為本發明之另一範例實施例之鎖相迴路(PLL)的方塊示意圖
200‧‧‧鎖相迴路
201‧‧‧相位偵測器
203‧‧‧電荷幫浦
205‧‧‧迴路濾波器
207‧‧‧壓控振盪器
209‧‧‧環形振盪器單元
211‧‧‧控制單元
213‧‧‧處理單元
215‧‧‧濾波單元
217‧‧‧動態迴路頻率調整單元
219‧‧‧驅動單元
221‧‧‧電容調整單元
Ref_Clk‧‧‧輸入參考時脈訊號

Claims (31)

  1. 一種壓控振盪器，包括：一環形振盪器單元，用以提供一輸出時脈訊號；以及一控制單元，耦接該環形振盪器單元，用以接收一輸出電壓以分別提供一第一電壓頻率增益及一第二電壓頻率增益來控制該環形振盪器單元之輸出時脈訊號的頻率，其中該第一電壓頻率增益大於該第二電壓頻率增益，其中該控制單元包括：一濾波單元，用以接收該輸出電壓並耦接該環形振盪器單元，以提供該第一電壓頻率增益；以及一動態迴路頻率調整單元，分別耦接該環形振盪器單元及該濾波單元，用以提供該第二電壓頻率增益，其中該動態迴路頻率調整單元包括：一處理單元，耦接該濾波單元，用以輸出一動態迴路操作電壓；以及一電容調整單元，分別耦接該濾波單元及該環形振盪器單元，用以接收該動態迴路操作電壓，並依據該動態迴路操作電壓改變電容量。
  2. 如申請專利範圍第1項所述之壓控振盪器，更包括：一驅動單元，分別耦接該環形振盪器單元及該濾波單元，用以驅動該環形振盪器單元。
  3. 如申請專利範圍第1項所述之壓控振盪器，其中該環形振盪器單元包括至少一反向器。
  4. 如申請專利範圍第1項所述之壓控振盪器，其中該環形振盪器單元包括：一第一反向器；一第二反向器，其輸入端耦接該第一反向器的輸出端；以及一第三反向器，其輸入端耦接該第二反向器的輸出端，而其輸出端則耦接該第一反向器的輸入端。
  5. 如申請專利範圍第2項所述之壓控振盪器，其中該濾波單元包括：一電阻，其第一端用以接收該輸出電壓；以及一電容，其第一端耦接該電阻的第二端，而其第二端則耦接至一參考電位。
  6. 如申請專利範圍第5項所述之壓控振盪器，其中該驅動單元包括一緩衝器，該緩衝器的輸入端耦接該電阻的第二端，而該緩衝器的輸出端則輸出一電壓以作為該環形振盪器單元的一工作電壓。
  7. 如申請專利範圍第4項所述之壓控振盪器，其中該電容調整單元，包括：一第一可變電容，該第一可變電容之控制端用以接收該動態迴路操作電壓，且該第一可變電容之一第一端耦接該第一反向器的輸出端，而該第一可變電容之一第二端則耦接至一參考電壓；一第二可變電容，該第二可變電容之控制端用以接收該動態迴路操作電壓，且該第二可變電容之第一端耦接 該第二反向器的輸出端，而該第二可變電容之第二端則耦接至該參考電壓；以及一第三可變電容，該第三可變電容之控制端用以接收該動態迴路操作電壓，且該第三可變電容之第一端耦接該第三反向器的輸出端，而該第三可變電容之第二端則耦接至該參考電壓。
  8. 如申請專利範圍第7項所述之壓控振盪器，其中該第一、該第二與該第三可變電容分別由一金氧半導體(MOS)電晶體所組成。
  9. 如申請專利範圍第5項所述之壓控振盪器，其中該控制單元更包括：一開關，與該電阻並聯。
  10. 如申請專利範圍第2項所述之壓控振盪器，其中該第一電壓頻率增益為該環形振盪器單元之輸出時脈訊號的頻率變化量與該驅動單元之輸出電壓變化量之比值，而該第二電壓頻率增益為該環形振盪器單元之輸出時脈訊號的頻率變化量與該處理單元之輸出電壓變化量之比值。
  11. 如申請專利範圍第2項所述之壓控振盪器，其中該濾波單元提供一時間常數，當該控制單元接收之輸出電壓變動率小於該時間常數時，該環形振盪器單元之輸出時脈訊號的頻率受該第二電壓頻率增益之影響大於該第一電壓頻率增益。
  12. 如申請專利範圍第1項所述之壓控振盪器，其中該電容調整單元包括至少一第一可變電容，該第一可變電 容之控制端用以接收該動態迴路操作電壓，且該第一可變電容之第一端耦接該環形振盪器單元，而該第一可變電容之第二端則耦接至一參考電壓。
  13. 如申請專利範圍第1項所述之壓控振盪器，其中該處理單元包括一差動放大器。
  14. 如申請專利範圍第5項所述之壓控振盪器，其中該處理單元包括一差動放大器，且該差動放大器之非反相端及反相端分別耦接該濾波單元之電阻的第一端及第二端。
  15. 一種鎖相迴路，包括：一相位偵測器，用以比較一輸入參考時脈訊號與一輸出時脈訊號的相位，並據以輸出一控制訊號；一電荷幫浦，耦接該相位偵測器，用以反應於該控制訊號而產生一輸出電壓；一迴路濾波器，耦接該電荷幫浦，用以過濾該輸出電壓上的高頻雜訊；以及一壓控振盪器，包括：一環形振盪器單元，用以提供一輸出時脈訊號；以及一控制單元，耦接該環形振盪器單元，用以接收一輸出電壓以分別提供一第一電壓頻率增益及一第二電壓頻率增益來控制該環形振盪器單元之輸出時脈訊號的頻率，其中該第一電壓頻率增益大於該第二電壓頻率增益，其中該控制單元包括： 一濾波單元，用以接收該輸出電壓並耦接該環形振盪器單元，以提供該第一電壓頻率增益；以及一動態迴路頻率調整單元，分別耦接該環形振盪器單元及該濾波單元，用以提供該第二電壓頻率增益，其中該動態迴路頻率調整單元包括：一處理單元，耦接該濾波單元，用以輸出一動態迴路操作電壓；以及一電容調整單元，分別耦接該濾波單元及該環形振盪器單元，用以接收該動態迴路操作電壓，並依據該動態迴路操作電壓改變電容量。
  16. 如申請專利範圍第15項所述之鎖相迴路，其中該壓控振盪器更包括：一驅動單元，分別耦接該環形振盪器單元及該濾波單元，用以驅動該環形振盪器單元。
  17. 如申請專利範圍第15項所述之鎖相迴路，其中該環形振盪器單元包括至少一反向器。
  18. 如申請專利範圍第15項所述之鎖相迴路，其中該環形振盪器單元包括：一第一反向器；一第二反向器，其輸入端耦接該第一反向器的輸出端；以及一第三反向器，其輸入端耦接該第二反向器的輸出端，而其輸出端則耦接該第一反向器的輸入端。
  19. 如申請專利範圍第16項所述之鎖相迴路，其中該 濾波單元包括：一電阻，其第一端用以接收該輸出電壓；以及一電容，其第一端耦接該電阻的第二端，而其第二端則耦接至一參考電位。
  20. 如申請專利範圍第19項所述之鎖相迴路，其中該驅動單元包括一緩衝器，該緩衝器的輸入端耦接該電阻的第二端，而該緩衝器的輸出端則輸出一第一電壓以作為該環形振盪器單元的一工作電壓。
  21. 如申請專利範圍第18項所述之鎖相迴路，其中該電容調整單元，包括：一第一可變電容，該第一可變電容之控制端用以接收該動態迴路操作電壓，且該第一可變電容之第一端耦接該第一反向器的輸出端，而該第一可變電容之第二端則耦接至一參考電壓；一第二可變電容，該第二可變電容之控制端用以接收該動態迴路操作電壓，且該第二可變電容之第一端耦接該第二反向器的輸出端，而該第二可變電容之第二端則耦接至該參考電壓；以及一第三可變電容，該第三可變電容之控制端用以接收該動態迴路操作電壓，且該第三可變電容之第一端耦接該第三反向器的輸出端，而該第三可變電容之第二端則耦接至該參考電壓。
  22. 如申請專利範圍第21項所述之鎖相迴路，其中該第一、該第二與該第三可變電容分別由一金氧半導體 (MOS)電晶體所組成。
  23. 如申請專利範圍第19項所述之鎖相迴路，其中該控制單元更包括：一開關，並接於該電阻的第一端與第二端，用以加速該鎖相迴路的一鎖定時間(lock time)。
  24. 如申請專利範圍第16項所述之鎖相迴路，其中該第一電壓頻率增益為該環形振盪器單元之輸出時脈訊號的頻率變化量與該驅動單元之輸出電壓變化量之比值，而該第二電壓頻率增益為該環形振盪器單元之輸出時脈訊號的頻率變化量與該處理單元之輸出電壓變化量之比值。
  25. 如申請專利範圍第19項所述之鎖相迴路，其中該電阻與該電容的乘積為一時間常數，且該時間常數之倒數所表示的頻率小於該鎖相迴路的迴路頻寬(loop bandwidth)。
  26. 如申請專利範圍第19項所述之鎖相迴路，其中該壓控振盪器之濾波單元提供一時間常數，當該控制單元接收之輸出電壓變動率小於該時間常數時，該環形振盪器單元之輸出時脈訊號的頻率受該第二電壓頻率增益之影響大於該第一電壓頻率增益。
  27. 如申請專利範圍第15項所述之鎖相迴路，其中該該電容調整單元包括至少一第一可變電容，該第一可變電容之控制端用以接收該動態迴路操作電壓，且該第一可變電容之第一端耦接該環形振盪器單元，而該第一可變電容之第二端則耦接至一參考電壓。
  28. 如申請專利範圍第15項所述之鎖相迴路，其中該處理單元包括一差動放大器。
  29. 如申請專利範圍第19項所述之鎖相迴路，其中該處理單元包括一差動放大器，且該差動放大器之非反相端及反相端分別耦接該濾波單元之電阻的第一端及一第二端。
  30. 如申請專利範圍第15項所述之鎖相迴路，更包括一除頻器，該除頻器耦接於該環形振盪器單元及該相位偵測器之間，用以降頻該環形振盪器單元之輸出時脈訊號頻率。
  31. 如申請專利範圍第15項所述之鎖相迴路，更包括一頻率偵測器，該頻率偵測器耦接於該環形振盪器單元及該電荷幫浦之間，用以偵測該環形振盪器單元之輸出時脈訊號頻率是否已達一鎖定頻率。
TW098134313A 2009-10-09 2009-10-09 鎖相迴路及其壓控振盪器 TWI412234B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW098134313A TWI412234B (zh) 2009-10-09 2009-10-09 鎖相迴路及其壓控振盪器
US12/612,890 US8044729B2 (en) 2009-10-09 2009-11-05 Phase locked loop and voltage controlled oscillator thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098134313A TWI412234B (zh) 2009-10-09 2009-10-09 鎖相迴路及其壓控振盪器

Publications (2)

Publication Number Publication Date
TW201114188A TW201114188A (en) 2011-04-16
TWI412234B true TWI412234B (zh) 2013-10-11

Family

ID=43854367

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098134313A TWI412234B (zh) 2009-10-09 2009-10-09 鎖相迴路及其壓控振盪器

Country Status (2)

Country Link
US (1) US8044729B2 (zh)
TW (1) TWI412234B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8536912B2 (en) * 2011-07-26 2013-09-17 Texas Instruments Incorporated Phase locked loop
US8937511B2 (en) * 2011-11-22 2015-01-20 Marvell World Trade Ltd. Frequency scaling of variable speed systems for fast response and power reduction
CN103684439B (zh) * 2012-08-29 2016-12-21 群联电子股份有限公司 频率产生系统、电压控制振荡器模块及信号频率调整方法
JP2016025644A (ja) * 2014-07-24 2016-02-08 株式会社東芝 発振回路及び位相同期回路
US9900008B1 (en) * 2017-05-15 2018-02-20 Via Alliance Semiconductor Co., Ltd. Pre-driver and replica circuit and driver system with the same
US10003326B1 (en) 2017-05-15 2018-06-19 Shanghai Zhaoxin Semiconductor Co., Ltd. Ring oscillator
EP3413472B1 (en) * 2017-06-09 2019-12-11 Nxp B.V. A transmission system
WO2020105182A1 (ja) * 2018-11-22 2020-05-28 株式会社ソシオネクスト 電圧制御発振器およびそれを用いたｐｌｌ回路
CN115021726B (zh) * 2022-05-10 2023-02-17 上海韬润半导体有限公司 时钟缓冲电路以及模数转换器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462623B1 (en) * 1999-05-19 2002-10-08 Parthus Ireland Limited Method and apparatus for PLL with improved jitter performance

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6060953A (en) * 1998-04-08 2000-05-09 Winbond Electronics Corporation PLL response time accelerating system using a frequency detector counter
US7834708B1 (en) * 2008-04-30 2010-11-16 Integrated Device Technology, Inc. Method and apparatus for analog smooth switch in VCO loading control

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462623B1 (en) * 1999-05-19 2002-10-08 Parthus Ireland Limited Method and apparatus for PLL with improved jitter performance

Also Published As

Publication number Publication date
US20110084743A1 (en) 2011-04-14
US8044729B2 (en) 2011-10-25
TW201114188A (en) 2011-04-16

Similar Documents

Publication Publication Date Title
TWI412234B (zh) 鎖相迴路及其壓控振盪器
US6346861B2 (en) Phase locked loop with high-speed locking characteristic
US11201625B2 (en) Phase locked loop
US7592877B2 (en) Variable frequency oscillator and communication circuit with it
US7855933B2 (en) Clock synchronization circuit and operation method thereof
US20080180185A1 (en) VCO amplitude control
US6054903A (en) Dual-loop PLL with adaptive time constant reduction on first loop
US5854575A (en) Dual-loop phase-locked loop
US10396806B1 (en) Voltage regulator based loop filter for loop circuit and loop filtering method
CN106911330B (zh) 一种占空比稳定电路
JP2004007588A (ja) 位相同期ループ回路および半導体集積回路装置
US7292078B2 (en) Phase locked loop integrated circuits having fast locking characteristics and methods of operating same
US7827432B2 (en) Phase frequency detector with limited output pulse width and method thereof
CN220273667U (zh) 锁相环电路、集成电路及信号收发装置
US7468629B2 (en) Tuning circuit for transconductors and related method
US20170310328A1 (en) Signal generation circuit and signal generation method
TW573400B (en) Phase-locked loop having phase detector error signal reshaping and method thereof
US20120092050A1 (en) Oscillator circuit and method for gain and phase noise control
US6434206B1 (en) Phase locked loop circuit for reducing lock-in time
US6614318B1 (en) Voltage controlled oscillator with jitter correction
US11742863B2 (en) Phase-locked loop circuit
US7649408B2 (en) Loop filters
CN115549673A (zh) 一种锁相环输出频率校准电路
CN112953527B (zh) 一种快速锁定的锁相环结构及电子设备
CN102045064B (zh) 锁相回路及其压控振荡器