JP2016025644A - 発振回路及び位相同期回路 - Google Patents

Abstract

【課題】１つの実施形態は、例えば、発振回路の発振周波数の周囲温度に対する変動を低減できる発振回路及び位相同期回路を提供することを目的とする。
【解決手段】１つの実施形態によれば、リングオシレータと電流発生回路とを有する発振回路が提供される。リングオシレータは、制御端子を有する。電流発生回路は、リングオシレータにおける制御端子の電圧に応じた電流を発生して制御端子へ供給する。リングオシレータは、複数段の遅延素子がリング状に接続されている。複数段の遅延素子のそれぞれは、インバータと容量素子とを有する。インバータは、電源側ノード、入力ノード及び出力ノードを有する。電源側ノードは、制御端子に接続されている。容量素子は、出力ノードと基準電位との間に接続されている。容量素子の容量値は、電源側ノードを流れる電流と出力ノードを流れる電流とが略均等になるように決められている。
【選択図】図１

Description

本発明の実施形態は、発振回路及び位相同期回路に関する。

発振回路は、半導体装置に内蔵され、生成した周期パルスを半導体装置内の所定の回路ブロックに供給する。このとき、所定の回路ブロックの動作を安定させるためには、発振回路の発振周波数を周囲温度に対して変動が少ないものとすることが望まれる。

特表２００５−５３３４４３号公報 特開２００４−４８６９０号公報 特開２０１２−１９１２７５号公報

１つの実施形態は、例えば、発振回路の発振周波数の周囲温度に対する変動を低減できる発振回路及び位相同期回路を提供することを目的とする。

１つの実施形態によれば、リングオシレータと電流発生回路とを有する発振回路が提供される。リングオシレータは、制御端子を有する。電流発生回路は、リングオシレータにおける制御端子の電圧に応じた電流を発生して制御端子へ供給する。リングオシレータは、複数段の遅延素子がリング状に接続されている。複数段の遅延素子のそれぞれは、インバータと容量素子とを有する。インバータは、電源側ノード、入力ノード及び出力ノードを有する。電源側ノードは、制御端子に接続されている。容量素子は、出力ノードと基準電位との間に接続されている。容量素子の容量値は、遅延素子の寄生容量の周囲温度や動作状態に対する変動分より十分大きく、かつ電源側ノードを流れる電流と出力ノードを流れる電流とが略均等になるように決められている。

第１の実施形態にかかる発振回路の構成を示す回路図。 第１の実施形態におけるリングオシレータの構成を示す回路図。 第１の実施形態における発振回路の動作を示す図。 第１の実施形態の変形例におけるリングオシレータの構成を示す回路図。 第２の実施形態にかかる発振回路の構成を示す回路図。 第３の実施形態にかかる発振回路の構成を示すブロック図。 第４の実施形態にかかる発振回路を含む位相同期回路の構成を示す回路図。 第４の実施形態にかかる発振回路の構成を示す回路図。

以下に添付図面を参照して、実施形態にかかる発振回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態にかかる発振回路１について説明する。図１は、発振回路１の構成を示す回路図である。

発振回路１は、半導体装置に内蔵され、生成した周期パルスを半導体装置内の所定の回路ブロックに供給する。発振回路１は、図１に示すように、リングオシレータ１０及び電流発生回路２０を有する。リングオシレータ１０は、制御端子Ｔｃｎｔ及び出力端子Ｔｏｕｔを有する。

電流発生回路２０は、リングオシレータ１０における制御端子Ｔｃｎｔの電圧Ｖｏｓｃに応じた駆動電流Ｉ２を発生して制御端子Ｔｃｎｔへ供給する。電流発生回路２０は、電流発生部４０を有する。電流発生部４０は、制御端子Ｔｃｎｔの電圧Ｖｏｓｃに応じた駆動電流Ｉ２を発生する。電流発生部４０は、電流源トランジスタ２１，２２、差動増幅回路２３、及び抵抗素子２４を有する。

差動増幅回路２３は、非反転入力端子２３ａが電流源トランジスタ２１及び抵抗素子２４の間のノードＮ１に接続され、反転入力端子２３ｂが電流源トランジスタ２２及びリングオシレータ１０の間のノードＮ２に接続され、出力端子２３ｃが各電流源トランジスタ２１，２２のゲートの間のノードＮ３に接続されている。差動増幅回路２３は、制御端子Ｔｃｎｔの電圧Ｖｏｓｃと抵抗素子２４（抵抗値：Ｒ）の電圧降下による電圧Ｖｒｅｓとの電位差がゼロに近づくように、ノードＮ３を介して各電流源トランジスタ２１，２２のゲートに印加する電圧を制御する。すなわち、差動増幅回路２３は、電圧Ｖｏｓｃを電圧Ｖｒｅｓにコピーする。これにより、電圧Ｖｒｅｓが電圧Ｖｏｓｃに略均等な値になるとともに、電圧Ｖｒｅｓに比例した電流Ｉ１（＝Ｖｒｅｓ／Ｒ）がノードＮ１側に流される。各電流源トランジスタ２１，２２のゲート・ソース間電圧が略等しいので、ノードＮ２側に流れる電流（駆動電流）Ｉ２が電流Ｉ１に比例した値（例えば、略均等な値）になる。このため、制御端子Ｔｃｎｔの電圧Ｖｏｓｃに比例した駆動電流Ｉ２をリングオシレータ１０の制御端子Ｔｃｎｔへ供給できる。

リングオシレータ１０は、制御端子Ｔｃｎｔで受けた駆動電流Ｉ２の大きさに応じた周波数で発振して周期パルスを出力端子Ｔｏｕｔから半導体装置内の所定の回路ブロックへ出力する。所定の回路ブロックは、リングオシレータ１０から供給された周期パルスに同期して、所定の動作を行う。このとき、周囲温度の変化により、リングオシレータ１０から出力される周期パルスの周波数が大きく変動すると、周期パルスのジッタが所定の回路ブロックのタイミングマージンを超えたものとなりやすく、所定の回路ブロックが誤動作する可能性がある。所定の回路ブロックの動作を安定させるためには、発振回路１の発振周波数を周囲温度に対して変動が少ないものとする必要がある。

そこで、第１の実施形態では、リングオシレータ１０の内部構成を工夫することで、リングオシレータ１０の発振周波数の周囲温度に対する変動を低減する。

具体的には、リングオシレータ１０は、図２に示すように、複数段の遅延素子ＤＥ１〜ＤＥ３がリング状に接続されている。図２は、リングオシレータ１０の内部構成を示す回路図である。初段の遅延素子ＤＥ１は出力ラインＬ１を介して第２段の遅延素子ＤＥ２に接続されている。第２段の遅延素子ＤＥ２は出力ラインＬ２を介して最終段の遅延素子ＤＥ３に接続されている。最終段の遅延素子ＤＥ３は出力ラインＬ３を介して初段の遅延素子ＤＥ１に接続されている。また、最終段の遅延素子ＤＥ３は出力ラインＬ４を介して出力端子Ｔｏｕｔに接続されている。

なお、図２では、リングオシレータ１０が３つの段の遅延素子ＤＥ１〜ＤＥ３を含む場合について例示されているが、リングオシレータ１０はＫを２以上の整数とするとき（２^Ｋ＋１）段の遅延素子を含んでいてもよい。

各段の遅延素子ＤＥ１〜ＤＥ３は、インバータＩＮＶ及び容量素子Ｃを有する。遅延素子ＤＥ１において、インバータＩＮＶは、ＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭを含むとともに、電源側ノードＩＮＶａ、入力ノードＩＮＶｃ、及び出力ノードＩＮＶｂを有する。各段のインバータＩＮＶは、互いに等価な特性を有する。各段のＰＭＯＳトランジスタＰＭは、互いに略均等なディメンジョン（＝Ｗ／Ｌ，Ｗ：ゲート幅，Ｌ：ゲート長）を有する。各段のＮＭＯＳトランジスタＮＭは、互いに略均等なディメンジョンを有する。各段の容量素子Ｃは、互いに等価な特性を有する。各段の容量素子Ｃは、互いに略均等な容量値を有する。

例えば遅延素子ＤＥ１において、電源側ノードＩＮＶａは、ＰＭＯＳトランジスタＰＭのソース側のノードであり、制御端子Ｔｃｎｔに接続されている。入力ノードＩＮＶｃは、ＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭのそれぞれのゲートに接続されたノードであり、出力ラインＬ３を介して前段の遅延素子ＤＥ３のインバータＩＮＶの入力ノードＩＮＶｃに接続されている。出力ノードＩＮＶｂは、ＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭのそれぞれのドレインに接続されたノードであり、出力ラインＬ１を介して次段の遅延素子ＤＥ２のインバータＩＮＶの入力ノードＩＮＶｃに接続されている。

容量素子Ｃは、出力ノードＩＮＶｂの遅延量を決定するよう構成されている。例えば、容量素子Ｃは、一端が出力ラインＬ１に接続され、他端がグランド電位に接続されている。容量素子Ｃの容量値は、インバータＩＮＶにおけるゲート容量及び配線容量を含む寄生容量Ｃｄｅｌａｙの周囲温度や動作状態に対する変動量と比べて十分に大きくなるように決められている。すなわち、容量素子Ｃの容量値は、リングオシレータ１０の動作時における電源側ノードＩＮＶａを流れる電流Ｉａと出力ノードＩＮＶｂを流れる電流Ｉｂとが略均等になるように決められている。電源側ノードＩＮＶａを流れる電流Ｉａは、インバータＩＮＶが過渡的な動作をする時間も含めて電源側ノードＩＮＶａを流れる電流を時間平均した電流を表している。出力ノードＩＮＶｂを流れる電流Ｉｂは、インバータＩＮＶが過渡的な動作をする時間も含めて出力ノードＩＮＶｂを流れる電流を時間平均した電流を表している。

温度、電圧依存性が小さい容量素子Ｃの容量値を寄生容量Ｃｄｅｌａｙの周囲温度や動作温度に対する変動量と比べて十分に大きくすることにより、インバータが駆動する全容量Ｃ＋Ｃｄｅｌａｙの温度依存性を大幅に小さくできる。また、容量素子Ｃの容量値を寄生容量Ｃｄｅｌａｙの周囲温度や動作状態に対する変動量と比べて十分に大きくすることにより、遅延素子ＤＥ１のインバータＩＮＶから次段の遅延素子ＤＥ２のインバータＩＮＶへ伝達されるべき電圧に応じた電荷の大部分を容量素子Ｃに充電できる。これにより、遅延素子ＤＥ１のインバータＩＮＶから次段の遅延素子ＤＥ２のインバータＩＮＶへの信号の伝達時間（遅延時間）が主として電流と容量Ｃとで決定される。

仮に、各段の遅延素子ＤＥ１〜ＤＥ３が容量素子Ｃを有しない場合、電源側ノードＩＮＶａを流れる電流Ｉａと出力ノードＩＮＶｂを流れる電流Ｉｂとが互いに異なるとともに周囲温度Ｔにより相対的に変動するので、電流Ｉａ及び電流Ｉｂの差分ΔＩについて、次の数式１が成り立つ。

ΔＩ（Ｔ）＝Ｉａ−Ｉｂ≠Ｃｏｎｓｔａｎｔ・・・数式１

数式１は、インバータＩＮＶにおける電源側ノードＩＮＶａに供給された電流のうちリングオシレータ１０の発振動作に寄与せずにグランド電位に排出されてしまう成分がある程度存在することを示している。リングオシレータ１０の発振周波数Ｆｏｓｃは、数式１に示す電流差ΔＩ（Ｔ）の影響を受けて、温度依存性が大きいものとなる。

それに対して、本実施形態では、各段の遅延素子ＤＥ１〜ＤＥ３が容量素子Ｃを有し、容量素子Ｃの容量値が寄生容量Ｃｄｅｌａｙに比べて十分に大きいので、次の数式２が成り立つ。

Ｉｂ／（Ｉａ）≒１（∵Ｃ≫Ｃｄｅｌａｙ）・・・数式２
数式２を数式１に代入すると、次の数式３が成り立つ。
ΔＩ（Ｔ）≒０・・・数式３

数式３は、容量素子Ｃによって、インバータＩＮＶにおける電源側ノードＩＮＶａに供給された電流のうちリングオシレータ１０の発振動作に寄与せずにグランド電位に排出されてしまう成分が無視できる程度に少ないことを示している。

このとき、容量素子Ｃの容量値をＣとし、制御端子Ｔｃｎｔの電圧をＶｏｓｃとし、駆動電流Ｉ２の値（≒電流Ｉ１の値）をＩとし、ノードＮ１（図１参照）の電圧をＶｒｅｓとし、抵抗素子２４の抵抗値をＲとすると、リングオシレータ１０の発振周波数Ｆｏｓｃについて、次の数式４が成り立つ。
Ｆｏｓｃ∝Ｉ／（（Ｃ＋Ｃｄｅｌａｙ）×Ｖｏｓｃ）
≒Ｉ／（Ｃ×Ｖｏｓｃ）
＝（Ｖｒｅｓ／Ｒ）／（Ｃ×Ｖｒｅｓ）
＝１／（Ｃ×Ｒ）・・・数式４

数式４から、リングオシレータ１０の発振周波数Ｆｏｓｃは、動作電圧Ｖｏｓｃに関係なく、主として容量値Ｃと抵抗値Ｒとに依存していることがわかる。容量値Ｃ及び抵抗値Ｒは、数式１に示すΔＩ（Ｔ）に比べて大幅に温度依存性が小さい。すなわち発振回路１の発振周波数を周辺温度Ｔに対して略一定にできる。

図３（ａ）に示すように、駆動電流Ｉ２が一定の場合、リングオシレータ１０の発振周波数Ｆｏｓｃは周辺温度Ｔの増加に対して正の傾きで変化する。これは、容量Ｃは変化しないがＭＯＳの閾値が温度に対して不の傾きを持ち、温度の上昇に伴い発振振幅が低下するためである。

それに対して、第１の実施形態では、図３（ｂ）に示すように、温度変化による発振振幅の変動に比例して、駆動電流Ｉ２が変化することで、図３（ｃ）に示すように、発振回路１の発振周波数Ｆｏｓｃを周囲温度Ｔに対して略一定にできる。図３は、発振回路１の動作を示す波形図である。

以上のように、第１の実施形態では、発振回路１において、リングオシレータ１０の各段の遅延素子ＤＥ１〜ＤＥ３がインバータＩＮＶに加えてインバータＩＮＶの出力ノードＩＮＶｂに容量素子Ｃを有する。容量素子Ｃの容量値は、インバータＩＮＶの電源側ノードＩＮＶａを流れる電流Ｉａと出力ノードＩＮＶｂを流れる電流Ｉｂとが略均等になるように決められている。これにより、各段の遅延素子ＤＥ１〜ＤＥ３が容量素子Ｃを有しない場合に比べて、リングオシレータ１０の発振周波数Ｆｏｓｃの周囲温度Ｔに対する変動を低減できる。

また、第１の実施形態では、発振回路１において、電流発生回路２０が、リングオシレータ１０の制御端子Ｔｃｎｔの電圧Ｖｏｓｃに応じた駆動電流Ｉ２を発生して制御端子Ｔｃｎｔへ供給する。電流発生回路２０は、リングオシレータ１０の発振周波数の温度特性を打ち消す温度特性を有する駆動電流Ｉ２を発生させることができる。これにより、発振回路１の発振周波数Ｆｏｓｃを周囲温度Ｔに対して略一定にできる。したがって、低消費電力、小面積で外部環境の影響を受けにくい発振周波数を得ることが可能となる。

なお、図４に示すように、発振回路１００のリングオシレータ１１０では、各段の遅延素子ＤＥ１０１〜ＤＥ１０３が容量素子Ｃ（図２参照）に代えて容量Ｃ１００を有していてもよい。図４は、リングオシレータ１１０の構成を示す回路図である。容量Ｃ１００は、電源側ノードＩＮＶａと出力ノードＩＮＶｂとの間に接続されている。例えば、容量素子Ｃ１００は、一端がＰＭＯＳトランジスタＰＭのソースに接続され、他端がインバータＩＮＶの出力ノードＩＮＶｂに接続されている。容量素子Ｃ１００の容量値は、インバータＩＮＶにおけるゲート容量及び配線容量を含む寄生容量Ｃｄｅｌａｙに比べて十分に大きくなるように決められている。すなわち、容量素子Ｃ１００の容量値は、リングオシレータ１０の動作時における電源側ノードＩＮＶａを流れる電流Ｉａと出力ノードＩＮＶｂを流れる電流Ｉｂとが略均等になるように決められている。

このように、容量素子Ｃ１００の容量値を寄生容量Ｃｄｅｌａｙに比べて十分に大きくすることにより、インバータが駆動する全容量Ｃ＋Ｃｄｅｌａｙの温度依存性を大幅に小さくできる。また、容量素子Ｃ１００の容量値を寄生容量Ｃｄｅｌａｙに比べて十分に大きくすることにより、遅延素子ＤＥ１０１のインバータＩＮＶから次段の遅延素子ＤＥ１０２のインバータＩＮＶへ伝達されるべき電圧に応じた電荷の大部分を容量素子Ｃ１００に充電できる。これにより、遅延素子ＤＥ１０１のインバータＩＮＶから次段の遅延素子ＤＥ１０２のインバータＩＮＶへの信号の伝達時間（遅延時間）が主として電流と容量Ｃとで決定されるようにすることができる。

（第２の実施形態）
次に、第２の実施形態にかかる発振回路４００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態では、リングオシレータ１０の周囲温度Ｔを非常に高くしていくと、リングオシレータ１０の過渡状態における本来オフしているはずの経路で流れる電流（リーク電流）が大きくなりやすい。これにより、各段の遅延素子ＤＥ１〜ＤＥ３（図２参照）に供給される電流のうち発振動作に寄与せずにグランド電位に排出されてしまう成分が増大し、発振周波数Ｆｏｓｃの低下を招く可能性がある。

そこで、第２の実施形態では、電流発生回路４２０の構成を工夫することで、超高温下におけるリーク電流の影響をキャンセルする。

具体的には、図５に示すように、発振回路４００において、電流発生回路４２０は、電流発生部４０（図１参照）に代えて電流発生部４４０を有し、補償電流生成部４３０をさらに有する。図５は、発振回路４００の構成を示すブロック図である。

補償電流生成部４３０は、任意の時間において動作していないリングオシレータ内のインバータと等価な特性を示す。例えば、補償電流生成部４３０は、３段の遅延素子ＤＥ１〜ＤＥ３のうち１段の遅延素子が動作中で残りの２段の遅延素子がオフしている（グランド電圧と制御電圧とが入力されている）回路と等価になる。

補償電流生成部４３０は、補償電流ＩｃｏｍｐをノードＮ４に流す。ノードＮ４は、ノードＮ１と差動増幅回路２３の非反転入力端子２３ａとの間のノードである。

補償電流生成部４３０は、ＰＭＯＳトランジスタＰＭ１，ＰＭ２及びＮＭＯＳトランジスタＮＭ１，ＮＭ２を有する。各ＰＭＯＳトランジスタＰＭ１，ＰＭ２は、リングオシレータ１０における各段のＰＭＯＳトランジスタＰＭに対応している。各ＰＭＯＳトランジスタＰＭ１，ＰＭ２のディメンジョン（＝Ｗ／Ｌ，Ｗ：ゲート幅，Ｌ：ゲート長）は、リングオシレータ１０における各段のＰＭＯＳトランジスタＰＭのディメンジョンと略均等である。

各ＮＭＯＳトランジスタＮＭ１，ＮＭ２は、リングオシレータ１０における各段のＮＭＯＳトランジスタＮＭに対応している。各ＮＭＯＳトランジスタＮＭ１，ＮＭ２のディメンジョン（＝Ｗ／Ｌ，Ｗ：ゲート幅，Ｌ：ゲート長）は、リングオシレータ１０における各段のＮＭＯＳトランジスタＮＭのディメンジョンと略均等である。

また、ＰＭＯＳトランジスタＰＭ１は、ゲートがグランド電位（基準電位）に接続されている。ＮＭＯＳトランジスタＮＭ１は、ゲートがグランド電位（基準電位）に接続されている。これにより、ＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１は、グランド電圧が入力されたインバータＩＮＶの動作状態を疑似的に実現でき、負荷としてグランド電圧が入力されたインバータＩＮＶと等価な特性を実現できる。

また、ＰＭＯＳトランジスタＰＭ２は、ゲートがＰＭＯＳトランジスタＰＭ１のソースに接続されている。ＮＭＯＳトランジスタＮＭ２は、ゲートがＰＭＯＳトランジスタＰＭ１のソースに接続されている。これにより、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２は、制御電圧が入力されたインバータＩＮＶの動作状態を疑似的に実現でき、負荷として制御電圧が入力されたインバータＩＮＶと等価な特性を実現できる。

例えば、超高温下で本来オフしているはずのインバータＩＮＶに電流が流れ始めると、リングオシレータ１０において発振に寄与しない電流が増える。その結果、発振周波数が低下してきた場合に、発振に寄与しない電流と等価な電流（補償電流Ｉｃｏｍｐ）が補償電流生成部４３０に流れる。これにより、第１の実施形態において高温で抵抗Ｒに発生する電圧Ｖｒｅｓが低下したのと同様の理由により、電流生成部４４０からリングオシレータ１０に供給される電流（駆動電流Ｉ４２）が増える。その結果として、抵抗Ｒで発生した電流は、ほぼ全て発振動作に寄与することになり、超高温下での発振周波数Ｆｏｓｃの低下を抑制できる。

電流発生部４４０は、ノードＮ１の電圧Ｖｒｅｓに応じて抵抗Ｒで発生した電流Ｉ４１に補償電流生成部４３０で発生された補償電流Ｉｃｏｍｐを加えた駆動電流Ｉ４２を発生する。補償電流Ｉｃｏｍｐは、リングオシレータ１０で発振に寄与しない電流と略等価な電流値を有する。すなわち、電流発生部４４０は、リングオシレータ１０の制御端子Ｔｃｎｔの電圧に応じた電流が補償電流Ｉｃｏｍｐで補償された電流（駆動電流Ｉ４２）を発生させる。電流発生部４４０は、発生された駆動電流Ｉ４２をリングオシレータ１０の制御端子Ｔｃｎｔへ供給する。

以上のように、第２の実施形態では、発振回路４００の電流発生回路４２０において、補償電流生成部４３０が、リングオシレータ１０で発振に寄与しない電流と等価な補償電流Ｉｃｏｍｐを生成する。電流発生部４４０は、リングオシレータ１０の制御端子Ｔｃｎｔの電圧に応じた電流が補償電流生成部４３０で発生された補償電流Ｉｃｏｍｐで補償された駆動電流Ｉ４２を発生してリングオシレータ１０の制御端子Ｔｃｎｔへ供給する。これにより、リングオシレータ１０の周囲温度Ｔを非常に高くしていった場合に、リングオシレータ１０で発生するリーク電流の影響をキャンセルでき、超高温下でのリングオシレータ１０の周波数特性を保障することができる。すなわち、リングオシレータ１０の周囲温度Ｔを非常に高くしていった場合にリングオシレータ１０の発振周波数Ｆｏｓｃの低下を抑制できるので、広い温度範囲に渡って、発振回路４００の発振周波数Ｆｏｓｃを周囲温度Ｔに対して略一定にできる。

また、第２の実施形態では、発振回路４００の電流発生回路４２０において、補償電流生成部４３０が、リングオシレータ１０の各段のＰＭＯＳトランジスタＰＭに対応したＰＭＯＳトランジスタＰＭ１，ＰＭ２と各段のＮＭＯＳトランジスタＮＭに対応したＮＭＯＳトランジスタＮＭ１，ＮＭ２とを有する。ＰＭＯＳトランジスタＰＭ１は、ゲートがグランド電位（基準電位）に接続されている。ＮＭＯＳトランジスタＮＭ１は、ゲートがグランド電位（基準電位）に接続されている。これにより、ＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１は、グランド電圧が入力されたインバータＩＮＶの動作状態を疑似的に実現でき、負荷としてグランド電圧が入力されたインバータＩＮＶと等価な特性を実現できる。また、ＰＭＯＳトランジスタＰＭ２は、ゲートがＰＭＯＳトランジスタＰＭ１のソースに接続されている。ＮＭＯＳトランジスタＮＭ２は、ゲートがＰＭＯＳトランジスタＰＭ１のソースに接続されている。これにより、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２は、制御電圧が入力されたインバータＩＮＶの動作状態を疑似的に実現でき、負荷として制御電圧が入力されたインバータＩＮＶと等価な特性を実現できる。すなわち、ＰＭＯＳトランジスタＰＭ１，ＰＭ２のソース側の電圧として、リングオシレータ１０内でオフとなっているインバータで発生する発振に寄与しないリーク電流と等価な補償電流Ｉｃｏｍｐを発生できる。

なお、図５はリングオシレータ１０が３つの段の遅延素子ＤＥ１〜ＤＥ３を含む場合について例示されているが、リングオシレータ１０がＫを２以上の整数とするとき（２^Ｋ＋１）段の遅延素子を含んでいる場合は２^Ｋ−１段の接地されたインバータと２^Ｋ−１段の制御電圧（≒Ｖｒｅｓ）に接続されたインバータによって同等の効果を得ることができる。

（第３の実施形態）
次に、第３の実施形態にかかる発振回路２００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態では、リングオシレータ１０の発振周波数Ｆｏｓｃを非常に低くしていくと、リングオシレータ１０の制御端子Ｔｃｎｔの電圧Ｖｏｓｃの揺れが大きくなり発振周波数Ｆｏｓｃの揺らぎとして観測されるようになる。

例えば、リングオシレータ１０の制御端子Ｔｃｎｔの電圧Ｖｏｓｃは、リングオシレータ１０の発振周波数Ｆｏｓｃに応じた周波数で変動している。制御端子Ｔｃｎｔの電圧Ｖｏｓｃの変動の周波数が差動増幅回路２３の追従可能な周波数（カットオフ周波数）を上回っていれば、差動増幅回路２３は、電圧Ｖｏｓｃの周期変動をある程度平均化してノードＮ１側の電圧Ｖｒｅｓにコピーする。しかし、リングオシレータ１０の発振周波数Ｆｏｓｃを非常に低くして、電圧Ｖｏｓｃの変動の周波数が差動増幅回路２３の追従可能な周波数（カットオフ周波数）以下になると、差動増幅回路２３は、周期変動成分まで含めて電圧Ｖｏｓｃを電圧Ｖｒｅｓにコピーする。これにより、電流Ｉ１が周期変動し、駆動電流Ｉ２も周期変動するようになるので、リングオシレータ１０の発振周波数Ｆｏｓｃの揺らぎが発生する。

そこで、第３の実施形態では、電流発生回路２２０の構成を工夫することで、リングオシレータ１０の発振周波数Ｆｏｓｃを非常に低くした場合における発振周波数Ｆｏｓｃの揺らぎを抑制する。

具体的には、図６に示すように、発振回路２００において、電流発生回路２２０は、電流発生部４０（図１参照）に代えて電流発生部２４０を有し、参照電圧生成部２３０をさらに有する。図６は、発振回路２００の構成を示すブロック図である。

参照電圧生成部２３０は、負荷として、動作時におけるリングオシレータ１０と等価な特性を示す。すなわち、参照電圧生成部２３０は、リングオシレータ１０の動作時における制御端子Ｔｃｎｔの電圧Ｖｏｓｃと等価な参照電圧Ｖｒｅｆを生成する。参照電圧Ｖｒｅｆは、各段のインバータＩＮＶ（図２参照）が過渡的な動作をする時間も含めて制御端子Ｔｃｎｔの電圧Ｖｏｓｃを時間平均した電圧に略均等である。

参照電圧生成部２３０は、ＰＭＯＳトランジスタＰＭ’及びＮＭＯＳトランジスタＮＭ’を有する。ＰＭＯＳトランジスタＰＭ’は、リングオシレータ１０における各段のＰＭＯＳトランジスタＰＭに対応している。ＰＭＯＳトランジスタＰＭ’のディメンジョン（＝Ｗ／Ｌ，Ｗ：ゲート幅，Ｌ：ゲート長）は、リングオシレータ１０における各段のＰＭＯＳトランジスタＰＭのディメンジョンと略均等である。

ＮＭＯＳトランジスタＮＭ’は、リングオシレータ１０における各段のＮＭＯＳトランジスタＮＭに対応している。ＮＭＯＳトランジスタＮＭ’のディメンジョン（＝Ｗ／Ｌ，Ｗ：ゲート幅，Ｌ：ゲート長）は、リングオシレータ１０における各段のＮＭＯＳトランジスタＮＭのディメンジョンと略均等である。

また、ＰＭＯＳトランジスタＰＭ’は、ゲートがグランド電位（基準電位）に接続されている。ＮＭＯＳトランジスタＮＭ’は、ゲートがドレインに接続されている。これにより、ＰＭＯＳトランジスタＰＭ’及びＮＭＯＳトランジスタＮＭ’は、各段のインバータＩＮＶの時間平均した動作状態を疑似的に実現でき、負荷として各段のインバータＩＮＶと等価な特性を実現できる。すなわち、ＰＭＯＳトランジスタＰＭ’のソース側の電圧として参照電圧Ｖｒｅｆを発生できる。

電流発生部２４０は、参照電圧生成部２３０で発生された参照電圧Ｖｒｅｆを受けて、参照電圧Ｖｒｅｆに応じた駆動電流Ｉ１３を発生してリングオシレータ１０の制御端子Ｔｃｎｔへ供給する。

電流発生部２４０は、電流源トランジスタ２２５をさらに有する。電流発生部２４０において、差動増幅回路２３は、参照電圧生成部２３０で発生された参照電圧Ｖｒｅｆと抵抗素子２４（抵抗値：Ｒ）の電圧降下による電圧Ｖｒｅｓとの電位差がゼロに近づくように、各電流源トランジスタ２１，２２，２２５のゲートに印加する電圧を制御する。すなわち、差動増幅回路２３は、参照電圧Ｖｒｅｆを電圧Ｖｒｅｓにコピーする。これにより、電圧Ｖｒｅｓが参照電圧Ｖｒｅｆに略均等な値になるとともに、電圧Ｖｒｅｓに比例した電流Ｉ１１（＝Ｖｒｅｓ／Ｒ）がノードＮ１側に流される。各電流源トランジスタ２１，２２，２２５のゲート・ソース間電圧が略等しいので、ノードＮ２側に流れる電流Ｉ１２とノードＮ１３側に流れる電流（駆動電流）Ｉ１３とがともに電流Ｉ１１に比例した値（例えば、略均等な値）になる。このため、制御端子Ｔｃｎｔの電圧Ｖｏｓｃに実質的に比例した駆動電流Ｉ１３をリングオシレータ１０の制御端子Ｔｃｎｔへ供給できる。

以上のように、第３の実施形態では、発振回路２００の電流発生回路２２０において、参照電圧生成部２３０が、リングオシレータ１０の動作時における制御端子Ｔｃｎｔの電圧Ｖｏｓｃと等価な参照電圧Ｖｒｅｆを生成する。参照電圧Ｖｒｅｆは、リングオシレータ１０の各段のインバータＩＮＶ（図２参照）が過渡的な動作をする時間も含めて制御端子Ｔｃｎｔの電圧Ｖｏｓｃを時間平均した電圧に略均等である。電流発生部２４０は、参照電圧生成部２３０で発生された参照電圧Ｖｒｅｆに応じた駆動電流Ｉ１３を発生してリングオシレータ１０の制御端子Ｔｃｎｔへ供給する。これにより、リングオシレータ１０の発振周波数Ｆｏｓｃを非常に低くしていった場合に、電圧Ｖｒｅｓの周期変動を抑制でき、電流Ｉ１１の周期変動を抑制できるので、駆動電流Ｉ１３の周期変動を抑制できる。すなわち、温度変動に対して周波数変動が少なく、かつ発振周波数を低下によって発生する出力周波数の揺らぎ（ジッタ）の少ない周期パルスを出力できる。

また、第３の実施形態では、発振回路２００の電流発生回路２２０において、参照電圧生成部２３０が、リングオシレータ１０の各段のＰＭＯＳトランジスタＰＭに対応したＰＭＯＳトランジスタＰＭ’と各段のＮＭＯＳトランジスタＮＭに対応したＮＭＯＳトランジスタＮＭ’とを有する。ＰＭＯＳトランジスタＰＭ’は、ゲートがグランド電位（基準電位）に接続されている。ＮＭＯＳトランジスタＮＭ’は、ゲートがドレインに接続されている。これにより、ＰＭＯＳトランジスタＰＭ’及びＮＭＯＳトランジスタＮＭ’は、各段のインバータＩＮＶの時間平均した動作状態を疑似的に実現でき、負荷として各段のインバータＩＮＶと等価な特性を実現できる。すなわち、ＰＭＯＳトランジスタＰＭ’のソース側の電圧として、制御端子Ｔｃｎｔの電圧Ｖｏｓｃと等価な参照電圧Ｖｒｅｆを発生できる。

（第４の実施形態）
第４の実施形態にかかる発振回路３００について説明する。以下では、第３の実施形態と異なる部分を中心に説明する。

第４の実施形態では、発振回路３００を位相同期回路３８０に適用できるように改良する。発振回路３００は、図７に示すように、リングオシレータ１０（図６参照）に代えて、リングオシレータ１０を含むデジタル制御発振器（ＤＣＯ）３７０を有する。すなわち、位相同期回路３８０では、ＤＣＯ３７０を含むデジタルＰＬＬ３９０に、第３の実施形態の電流発生回路２２０を適用する。図７は、位相同期回路３８０の構成を示す回路図である。

デジタルＰＬＬ（Ａｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ）３９０では、リングオシレータ１０の駆動電流を離散値の制御信号ＣＳで切り替えることで所望の周波数で動作するよう制御する。リングオシレータ１０の、ある固定電流に対する発振周波数の温度特性は先述の通り正の温度特性をもつ。ここでリングオシレータ１０の温度特性をキャンセルできる提案のバイアス回路を利用することで温度変動による図中の制御信号ＣＳの変動が抑制できる。このため、リングオシレータ１０が必要とする発振範囲は温度変動分を考慮する必要がなくなる。発振回路３００が発振範囲の狭い（利得の小さい）回路である場合に、環境変動に対する出力への影響が小さいため安定した発振出力を得ることが出来るようになる。

具体的には、デジタルＰＬＬ３９０は、アキュムレータ３９１、減算器（位相比較部）３９２、デジタルフィルタ（制御部）３９３、位相量子化器（量子化部）３９４、及びＤＣＯ３７０を有する。

アキュムレータ３９１は、外部から、周波数制御ワードＦＣＷ（Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｒｏｌ Ｗｏｒｄ）を受ける。周波数制御ワードＦＣＷは、ＤＣＯ３７０の基準発振周波数Ｆｃと参照信号ＲＥＦの周波数Ｆｒｅｆとの比を含む。アキュムレータ３９１は、周波数制御ワードＦＣＷを時間積分して基準位相情報ＰＨｒｅｆを生成し、生成された基準位相情報ＰＨｒｅｆを減算器３９２へ供給する。

位相量子化器３９４は、発振回路３００から出力される周期パルスＳｏｕｔの位相を参照信号ＲＥＦの周期Ｔｒｅｆ毎に離散値化した位相情報ＰＨを生成し、生成された位相情報ＰＨを減算器３９２へ供給する。

減算器３９２は、基準位相情報ＰＨｒｅｆと周期パルスの位相情報ＰＨとに応じて位相誤差情報ΔＰＨを求める。すなわち、減算器３９２は、基準位相情報ＰＨｒｅｆから位相情報ＰＨを減算し、減算結果を位相誤差情報ΔＰＨとしてデジタルフィルタ３９３へ供給する。

デジタルフィルタ３９３は、位相誤差情報ΔＰＨに応じて、発振回路３００の発振周波数Ｆｏｓｃを制御する。すなわち、デジタルフィルタ３９３は、位相誤差情報ΔＰＨにより示される位相差がゼロに近づくように、Ｎビットの制御信号ＣＳ［Ｎ：０］を生成する。デジタルフィルタ３９３は、生成されたＮビットの制御信号ＣＳ［Ｎ：０］をＤＣＯ３７０へ供給する。

ＤＣＯ３７０は、Ｎビットの制御信号ＣＳ［Ｎ：０］に従って、電流発生回路２２０から供給される駆動電流Ｉ１３を用いながら、リングオシレータ１０により発振周波数Ｆｏｓｃで発振動作を行う。ＤＣＯ３７０は、発振周波数Ｆｏｓｃに応じた周波数を有する周期パルスＳｏｕｔを生成して出力する。このとき、電流発生回路２２０はリングオシレータ１０の発振周波数Ｆｏｓｃの温度特性を打ち消すように決められた温度特性を有する駆動電流Ｉ１３を発生させることができ、リングオシレータ１０の発振周波数Ｆｏｓｃが低い場合に駆動電流Ｉ１３の周期変動を抑制できる。ＤＣＯ３７０では、このような駆動電流Ｉ１３をＮビットの制御信号ＣＳ［Ｎ：０］に従った駆動電流Ｉ１４に変換してリングオシレータ１０の制御端子Ｔｃｎｔへ供給する。

例えば、ＤＣＯ３７０は、図８に示すように、複数の電流源トランジスタ３７１〜３７３、複数のバイアストランジスタ３７４［Ｎ］〜３７４［０］、及び複数のスイッチＳＷ［Ｎ］〜ＳＷ［０］を有する。図８は、発振回路３００の構成を示す回路図である。電流源トランジスタ３７１，３７２は、カレントミラー回路を形成し、電流発生回路２２０の電流源トランジスタ２２５から直接的又は他の回路を介して間接的に受けた駆動電流Ｉ１３を電流源トランジスタ３７２，３７３側のラインに駆動電流Ｉ１３’としてコピーする。

複数のスイッチＳＷ［Ｎ］〜ＳＷ［０］は、Ｎビットの制御信号ＣＳ［Ｎ：０］に対応しているとともに、複数のバイアストランジスタ３７４［Ｎ］〜３７４［０］に対応している。各スイッチＳＷ［Ｎ］〜ＳＷ［０］は、Ｎビットの制御信号ＣＳ［Ｎ：０］における対応するビットがアクティブ値（例えば、「１」）になった際にオンして、対応するバイアストランジスタ３７４を活性化する。各スイッチＳＷ［Ｎ］〜ＳＷ［０］は、Ｎビットの制御信号ＣＳ［Ｎ：０］における対応するビットがノンアクティブ値（例えば、「０」）になった際にオフして、対応するバイアストランジスタ３７４を非活性化する。

電流源トランジスタ３７３は、複数のバイアストランジスタ３７４［Ｎ］〜３７４［０］のうち活性化されたバイアストランジスタ３７４とともにカレントミラー回路を形成し、駆動電流Ｉ１３’を所定の割合でコピーする。

例えば、バイアストランジスタ３７４［Ｎ］，・・・，３７４［２］，３７４［１］，３７４［０］のディメンジョンを２^ＮＤ，・・・，２^２Ｄ，２^１Ｄ，２^０Ｄとする。これにより、バイアストランジスタ３７４［Ｎ］，・・・，３７４［２］，３７４［１］，３７４［０］のドライブ能力を２^ＮＩ，・・・，２^２Ｉ，２^１Ｉ，２^０Ｉとすることができる。これにより、駆動電流Ｉ１３’を駆動電流Ｉ１４へ変換する割合をＮビットの制御信号ＣＳ［Ｎ：０］に応じてバイナリで変えることができる。すなわち、複数の電流源トランジスタ３７１〜３７３、複数のバイアストランジスタ３７４［Ｎ］〜３７４［０］、及び複数のスイッチＳＷ［Ｎ］〜ＳＷ［０］を含む構成は、Ｎビットの制御信号ＣＳ［Ｎ：０］に応じた割合で駆動電流Ｉ１３’を駆動電流Ｉ１４へ変換する電流変換回路とみなすことができる。

以上のように、第４の実施形態では、発振回路３００において、電流発生回路２２０はリングオシレータ１０の発振周波数Ｆｏｓｃの温度特性を打ち消すように決められた温度特性を有する駆動電流Ｉ１３を発生させることができ、リングオシレータ１０の発振周波数Ｆｏｓｃが低い場合に駆動電流Ｉ２の周期変動を抑制できる。ＤＣＯ３７０は、このような駆動電流Ｉ１３をＮビットの制御信号ＣＳ［Ｎ：０］に従った駆動電流Ｉ１４に変換してリングオシレータ１０の制御端子Ｔｃｎｔへ供給する。これにより、ＤＣＯ３７０を含む位相同期回路３８０において、温度依存性を考慮することなくＤＣＯ３７０の発振周波数Ｆｏｓｃを制御できるので、デジタルＰＬＬ３９０の動作を容易に安定させることができる。

なお、さらにある時点での制御信号ＣＳをコントローラ（図示せず）が不揮発性メモリ又は磁気記録媒体などに保持させて位相同期回路３８０を停止させ、位相同期回路３８０の再起動時にコントローラが不揮発性メモリ又は磁気記録媒体から制御信号ＣＳを読み出してデジタルフィルタ３９３に設定しもよい。これにより、外部環境が変化したあとも位相同期回路３８０の停止前と同じ周波数で位相同期回路３８０を再起動することが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１００，２００，３００ 発振回路、３８０ 位相同期回路。

Claims (9)

1. 制御端子を有するリングオシレータと、
   前記制御端子の電圧に応じた電流を発生して前記制御端子へ供給する電流発生回路と、
   を備え、
   前記リングオシレータは、複数段の遅延素子がリング状に接続され、
   前記複数段の遅延素子のそれぞれは、
   前記制御端子に接続された電源側ノード、入力ノード、及び出力ノードを有するインバータと、
   前記出力ノードと基準電位との間に接続された容量素子と、
   を有し、
   前記容量素子の容量値は、前記電源側ノードを流れる電流と前記出力ノードを流れる電流とが略均等になるように決められている
   ことを特徴とする発振回路。
2. 制御端子を有するリングオシレータと、
   前記制御端子の電圧に応じた電流を発生して前記制御端子へ供給する電流発生回路と、
   を備え、
   前記リングオシレータは、複数段の遅延素子がリング状に接続され、
   前記複数段の遅延素子のそれぞれは、
   前記制御端子に接続された電源側ノード、入力ノード、及び出力ノードを有するインバータと、
   前記電源側ノードと前記出力ノードとの間に接続された容量素子と、
   を有し、
   前記容量素子の容量値は、前記電源側ノードを流れる電流と前記出力ノードを流れる電流とが略均等になるように決められている
   ことを特徴とする発振回路。
3. 前記電流発生回路は、
   前記リングオシレータにおける発振に寄与しない電流と等価な補償電流を生成する補償電流生成部と、
   前記リングオシレータの前記制御端子の電圧に応じた電流が前記生成された補償電流で補償された電流を発生させる電流発生部と、
   を有する
   ことを特徴とする請求項１又は２に記載の発振回路。
4. 前記インバータは、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを含み、
   前記補償電流生成部は、
   前記第１のＰＭＯＳトランジスタに対応した第３のＰＭＯＳトランジスタと、
   前記第１のＮＭＯＳトランジスタに対応した第３のＮＭＯＳトランジスタと、
   前記第１のＰＭＯＳトランジスタに対応した第４のＰＭＯＳトランジスタと、
   前記第１のＮＭＯＳトランジスタに対応した第４のＮＭＯＳトランジスタと、
   を有する
   ことを特徴とする請求項３に記載の発振回路。
5. 前記第３のＰＭＯＳトランジスタは、ゲートが基準電位に接続され、
   前記第３のＮＭＯＳトランジスタは、ゲートが基準電位に接続され、
   前記第４のＰＭＯＳトランジスタは、ゲートが前記第３のＰＭＯＳトランジスタのソースに接続され、
   前記第４のＮＭＯＳトランジスタは、ゲートが前記第３のＰＭＯＳトランジスタのソースに接続されている
   ことを特徴とする請求項４に記載の発振回路。
6. 前記電流発生回路は、
   前記リングオシレータの動作時における前記制御端子の電圧と等価な参照電圧を生成する参照電圧生成部と、
   前記生成された参照電圧に応じた電流を発生する電流発生部と、
   を有する
   ことを特徴とする請求項１又は２に記載の発振回路。
7. 前記インバータは、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを含み、
   前記参照電圧生成部は、
   前記第１のＰＭＯＳトランジスタに対応した第２のＰＭＯＳトランジスタと、
   前記第１のＮＭＯＳトランジスタに対応した第２のＮＭＯＳトランジスタと、
   を有する
   ことを特徴とする請求項６に記載の発振回路。
8. 前記第２のＰＭＯＳトランジスタは、ゲートが基準電位に接続され、
   前記第２のＮＭＯＳトランジスタは、ゲートがドレインに接続されている
   ことを特徴とする請求項７に記載の発振回路。
9. 請求項１から８のいずれか１項に記載の電流発生回路から供給される電流を基準電流として、制御信号に応じた発振周波数で発振する発振回路と、
   前記発振回路から出力される周期パルスの位相に応じた位相情報を生成する量子化部と、
   基準位相情報と前記周期パルスの位相情報とに応じて位相誤差情報を求める位相比較部と、
   前記位相誤差情報に応じて、前記発振回路の発振周波数を制御する制御部と、
   を備えた位相同期回路。

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