JP2018049924A - 半導体装置および半導体装置の動作方法、並びに製造方法 - Google Patents

半導体装置および半導体装置の動作方法、並びに製造方法 Download PDF

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Abstract

【課題】ゲート長ばらつきの回路特性への影響を最小限に抑制し、製品選別テストの良品率（歩留り）を高める。【解決手段】複数のインバータが環状に接続され、複数のインバータのそれぞれの出力端子に、トランジスタのゲート容量が負荷容量として接続されて構成されるリングオシレータが、発振信号を出力し、リングオシレータが、複数のトランジスタのゲート長が同一のものから構成され、ゲート長が異なる複数のトランジスタからなるものが、少なくとも２つ以上構成される。製品テスト時に複数のリングオシレータの発振信号の周波数に基づいてゲート長が算出されて、算出されたゲート長に応じた補正値によりバックバイアスを掛けて動作させる。本開示は、半導体装置に適用することができる。【選択図】図５

Description

本開示は、半導体装置および半導体装置の動作方法、並びに製造方法に関し、特に、ゲート長ばらつきの回路特性への影響を最小限に抑制し、製品選別テストの良品率（歩留り）を高めるようにした半導体装置および半導体装置の動作方法、並びに製造方法に関する。
近年、微細化に伴う半導体デバイス特性、特に電界効果トランジスタ特性ばらつき（以下トランジスタばらつき）の増大により回路特性の動作マージン確保が困難になってきている。
トランジスタばらつきにより想定した回路動作マージンを確保できないと、歩留り劣化を引き起こし、歩留り劣化を引き起こさないよう動作マージンを確保するべく回路設計すると想定以上に回路面積が大きくなってしまうということがあった。
したがって、トランジスタばらつきの原因を特定し、ばらつきを抑制するプロセス対策を実施して、トランジスタばらつきにロバストな回路を導入するといった対策が求められる。
トランジスタばらつきの原因は様々なものがあるが、なかでもリソグラフィーの波長限界を超えたパターニングに起因したゲート長および実効ゲート長のばらつきの影響は大きいので、対策のためには、ゲート長ばらつきを定量的に把握する必要がある。
すなわち、ゲート長ばらつきを定量的に正確に把握することができれば、ゲート長ばらつきを生むリソグラフィー、ゲート加工、および熱工程といったプロセス工程を最適化して、ばらつきを最小限度に抑制するように量産プロセスを管理する、または、ばらつきの影響を均一化する回路対策を実施するといった対策が可能となる。
ゲート長の量産管理は、ゲートリソグラフィー後やゲート加工後に一部Waferを抜き取りWafer面内の数か所乃至数十か所のゲート長寸法を測長し、ばらつきを予め設定したスペック以内になるように管理するといった手法が一般的である。
しかしながら、全Waferで測長したり、様々な箇所を測長しようとしたりすると時間がかかる上、この段階ではトランジスタの電気特性ばらつきにゲート長ばらつきが影響しているか否かを特定することはできない。
そこで、電気的にゲート長を抽出するテストデバイスをスクライブに配置し、プロセス工程を経た後に電気的にゲート長を測定するテスト工程を実施して、ばらつきを予め設定したスペック範囲内になるように管理する手法が提案されている（非特許文献１参照）。
この場合、通常リソグラフィーの露光単位である１ショットに１箇所であり、全ショットのテストデバイスを測定したとしてもWafer面内ばらつきを網羅するには検出限界がある。
非特許文献１の技術の対策として、スクライブではなくチップ上にテストデバイスを配置する手法が考えられる。
しかしながら、このテストデバイスをチップ上に配置する場合、テストデバイスの電流をモニタするための測定用専用パッドが追加で必要であり、また、ロジックテスタやメモリーテスタなどで測定しようとする場合、十分な電流測定精度確保が困難であり測定時間がかかる。
そこで、チップに搭載するテストデバイスとしてリングオシレータ（RO）を用いたモニタ回路を配置する方法が提案されている（非特許文献２参照）。
リングオシレータはデジタル出力が可能なため、テスト制御回路でテストモードを切り替えることで他のモニタ回路と出力パッドを共有することができ、ほとんどパッド追加することなく構成することができる。
また、モニタ回路をチップ内の任意の領域に配置することも可能でチップ設計との親和性が高い。
さらに、ロジックテスタなどにおけるリングオシレータのデジタル出力測定は容易であり測定時間も電流測定に比べて短時間であり、チップ選別テストと同時にリングオシレータのモニタが可能であることから、Wafer面内ばらつきに対する検出感度が高い。
非特許文献２の技術においては、リングオシレータの構成をInverter，NAND，NORなどへ変化させたり、ファンアウト（FO）を変えたりした際のリングオシレータの周波数ばらつきを調査したものである。
Tsuji and K. Terada, "Effective Channel Length Estimation Using Charge-Based Capacitance Measurement", IEEE International Conference on Microelectronic Test Structures (ICMTS), pp.59-63, 2013. Anne Gattiker, Manjul Bhushan and Mark B. Ketchen, "Data Analysis Techniques for CMOS Technology Characterization and Product Impact Assessment", IEEE International Test Conference, pp.1-10, 2006.
しかしながら、リングオシレータの構成をInverter，NAND，NORなどへ変化させても、また、ファンアウト（FO）を変化させても、様々なばらつき要因とゲート長ばらつきは区別できないので、ゲート長を直接抽出することはできない。
本開示は、このような状況に鑑みてなされたものであり、特に、ゲート長ばらつきの回路特性への影響を最小限に抑制し、製品の良品率（歩留り）を高めるものである。
本開示の一側面の半導体装置は、複数のトランジスタと、複数のインバータと、前記複数のインバータが環状に接続され、前記複数のインバータのそれぞれの出力端子に、前記トランジスタのゲート容量が負荷容量として接続されて構成されるリングオシレータと、前記リングオシレータの発振信号を出力する端子とを含み、前記リングオシレータは、ゲート長が同一の複数のトランジスタから構成され、前記ゲート長が異なる複数のトランジスタからなるものが、少なくとも２つ以上構成される半導体装置である。
前記リングオシレータは、前記複数のインバータのそれぞれの出力端子に同一のゲート長の前記トランジスタのゲート容量が負荷容量として接続され、前記少なくとも２つ以上構成される。
前記少なくとも２つ以上のリングオシレータを選択するセレクタをさらに含ませるようにすることができる。
前記少なくとも２つ以上の前記リングオシレータは、前記複数のインバータのそれぞれの出力端子に、前記少なくとも２種類以上の異なるゲート長の、前記トランジスタのゲート容量が負荷容量として並列に接続され、前記インバータと、前記ゲート容量とのそれぞれを直列で接続し、オンまたはオフを切り替える複数のスイッチとを含ませるようにすることができ、同一の種類の前記ゲート長の前記ゲート容量が接続されたスイッチのオンまたはオフを切り替えることで、少なくとも２以上のリングオシレータに切り替えるようにさせることができる。
前記複数のスイッチのうち、前記同一の種類の前記ゲート長の前記ゲート容量が接続されたスイッチを選択するセレクタをさらに含ませるようにすることができる。
前記リングオシレータの動作中の電流を測定する端子をさらに含ませるようにすることができる。
前記発振信号の周波数に基づいて、前記ゲート長を算出する算出部と接続されるようにすることができる。
前記算出部には、算出した前記ゲート長と、設計値とを比較させ、比較結果に基づいて補正値を出力させ、前記算出部により出力された補正値に基づいて、前記トランジスタの動作を補正するバックバイアスを掛けるバックバイアス制御部をさらに含ませるようにすることができる。
本開示の一側面の半導体装置の動作方法は、複数のトランジスタと、複数のインバータと、前記複数のインバータが環状に接続され、前記複数のインバータのそれぞれの出力端子に、前記トランジスタのゲート容量が負荷容量として接続されて構成されるリングオシレータと、前記リングオシレータの発振信号を出力する端子とを含み、前記リングオシレータは、複数のトランジスタのゲート長が同一のものから構成され、前記ゲート長が異なる複数のトランジスタからなるものが、少なくとも２つ以上構成される半導体装置の動作方法であって、前記リングオシレータは、前記端子より発振信号を出力する半導体装置の動作方法である。
本開示の一側面の半導体装置の製造方法は、複数のトランジスタと、複数のインバータと、前記複数のインバータが環状に接続され、前記複数のインバータのそれぞれの出力端子に、前記トランジスタのゲート容量が負荷容量として接続されて構成されるリングオシレータと、前記リングオシレータの発振信号を出力する端子とを含み、前記リングオシレータは、複数のトランジスタのゲート長が同一のものから構成され、前記ゲート長が異なる複数のトランジスタからなるものが、少なくとも２つ以上構成される半導体装置の製造方法であって、第１の工程において、複数のトランジスタ、および前記複数のインバータが形成され、第２の工程において、前記複数のトランジスタ、および前記複数のインバータを接続する配線が形成される半導体装置の製造方法である。
前記第２の工程において、前記複数のインバータのそれぞれの出力端子に同一のゲート長の前記トランジスタのゲート容量を負荷容量として接続する前記配線が形成されるようにすることができる。
前記第１の工程において、前記インバータと、前記ゲート容量とのそれぞれを直列で接続し、オンまたはオフを切り替える複数のスイッチがさらに形成され、前記第２の工程において、前記複数のインバータのそれぞれの出力端子に、前記少なくとも２種類以上の異なるゲート長の、前記トランジスタのゲート容量を負荷容量として並列に接続されるように前記配線が形成されるようにすることができる。
本開示の一側面においては、複数のトランジスタと、複数のインバータと、前記複数のインバータが環状に接続され、前記複数のインバータのそれぞれの出力端子に、前記トランジスタのゲート容量が負荷容量として接続されて、リングオシレータが構成され、端子より、前記リングオシレータの発振信号が出力され、前記リングオシレータは、複数のトランジスタのゲート長が同一のものから構成され、前記ゲート長が異なる複数のトランジスタからなるものが、少なくとも２つ以上構成される。
本開示の一側面によれば、ゲート長ばらつきの回路特性への影響を最小限に抑制し、製品の良品率（歩留り）を高めることが可能となる。
従来の半導体装置の製品テストを説明する図である。 従来の半導体装置の製品テストを説明する図である。 従来の半導体装置の製品テストを説明する図である。 本開示の半導体装置テストシステムの構成例を説明する図である。 図４の検出ROの構成例を説明する図である。 リングオシレータを用いたゲート幅および実効ゲート幅の算出方法を説明する図である。 トランジスタ周りの構成とパラメータとの関係を説明する図である。 ゲート幅と実効ゲート幅の算出例を説明する図である。 設計ゲート幅とゲート容量との関係を説明する図である。 寄生容量の算出方法を説明する図である。 製品テスト処理を説明するフローチャートである。 図５の検出ROの製造方法を説明する図である。 検出ROの第１の変形例を説明する図である。 検出ROの第２の変形例を説明する図である。 図１４の検出ROの製造方法を説明する図である。 検出ROの第３の変形例を説明する図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
＜従来の半導体装置の構成例＞
本開示の技術を適用した半導体装置を説明するにあたって、まず、従来の一般的な半導体装置について説明する。
ゲート長の量産管理は、図１で示されるように、ゲートリソグラフィー後やゲート加工後に一部Wafer１１を抜き取りWafer１１面内の図中のバツ印で示された数か所のリソグラフィーの露光単位である１ショットの領域１２のそれぞれのNMISFETまたはPMISFETからなるトランジスタ２１のゲート２２のゲート長Lgの寸法を測長し、ばらつきをあらかじめ設定したスペック以内になるようにプロセス管理する手法が一般的である。
この手法ではリソグラフィーやゲート加工プロセスへのフィードバックが容易であるという長所がある反面、ばらつき検出感度を上げるために全Waferで測長したりWafer面内で様々な箇所を測長しようとしたりすると非常に時間がかかりプロセス工程時間が長くなってしまう。加えて、この段階ではトランジスタの電気特性ばらつきにゲート長ばらつきが影響しているか否かを特定することはできない。
そこで、上述した非特許文献１に示されるように、電気的にゲート長を抽出するテストデバイスをスクライブに配置し、プロセス工程を経た後に電気的にゲート長を測定するテスト工程を実施して、ばらつきを予め設定したスペック範囲内になるように管理する手法がある。
この場合、図２の右部で示されるように、スクライブに配置するテストデバイス３２は、リソグラフィーの露光単位である１ショットの領域１２に１箇所であり、全ショットのテストデバイスを測定したとしてもWafer１１面内ばらつきを網羅するには検出限界がある。
すなわち、図２の例では、ゲート長を電気的に測定するテストデバイス３２が、１ショット分の領域１２の右上に配置されている。この場合、図２の左部で示されるWafer１１端の右上部の領域Ｚ１に関しては測定可能であるが、それ以外のWafer１１端に関してはテストデバイス３２が配置されていないのでゲート長を測定することができず、実際のWafer１１面内ばらつきを把握できない。また、この手法では、１ショット分の領域１２内にゲート長ばらつきが存在する場合でも検出できない。尚、図２において、領域１２には、複数の（図２では、１５個の）チップ３１が設けられている。
そこで、非特許文献１に記載の手法の対策として、図３の左部で示されるように、スクライブ上にテストデバイス３２を設けるのではなく、図３の右部で示されるように、チップ３１上にテストデバイス５１を配置する手法が考えられる。尚、テストデバイス３２と５１は、基本的機能は同一であるが、テストデバイス５１は、チップ３１上においてテストデバイスとして機能するものである。
しかしながら、図３の右部で示されるように、テストデバイス５１をチップ３１上に配置する場合、テストデバイス５１の電流をモニタするための測定用専用パッドが追加で必要である。
また、専用パッドを配置できたとしても製品テストで使用するロジックテスタやメモリーテスタなどで測定しようとする場合、電流測定精度や測定時間の考慮が必要となる。
そこで、チップ３１に搭載するテストデバイスを用いるものとして、上述した非特許文献２で示されるようなリングオシレータを用いたモニタ回路を配置することが考えられる。
リングオシレータはデジタル出力が可能なため、テスト制御回路でテストモードを切り替えることで他のモニタ回路と出力パッドを共有することができ、ほとんどパッドを追加することなく構成することができる。
また、モニタ回路をチップ３１内の任意の領域に配置することも可能で、チップ３１の設計との親和性が高い。さらに、ロジックテスタなどにおけるリングオシレータのデジタル出力測定は容易であり測定時間も電流測定に比べて短く、チップ選別テストと同時にリングオシレータのモニタが可能であり、Wafer１１面内のばらつきに対する検出感度が高い。
しかしながら、リングオシレータの構成をInverter，NAND，NORなどへ変化させても、また、ファンアウトを変化させても、様々なばらつき要因とゲート長ばらつきは区別できないので、ゲート長を直接抽出することはできない。
＜本開示の半導体装置の構成例＞
そこで、本開示の半導体装置は、リングオシレータを用いて、オンチップ型のモニタ回路により、NMISFETまたはPMISFET等のトランジスタのゲート長Lgおよび実効ゲート長Leffを抽出し、抽出されたゲート長Lgおよび実効ゲート長Leffにより、ゲート長ばらつきを補正するものである。
より具体的には、本開示の半導体装置には、負荷容量として少なくとも２つ以上の異なるゲート長をもつNMISFETまたはPMISFET等のトランジスタのゲート容量が配置されたリングオシレータが設けられる。このリングオシレータ回路により、発振周波数と、動作時電流および待機時電流が測定されることにより負荷容量であるゲート容量が算出される。
所定のゲート長の負荷容量であるゲート容量を算出した後、所定のゲート長とは異なるゲート長のゲート容量を使ってゲート長Lgおよび実効ゲート長Leffを算出可能である。尚、ゲート容量、ゲート長および実効ゲート長の算出方法については詳細を後述する。
このリングオシレータが製品チップ上に搭載され、製品テスト時に測定されることで、高精度にゲート長ばらつきを把握することができ、Wafer１１面内やリソグラフィー１ショット内のゲート長ばらつき検出感度の向上を図る。
ここで、図４のブロック図を参照して、本開示の半導体装置の補正システムの構成例について説明する。
図４の半導体装置テストシステムは、半導体装置１００および算出部１１１より構成される。半導体装置１００は、図３におけるチップ３１に相当するものであり、Wafer１１上の領域１２に複数に設けられるものである。算出部１１１は、半導体装置１００の製品テスト時にのみ接続されて使用されるものである。また、算出部１１１は、製品テストによりゲート長および実効ゲート長を測定し、測定結果に応じて、ゲート長および実効ゲート長が規定を満たさないものに対しては、測定結果に応じた補正値を適用させることで製品テストによる良品率を向上させるものである。
半導体装置１００は、バックバイアス制御部１０１、検出RO（リングオシレータ）１０２−１乃至１０２−４、および機能ブロック１０３−１乃至１０３−４を備えている。
バックバイアス制御部１０１は、算出部１１１より供給されてくる補正値を、機能ブロック１０３−１乃至１０３−４に供給し、機能ブロック１０３−１乃至１０３−４により、検出RO１０２−１乃至１０２−４のそれぞれを構成するNMISFETまたはPMISFETからなるトランジスタ１２３（図４）の動作を補正する。
尚、検出RO１０２−１乃至１０２−４は、それぞれ特に区別する必要がない場合、単に検出RO１０２と称するものとし、その他の構成についても同様に称するものとする。また、図４において、検出RO１０２が４個の例が示されているが、この個数は、その他の個数であってもよいものである。
検出RO１０２−１乃至１０２−４は、それぞれ負荷容量として少なくとも２つ以上の異なるゲート長を持つNMISFETまたはPMISFETからなるトランジスタのゲート容量が配置されたリングオシレータである。
算出部１１１は、製品テストにおいて、半導体装置１００に図示せぬ接続端子により接続されるものであり、接続されることで、内蔵する検出RO（リングオシレータ）１０２を駆動させて、発振周波数、動作時電流、および待機時電流を測定する。そして、算出部１１１は、測定した発振周波数、発振時電流、および待機時電流に基づいて、検出RO１０２を構成するNMISFETまたはPMISFETからなるトランジスタのゲート長Lgおよび実効ゲート長Leffを算出し、算出したゲート長Lgおよび実効ゲート長Leffにより補正値を求めて、半導体装置１００に供給する。これにより、半導体装置１００のバックバイアス制御部１０１は、補正値を、機能ブロック１０３−１乃至１０３−４に供給し、それぞれの検出RO１０２−１乃至１０２−４を構成するトランジスタの動作を補正する。
尚、図４においては、算出部１１１が、半導体装置１００の外部に設けられる構成とされているが、半導体装置１００に内蔵して、製品テスト時にのみ動作させるようにしてもよい。
＜検出ROの構成例＞
次に、図５を参照して、検出RO１０２の構成例について説明する。
図５の構成例においては、それぞれ異なるゲート長をもつゲート容量を負荷容量とする検出RO１０２を少なくとも２つ以上を有する例であり、図５においては、検出RO１０２−１乃至１０２−ｎからなるｎ個の例が示されている。尚、図４の半導体装置１００においては、図５の構成の４セット分の例が示されている。
検出RO１０２−１は、NAND回路１２１−１の出力端子に、インバータ１２２−１−１，１２２−１−（ｍ＋１）の入力端子を接続し、インバータ１２１−１−１の出力端子にインバータ１２２−１−２の入力端子とゲート長Lg1のトランジスタ１２３−１−１のゲートが接続されている。インバータ１２１−１−２の出力端子にインバータ１２２−１−３の入力端子とゲート長Lg1のトランジスタ１２３−１−２のゲートが接続されている。同様の構成で、インバータ１２２−１−３乃至１２２−１−ｍ、およびトランジスタ１２３−１−３乃至１２３−１−ｍが接続されている。インバータ１２２−１−ｍの出力端子と、トランジスタ１２３−１−ｍのゲートは、NAND回路１２１−１の一方の入力端子に接続されている。NAND回路１２１−１の他方の入力端子には、イネーブル信号Enable_1の端子１２０−１に接続されている。インバータ１２２−１−（ｍ＋１）の出力端子は、出力信号f_1の端子１２４−１に接続されている。さらに、インバータ１２２−１乃至１２２−１−ｍと、発振時電流および待機時電流を測定する端子１２５−１が接続されている。
以下、検出RO１０２−２乃至検出RO１０２−ｎのそれぞれについて、トランジスタ１２３−２乃至１２３−ｎのそれぞれがゲート長Lg2乃至Lgn毎に構成され、イネーブル信号Enable_2乃至Enable_nの端子１２０−２乃至１２０−ｎ、出力信号f_2乃至f_nの端子１２４−２乃至１２４−ｎ、および端子１２５−２乃至１２５−ｎが設けられている。
すなわち、原則的な構成としては、複数のインバータ１２２が環状に構成され、インバータ１２２間に同一のゲート長Lg1のトランジスタ１２３のゲートが接続されることで、検出RO１０２が形成されている。また、ゲート長が異なる検出RO１０２が、少なくとも２つ以上形成される。
尚、インバータ１２２とトランジスタ１２３との組数を、以降において、段数とも称するものとし、例えば、図５においては、各検出RO１０２は、ｍ段のリングオシレータとも称するものとする。
＜ゲート長の算出方法＞
次に、図６を参照して、検出RO（リングオシレータ）１０２を用いたゲート長の算出方法について説明する。尚、説明にあたって、トランジスタ（MISFIT）１２３は、図７で示されるような構成であるものとする。
図７で示されるように、トランジスタ１２３は、ソース端子（またはドレイン端子）１４１、ソース層（またドレイン層）１４２、ゲート１４３、ドレイン層（またはソース層）１４４、およびドレイン端子（またはソース端子）１４５を備えているものとする。
また、以降においては、図７で示されるように、Lgは、ゲート１４３のゲート長を、Leff（＝Lg−2×ΔL）は、実効ゲート１４３ａの実効ゲート長を、ΔLは、拡散層１４３ｂの拡散長を、Cgは、ゲート容量を、Cp（＝2×（Cpa＋Cpb＋Cpc））は、寄生容量を、Cpa，Cpb，Cpcは、それぞれゲート１４３とソース端子１４１間の寄生容量、ゲート１４３とソース層１４２間の寄生容量、拡散層１４３ｂの寄生容量を、C（＝Cg＋Cp）は、容量測定値をそれぞれ表すものとする。
一般的に、N段のリングオシレータの負荷容量Cは、リングオシレータの発振周波数f、リングオシレータ発振時電流Idda、リングオシレータ待機時電流Iddq、電源電圧VDDを用いて、以下の式（１）により算出することが可能である。
(Idda−Iddq)＝N×C×VDD×f
・・・（１）
ゲート容量Cを負荷とした場合、非線形な電圧依存性をもつことから複数のゲート電圧Vgに対する微分容量を算出すればよく、以下の式（２）により算出することが可能である。
Δ(Idda−Iddq)＝N×C×ΔVg×f
・・・（２）
したがって、ゲート長Lgの異なる少なくとも２つ以上のゲート容量を負荷容量とするリングオシレータの周波数、発信時電流および待機時電流を測定することで式（２）により各々のゲート容量を算出することが可能である。
例えば、図８の左部で示される、算出したいゲート長Lg1をゲートとしたゲート容量Cg1のトランジスタ１２３、および、図８の右部で示される、ばらつきがほとんど無視できる十分大きなゲート長Lg2のゲートを負荷容量C2のトランジスタ１２３をそれぞれリングオシレータに接続する。
ゲート幅Wは同一であるものとし、上述の式（２）により負荷容量C1およびC2を算出する。ここで、式（２）により算出される容量はゲート容量Cgだけでなく、図７で示されるような様々な寄生容量Cpを含む。
ゲート長Lg1，Lg2のゲート容量Cg1，Cg2に関して、ゲート容量Cg以外の寄生容量をそれぞれ寄生容量Cp1，Cp2として別途抽出する。ここで、ゲート長Lg2は、ばらつきの影響を受けないほど十分大きな設定にしておくことで、寄生容量Cp2<<Cg2とみなすことができるので、ゲート容量Cg2≒C2とみなせる。
したがって、ゲート長Lg2を既知と考えることにより以下の式（３）が成立する。
Cg1/Cg2＝(C1−Cp1)/C2＝Lg1/Lg2
・・・（３）
この式（３）より、ゲート長Lg1を算出することが可能となる。
＜実効ゲート長の算出方法＞
実効ゲート長Leff算出方法について説明する。
式（２）により抽出された容量値Cから別途何らかの方法で抽出した寄生容量Cpを引いたゲート容量Cg（＝C−Cp)を算出する。
横軸にゲート長の設計値Lg(Design)をとり、縦軸にゲート長の異なるCgをプロットしていくとき、ゲート長の設計値Lg(Design)とゲート容量Cgは、図９で示されるような、原点は通らず横軸との交点が存在する線形関数となる。
この横軸との交点は、図７に示される拡散長２×ΔLに相当する。したがって、求めたい実効ゲート長Leff1は、以下の式（４）で表される。
Leff1＝Lg1(Design)−2×ΔL
・・・（４）
＜寄生容量の算出方法＞
ここでは、より高精度にゲート長および実効ゲート長を算出するために、式（２）により抽出した容量値から寄生容量を引いてゲート絶縁膜容量を抽出する実施例について説明する。
例えば、図１０で示されるように、負荷容量として、リングオシレータ各段の出力をゲートに接続するのではなく、各トランジスタ１２３の拡散層に接続するものとし、この構造で式（２）から寄生容量Cpを抽出する。
尚、図５のリングオシレータについて、発振周波数fに加えて発振時電流Iddaおよび待機時電流Iddqを測定することで負荷容量Cを直接算出する実施例に関して述べてきた。
しかしながら、負荷容量Cを直接算出しなくとも負荷容量Cとリングオシレータの発振周波数fには反比例の関係があり、ゲート長が太くゲート負荷容量が大きくなればリングオシレータの発振周波数は遅くなるので（逆にゲート長が細くゲート容量が小さくなればリングオシレータの発振周波数は速くなるので）、異なるゲート長をもつリングオシレータの発振周波数の比を算出するだけでもゲート長ばらつきの相対的な比較は可能である。もちろん、より高精度にゲート長ばらつきを把握するためには前述の実施例によりゲート長または実効ゲート長を算出することが望ましい。
＜製品テスト処理＞
次に、図１１のフローチャートを参照して、図４の算出部１１１により製品テスト処理について説明する。尚、算出部１１１は、半導体装置１００に対して製品テスト処理をする際に接続される構成とされているので、製品テスト処理に際して接続されていることを前提とするものとする。
ステップＳ１１において、算出部１１１は、検出RO１０２−１乃至１０２−４の端子１２０に対して、それぞれリングオシレータEnable信号を供給し、端子１２４より発振される信号の発振周波数fを計測する。併せて、算出部１１１は、発振時電流Idda、および待機時電流Iddqを測定する。
ステップＳ１２において、算出部１１１は、上述した手法により、発振周波数f、発振時電流Idda、および待機時電流Iddqに基づいて、ゲート長Lgおよび実効ゲート長Leffを算出する。
ステップＳ１３において、算出部１１１は、検出RO１０２毎に、算出されたゲート長Lgおよび実効ゲート長Leffに基づいて、製品を判定し、判定結果に応じてバックバイアス制御部１０１に通知する。
より詳細には、算出部１１１は、検出RO１０２毎に、算出されたゲート長Lgおよび実効ゲート長Leffに基づいて、ゲート長Lgおよび実効ゲート長Leffに問題がない第１の状態、ゲート長Lgおよび実効ゲート長Leffに問題があるが、バックバイアス制御部１０１によりバックバイアスを掛けて補正することができる第２の状態、並びに、ゲート長Lgおよび実効ゲート長Leffに問題があり、バックバイアス制御部１０１によりバックバイアスを掛けても補正できない第３の状態のいずれかを判定する。
そして、算出部１１１は、バックバイアス制御部１０１に対して、第１の状態の場合、その製品に異常がないのでバックバイアスを掛ける必要がないことを通知し、第２の状態の場合、算出されたゲート長Lgおよび実効ゲート長Leffに基づいた補正値を通知して、バックバイアスを掛ける指示を通知し、第３の状態の場合、不良品であることを通知する。
ステップＳ１４において、バックバイアス制御部１０１は、算出部１１１からの通知に応じて、各検出RO１０２に対応する機能ブロック１０３毎に、通知内容に応じた制御をする。
すなわち、バックバイアス制御部１０１は、上述した第１の状態の場合、対応する機能ブロック１０３に対してはバックバイアスを掛けず、第２の状態の場合、対応する機能ブロックに対して補正値に応じたバックバイアスを掛け、第３の状態の場合、不良品であることをマークする。
以上の処理により、ゲート長Lgおよび実効ゲート長Leffを迅速で、かつ、高精度に測定することが可能となる。結果として、測定結果に応じて製品テストを実現し、必要に応じてバックバイアスにより補正することが可能となるので、製品の良品率を向上させることが可能となる。
＜図４の半導体装置の製造方法＞
次に、図１２を参照して、図４の半導体装置１００の製造方法について説明する。
半導体装置１００の製造方法は、検出RO１０２を構成する各段の、例えば、インバータ１２２とゲート長の異なる少なくとも２つ以上のゲート負荷容量を同時に形成する。その後、次工程以降の配線工程でインバータ１２２の出力部の拡散層とトランジスタ１２３のゲート１４３とを接続する配線を形成する。
より詳細には、第１の工程において、図１２で示される、インバータ１２２−１１，１２２−１２、およびトランジスタ１２３−１１，１２３−１２が同時に形成される。ここで、トランジスタ１２３−１１，１２３−１２におけるゲート１４３−１１，１４３−１２のゲート長は、例えば、それぞれゲート長Lg11，Lg12であり、相互に異なる（Lg11≠Lg12）ものである。
第２の工程において、図１２で示されるインバータ１２２−１１，１２２−１２の拡散層１２２ａ−１１，１２２ａ−１２と、トランジスタ１２３−１１，１２３−１１のゲート１４３−１１，１４３−１２とを接続する、配線１８１−１１，１８１−１２が形成される。
尚、図１２においては、同一のゲート長について、１個のインバータ１２２と１個のトランジスタ１２３の接続例が示されているが、多段の場合も同様である。また、NAND回路１２１、およびインバータ１２２−（ｍ＋１）についても、第１の工程で形成される。
このような製造工程により、検出RO１０２が形成される。結果として、同一のゲート長Lgのトランジスタ毎に、リングオシレータを形成することが可能となる。結果として、
ゲート長Lgおよび実効ゲート長Leffを容易で、かつ、迅速に測定することが可能となり、測定結果に応じて製品テストを実現し、必要に応じてバックバイアスにより補正することが可能となるので、製品の良品率を向上させることが可能となる。
＜第１の変形例＞
以上においては、イネーブル信号Enable_1乃至Enable_nのそれぞれの端子１２０−１乃至１２０−ｎ、および、出力信号f_1乃至f_nのそれぞれの端子１２４−１乃至１２４−ｎが、それぞれの検出RO１０２−１乃至１０２−ｎに設けられており、イネーブル信号Enable_1乃至Enable_nにより制御され、出力信号f_1乃至f_nが出力される構成とされている。
しかしながら、セレクタを設けることにより、入力端子数、および出力端子数をそれぞれまとめる構成とするようにしてもよい。
図１３は、セレクタを設けるようにした検出RO１０２−１乃至１０２−ｎの構成例を示している。尚、図１３の構成において、図５の構成と同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略するものとする。
すなわち、図１３の検出RO１０２−１乃至１０２−ｎにおいて、図５の検出RO１０２−１乃至１０２−ｎと異なる点は、端子１２０−１乃至１２０−ｎ、および端子１２４−１乃至１２４−ｎに代えて、それぞれが纏められたセレクタ１９１，１９２を設けた点である。
セレクタ１９１は、イネーブル信号Enable_1乃至Enable_nのいずれかに対応する選択信号の入力を受け付けて、対応する検出RO１０２に信号を出力する。
セレクタ１９２は、出力信号f_1乃至f_nのいずれかに対応する出力信号を選択的に端子１９３より出力する。また、AND回路１９４−１乃至１９４−ｎが設けられて、インバータ１２２−１−（ｍ＋１）乃至１２２−ｎ−（ｍ＋１）の出力端子、およびセレクタ１９１からの配線が入力端子ｄに接続され、出力端子がセレクタ１９２に接続されている。
このようにセレクタ１９１，１９２を設けることにより、入力端子数、および出力端子数をそれぞれ１個にまとめることで端子数を減らすようにすることが可能となる。
＜第２の変形例＞
以上においては、イネーブル信号Enable_1乃至Enable_nのそれぞれの端子１２０−１乃至１２０−ｎ、および、出力信号f_1乃至f_nのそれぞれの端子１２４−１乃至１２４−ｎに代えて、セレクタを設ける例について説明してきたが、インバータ１２２の間に、複数の異なるゲート長のトランジスタ１２３−１乃至１２３−ｎのゲートを並列に接続し、それぞれにスイッチを設けて、ゲート長の異なるトランジスタ１２３を切り替えてリングオシレータとして使用するようにして、検出RO１０２を１個にまとめるようにしてもよい。
図１４は、インバータ１２２の間に、それぞれの異なるゲート長のトランジスタ１２３−１乃至１２３−ｎのゲートを並列に接続し、それぞれにスイッチを設けて、検出RO１０２を１個にまとめるようにした検出RO１０２を１個にまとめるときの構成例を示している。
より詳細には、インバータ１２２−１の出力端子とインバータ１２２−２の入力端子とを接続する配線に、トランジスタ１２３−１−１乃至１２３−ｎ−１のゲートが接続され、それぞれにスイッチ２１２−１−１乃至２１２−ｎ−１が接続されている。また、その他のインバータ１２２の後段にも、同様に全ての異なるゲート長のトランジスタ１２３のゲートがそれぞれ接続されている。
さらに、ゲート長Lg1のトランジスタ１２３−１−１乃至１２３−１−ｍのゲートに接続されたスイッチ２１２−１−１乃至２１２−１−ｍを制御する選択信号Select_1の端子２１１−１が設けられ、ゲート長Lg2のトランジスタ１２３−２−１乃至１２３−２−ｍのゲートに接続されたスイッチ２１２−２−１乃至２１２−２−ｍを制御する選択信号Select_2の端子２１１−２が設けられ、以降においても、インバータ１２２、トランジスタ１２３、およびスイッチ２１２が同様に設けられている。
このような構成により、選択信号Select_1乃至Select_nのいずれかによりスイッチ２１２−１−１乃至２１２−１−ｍ、２１２−２−１乃至２１２−２−ｍ、・・・２１２−ｎ−１乃至２１２−ｎ−ｍのいずれかが選択的に制御され、選択されたゲート長のトランジスタ１２３のみにより形成された検出RO１０２が形成される。
これにより、１個のリングオシレータで、複数の異なるゲート長のトランジスタからなる検出RO１０２を切り替えて使用することが可能となる。結果として、リングオシレータを構成するための面積を小さくすることが可能となる。
＜図１４の半導体装置の製造方法＞
次に、図１５を参照して、図１４の半導体装置１００の製造方法について説明する。
半導体装置１００の製造方法は、検出RO１０２を構成する各段の、例えば、インバータ１２２とゲート長の異なる少なくとも２つ以上のゲート負荷容量、並びに、スイッチ２１２を同時に形成する。その後、次工程以降の配線工程でインバータ１２２の出力部の拡散層、トランジスタ１２３のゲート１４３、およびスイッチ２１２を接続する。
より詳細には、第１の工程において、図１５で示される、インバータ１２２−３１、およびトランジスタ１２３−３１−１，１２３−３１−２が同時に形成される。
第２の工程において、図１５で示されるインバータ１２２−３１の拡散層１２２ａ−３１、スイッチ２１２−３１−１，２１２−３１−２、およびトランジスタ１２３−３１−１，１２３−３１−２のゲート１４３−３１−１，１４３−３１−２を接続する、配線１８１ａ，１８１ｂ、および１８１ｃ−１，１８１ｃ−２が形成される。
このような製造工程により、１個の検出RO１０２で、複数のゲート長のトランジスタ１２３からなるリングオシレータとして切り替えて使用することができる。
結果として、ゲート長Lgおよび実効ゲート長Leffを迅速で、かつ、高精度に測定することが可能となり、測定結果に応じて製品テストを実現し、必要に応じてバックバイアスにより補正することが可能となるので、製品の良品率を向上させることが可能となる。
＜第３の変形例＞
以上においては、インバータ１２２の間に、それぞれの異なるゲート長のトランジスタ１２３−１乃至１２３−ｎのゲートを並列に接続し、それぞれにスイッチを設けて、検出RO１０２を１個にまとめるようにする例について説明してきたが、さらに、選択信号Select_1乃至Select_nのそれぞれの端子２１１−１乃至２１１−ｎ、および、出力信号fの端子１２４に代えて、セレクタを設けるようにしてもよい。
図１６は、インバータ１２２の間に、それぞれの異なるゲート長のトランジスタ１２３−１乃至１２３−ｎのゲートを並列に接続し、それぞれにスイッチを設けて、検出RO１０２を１個にまとめるようにする例について説明してきたが、さらに、選択信号Select_1乃至Select_nのそれぞれの端子２１１−１乃至２１１−ｎ、および、出力信号fの端子１２４に代えて、セレクタを設けるようにした半導体装置１００の検出RO１０２の構成例である。
尚、図１６の半導体装置の構成において、図１４における構成と同一の機能を備えた構成については、同一の符号を付しており、適宜説明を省略するものとする。
すなわち、図１６において、図１４の半導体装置１００の検出RO１０２の構成と異なる点は、選択信号Select_1乃至Select_nのそれぞれの端子２１１−１乃至２１１−ｎ、および、出力信号fの端子１２４に代えて、セレクタ２３１，２３２を設けた点である。
セレクタ２３１，２３２は、基本的にセレクタ１９１，１９２と同様であるが、セレクタ２３１は、どのゲート長のリングオシレータが選択されたかを示す信号をセレクタ２３２に供給し、セレクタ２３２は、どのゲート長のリングオシレータであるかを示す信号を出力信号に付して端子２３３より出力する。
以上の構成により、リングオシレータを１個にまとめることができる上、さらに、選択信号の端子も入力側、および出力側で減らすことが可能となるので、半導体装置１００を形成する上で必要となる面積をより小さくすることが可能となる。
以上の如く、本開示の半導体装置により、Wafer面内やリソグラフィー１ショット内のゲート長ばらつき感度が高くなるため、ゲート転写リソグラフィーやゲート加工プロセスへの詳細なフィードバックが可能であり、ゲート長ばらつきを抑制したプロセスを構築することが可能となる。
また、製品テストと同時測定可能なため、製品テストの不良項目となるゲート長ばらつきとの相関確認が容易となることで解析性が向上し、製品テスト不良率を抑制するゲート加工プロセスの構築へのフィードバックが可能となる。
さらには、回路補正技術と組み合わせることでゲート長ばらつきの回路特性への影響を最小限に抑制し、製品テストの良品率（歩留り）を高めることが可能となる。
尚、本開示は、以下のような構成も取ることができる。
＜１＞ 複数のトランジスタと、
複数のインバータと、
前記複数のインバータが環状に接続され、前記複数のインバータのそれぞれの出力端子に、前記トランジスタのゲート容量が負荷容量として接続されて構成されるリングオシレータと、
前記リングオシレータの発振信号を出力する端子とを含み、
前記リングオシレータは、ゲート長が同一の複数のトランジスタから構成され、前記ゲート長が異なる複数のトランジスタからなるものが、少なくとも２つ以上構成される
半導体装置。
＜２＞ 前記リングオシレータは、前記複数のインバータのそれぞれの出力端子に同一のゲート長の前記トランジスタのゲート容量が負荷容量として接続され、前記少なくとも２つ以上構成される
＜１＞に記載の半導体装置。
＜３＞ 前記少なくとも２つ以上のリングオシレータを選択するセレクタをさらに含む
＜２＞に記載の半導体装置。
＜４＞ 前記少なくとも２つ以上の前記リングオシレータは、前記複数のインバータのそれぞれの出力端子に、前記少なくとも２種類以上の異なるゲート長の、前記トランジスタのゲート容量が負荷容量として並列に接続され、
前記インバータと、前記ゲート容量とのそれぞれを直列で接続し、オンまたはオフを切り替える複数のスイッチとを含み、
同一の種類の前記ゲート長の前記ゲート容量が接続されたスイッチのオンまたはオフを切り替えることで、少なくとも２以上のリングオシレータに切り替える
＜１＞乃至＜３＞のいずれかに記載の半導体装置。
＜５＞ 前記複数のスイッチのうち、前記同一の種類の前記ゲート長の前記ゲート容量が接続されたスイッチを選択するセレクタをさらに含む
＜４＞に記載の半導体装置。
＜６＞ 前記リングオシレータの動作中の電流を測定する端子をさらに含む
＜１＞乃至＜５＞のいずれかに記載の半導体装置。
＜７＞ 前記発振信号の周波数に基づいて、前記ゲート長を算出する算出部と接続される
＜１＞乃至＜６＞のいずれかに記載の半導体装置。
＜８＞ 前記算出部は、算出した前記ゲート長と、設計値とを比較し、比較結果に基づいて補正値を出力し、
前記算出部により出力された補正値に基づいて、前記トランジスタの動作を補正するバックバイアスを掛けるバックバイアス制御部をさらに含む
＜１＞乃至＜７＞のいずれかに記載の半導体装置。
＜９＞ 複数のトランジスタと、
複数のインバータと、
前記複数のインバータが環状に接続され、前記複数のインバータのそれぞれの出力端子に、前記トランジスタのゲート容量が負荷容量として接続されて構成されるリングオシレータと、
前記リングオシレータの発振信号を出力する端子とを含み、
前記リングオシレータは、複数のトランジスタのゲート長が同一のものから構成され、前記ゲート長が異なる複数のトランジスタからなるものが、少なくとも２つ以上構成される
半導体装置の動作方法であって、
前記リングオシレータは、前記端子より発振信号を出力する
半導体装置の動作方法。
＜１０＞ 複数のトランジスタと、
複数のインバータと、
前記複数のインバータが環状に接続され、前記複数のインバータのそれぞれの出力端子に、前記トランジスタのゲート容量が負荷容量として接続されて構成されるリングオシレータと、
前記リングオシレータの発振信号を出力する端子とを含み、
前記リングオシレータは、複数のトランジスタのゲート長が同一のものから構成され、前記ゲート長が異なる複数のトランジスタからなるものが、少なくとも２つ以上構成される
半導体装置の製造方法であって、
第１の工程において、複数のトランジスタ、および前記複数のインバータが形成され、
第２の工程において、前記複数のトランジスタ、および前記複数のインバータを接続する配線が形成される
半導体装置の製造方法。
＜１１＞ 前記第２の工程において、前記複数のインバータのそれぞれの出力端子に同一のゲート長の前記トランジスタのゲート容量を負荷容量として接続する前記配線が形成される
＜１０＞に記載の半導体装置の製造方法。
＜１２＞ 前記第１の工程において、前記インバータと、前記ゲート容量とのそれぞれを直列で接続し、オンまたはオフを切り替える複数のスイッチがさらに形成され、
前記第２の工程において、前記複数のインバータのそれぞれの出力端子に、前記少なくとも２種類以上の異なるゲート長の、前記トランジスタのゲート容量を負荷容量として並列に接続されるように前記配線が形成される
＜１０＞に記載の半導体装置の製造方法。
１００ 半導体装置， １０１ バックバイアス制御部， １０２，１０２−１乃至１０２−ｎ 検出RO（リングオシレータ）， １０３，１０３−１乃至１０３−４ 機能ブロック， １１１ 算出部， １２０，１２０−１乃至１２０−ｎ 端子， １２１，１２１−１乃至１２１−ｎ NAND回路， １２２，１２２−１−１乃至１２２−ｎ−（ｍ＋１） インバータ， １２３，１２３−１−１乃至１２３−ｎ−（ｍ＋１） トランジスタ， １２４，１２４−１乃至１２４−ｎ 端子， １２５，１２５−１乃至１２５−ｎ 電流測定部， １４１ ソース（ドレイン）端子， １４２ ソース（ドレイン）領域， １４３ ゲート， １４３ａ 拡散領域， １４４ ドレイン（ソース）領域， １４５ ドレイン（ソース）端子， １８１，１８１ａ乃至１８１ｃ 配線， １９１，１９２ セレクタ， １９３ 端子， １９４，１９４−１乃至１９４−ｎ AND回路， ２１１，２１１−１乃至２１１−ｎ 端子， ２１２，２１２−１−１乃至２１２−ｎ−（ｍ＋１） スイッチ， ２３１，２３２ セレクタ， ２３３ 端子

Claims (12)

  1. 複数のトランジスタと、
    複数のインバータと、
    前記複数のインバータが環状に接続され、前記複数のインバータのそれぞれの出力端子に、前記トランジスタのゲート容量が負荷容量として接続されて構成されるリングオシレータと、
    前記リングオシレータの発振信号を出力する端子とを含み、
    前記リングオシレータは、ゲート長が同一の複数のトランジスタから構成され、前記ゲート長が異なる複数のトランジスタからなるものが、少なくとも２つ以上構成される
    半導体装置。
  2. 前記リングオシレータは、前記複数のインバータのそれぞれの出力端子に同一のゲート長の前記トランジスタのゲート容量が負荷容量として接続され、前記少なくとも２つ以上構成される
    請求項１に記載の半導体装置。
  3. 前記少なくとも２つ以上のリングオシレータを選択するセレクタをさらに含む
    請求項２に記載の半導体装置。
  4. 前記少なくとも２つ以上の前記リングオシレータは、前記複数のインバータのそれぞれの出力端子に、前記少なくとも２種類以上の異なるゲート長の、前記トランジスタのゲート容量が負荷容量として並列に接続され、
    前記インバータと、前記ゲート容量とのそれぞれを直列で接続し、オンまたはオフを切り替える複数のスイッチとを含み、
    同一の種類の前記ゲート長の前記ゲート容量が接続されたスイッチのオンまたはオフを切り替えることで、少なくとも２以上のリングオシレータに切り替える
    請求項１に記載の半導体装置。
  5. 前記複数のスイッチのうち、前記同一の種類の前記ゲート長の前記ゲート容量が接続されたスイッチを選択するセレクタをさらに含む
    請求項４に記載の半導体装置。
  6. 前記リングオシレータの動作中の電流を測定する端子をさらに含む
    請求項１に記載の半導体装置。
  7. 前記発振信号の周波数に基づいて、前記ゲート長を算出する算出部と接続される
    請求項１に記載の半導体装置。
  8. 前記算出部は、算出した前記ゲート長と、設計値とを比較し、比較結果に基づいて補正値を出力し、
    前記算出部により出力された補正値に基づいて、前記トランジスタの動作を補正するバックバイアスを掛けるバックバイアス制御部をさらに含む
    請求項１に記載の半導体装置。
  9. 複数のトランジスタと、
    複数のインバータと、
    前記複数のインバータが環状に接続され、前記複数のインバータのそれぞれの出力端子に、前記トランジスタのゲート容量が負荷容量として接続されて構成されるリングオシレータと、
    前記リングオシレータの発振信号を出力する端子とを含み、
    前記リングオシレータは、複数のトランジスタのゲート長が同一のものから構成され、前記ゲート長が異なる複数のトランジスタからなるものが、少なくとも２つ以上構成される
    半導体装置の動作方法であって、
    前記リングオシレータは、前記端子より発振信号を出力する
    半導体装置の動作方法。
  10. 複数のトランジスタと、
    複数のインバータと、
    前記複数のインバータが環状に接続され、前記複数のインバータのそれぞれの出力端子に、前記トランジスタのゲート容量が負荷容量として接続されて構成されるリングオシレータと、
    前記リングオシレータの発振信号を出力する端子とを含み、
    前記リングオシレータは、複数のトランジスタのゲート長が同一のものから構成され、前記ゲート長が異なる複数のトランジスタからなるものが、少なくとも２つ以上構成される
    半導体装置の製造方法であって、
    第１の工程において、複数のトランジスタ、および前記複数のインバータが形成され、
    第２の工程において、前記複数のトランジスタ、および前記複数のインバータを接続する配線が形成される
    半導体装置の製造方法。
  11. 前記第２の工程において、前記複数のインバータのそれぞれの出力端子に同一のゲート長の前記トランジスタのゲート容量を負荷容量として接続する前記配線が形成される
    請求項１０に記載の半導体装置の製造方法。
  12. 前記第１の工程において、前記インバータと、前記ゲート容量とのそれぞれを直列で接続し、オンまたはオフを切り替える複数のスイッチがさらに形成され、
    前記第２の工程において、前記複数のインバータのそれぞれの出力端子に、前記少なくとも２種類以上の異なるゲート長の、前記トランジスタのゲート容量を負荷容量として並列に接続されるように前記配線が形成される
    請求項１０に記載の半導体装置の製造方法。
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