JP2017163462A

JP2017163462A - リングオシレーター回路及びクロック信号生成回路

Info

Publication number: JP2017163462A
Application number: JP2016048129A
Authority: JP
Inventors: 浩一畠中; Koichi Hatanaka
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2016-03-11
Filing date: 2016-03-11
Publication date: 2017-09-14
Also published as: US20170264272A1; US10320368B2

Abstract

【課題】生成するクロック信号の周波数精度を高めた新たなリングオシレーター回路の技術を提供すること。
【解決手段】Ｘ個（Ｘは、Ｘ≧１を満たす整数）の第１遅延素子を有する複数個の第１遅延回路と、遅延量が互いに異なる複数の第２遅延素子を択一的に投入可能に並列に有する１個以上の第２遅延回路と、をリング状に接続して構成されたリングオシレーター回路を構成する。
【選択図】図１

Description

本発明は、リングオシレーター回路等に関する。

所定周波数のクロック信号を生成する発振回路として、複数の遅延素子をリング状に接続したリングオシレーター回路がよく知られている（例えば、特許文献１参照）。

特開２０１１−６１４６２号公報

他の発振回路として、ＴＣＸＯ（Temperature Compensated Crystal Oscillator）もよく知られている。リングオシレーター回路とＴＣＸＯとを比較すると、周波数精度はＴＣＸＯのほうが良いが、低消費電力といった点ではリングオシレーター回路のほうが優れている。このため、クロック信号の生成回路としてどちらを用いるかは、利用する電子機器に応じて使い分けられていた。

ところで、クロック信号はあらゆる電子機器で用いられているが、なかでもＧＰＳ（Global Positioning System）受信機に代表される測位用衛星信号受信機は、高精度のクロック信号を必要とする好例と言える。クロック信号が、その電子機器の性能に直結するからであり、測位用衛星信号受信機であれば、クロック信号の精度が測位精度に直接影響するからである。一方で、バッテリーで動作する電子機器の場合、長時間の動作を可能とするために、消費電力の低減が求められる。そのため、クロック信号の生成においても、できるだけ消費電力が低い方が望ましい。上述の測位用衛星信号受信機においても、バッテリーで動作する携帯型或いは小型の電子機器として構成される場合が多いため、消費電力の低減は重要事項の１つである。クロック信号の生成回路としてリングオシレーター回路とＴＣＸＯとを比較すると、リングオシレーター回路は消費電力が低いが、クロック信号の周波数精度が低く、ＴＣＸＯはクロック信号の周波数精度は高いが、消費電力が大きいという問題があった。

特に、リングオシレーター回路が生成するクロック信号の周波数精度の問題として、次の問題があった。すなわち、従来のリングオシレーター回路は、均一な遅延量の複数の遅延素子をリング状に接続して構成されていたため、理論上、遅延量のより少ない遅延素子を用いればクロック信号の周波数精度を向上させることができた。しかし、遅延量の低減は、半導体の微細化製造技術に依存するため、技術的な限界がある。また、微細化製造技術で製造される半導体回路、すなわち遅延量の少ない遅延素子ほど製造コストが高く、高価であった。

本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、生成するクロック信号の周波数精度を高めた新たなリングオシレーター回路の技術を提供することである。

上記課題を解決するための第１の形態は、Ｘ個（Ｘは、Ｘ≧１を満たす整数）の第１遅延素子を有する複数個の第１遅延回路と、遅延量が互いに異なる複数の第２遅延素子を択一的に投入可能に並列に有する１個以上の第２遅延回路と、をリング状に接続して構成されたリングオシレーター回路である。

この第１の形態によれば、生成するクロック信号の周波数精度を高めたリングオシレーター回路が実現される。すなわち、第１遅延回路及び第２遅延回路がリング状に接続されてリングオシレーター回路が構成されるが、第２遅延回路においては、択一的に投入された遅延素子の遅延量だけ遅延されることになる。ここで、第２遅延回路の複数の第２遅延素子それぞれは遅延量が異なるため、択一的に投入する第２遅延素子を変更することで、第２遅延回路における遅延量を異ならせることができる。つまり、第２遅延回路の複数の第２遅延素子それぞれの遅延量の差に応じた周波数精度で、リングオシレーター回路の発振周波数を制御することができる。よって、可能な限り遅延量を低減させた遅延素子を製造するといった、従来の考え方が無用となる全く新しい考え方を導入したリングオシレーター回路を実現することができる。

第２の形態として、第１の形態のリングオシレーター回路であって、前記第２遅延回路を１個のみ備えた、リングオシレーター回路を構成しても良い。

この第２の形態によれば、第２遅延回路を１個としたリングオシレーター回路を構成することができる。

第３の形態として、第１又は第２の形態のリングオシレーター回路であって、前記複数の第２遅延素子が、前記第１遅延素子の遅延量の１倍以上２倍以下の遅延量であって、それぞれが異なる遅延量である、リングオシレーター回路を構成しても良い。

この第３の形態によれば、第２遅延素子の遅延量は、第１遅延素子の遅延量の１倍以上２倍以下であり、第２遅延素子は第１遅延素子よりも遅延量が大きくて済む。そのため、半導体の微細化製造技術に依存することなく、安価に第２遅延素子を製造することができる。すなわち、生成するクロック信号の周波数精度を高めたリングオシレーター回路を、半導体の微細化製造技術に依存することなく、安価に製造することが可能となる。

第４の形態として、第１〜第３の何れかの形態のリングオシレーター回路であって、前記複数の第２遅延素子が、それぞれのゲート長が異なる電界効果トランジスターで構成された、リングオシレーター回路を構成しても良い。

この第４の形態によれば、電界効果トランジスターのゲート長を異ならせることで、遅延量が異なる第２遅延素子を形成することができる。

第５の形態として、第１〜第４の何れかの形態のリングオシレーター回路であって、前記複数の第２遅延素子が、それぞれのゲート幅が異なる電界効果トランジスターで構成された、リングオシレーター回路を構成しても良い。

この第５の形態によれば、電界効果トランジスターのゲート幅を異ならせることで、遅延量が異なる第２遅延素子を形成することができる。

第６の形態として、Ｘ個（Ｘは、Ｘ≧１を満たす整数）の第１遅延素子を有する複数個の第１遅延回路と、遅延量が互いに異なる複数の第２遅延素子を択一的に投入可能に並列に有する１個以上の第２遅延回路と、をリング状に接続して構成されたリングオシレーター回路と、前記リングオシレーター回路が所与のクロック信号に応じたクロック信号を生成するように、前記所与のクロック信号に応じて前記複数の第２遅延素子の中から投入する第２遅延素子を択一的に選択する制御部と、を備えたクロック信号生成回路を構成しても良い。

この第６の形態によれば、所与のクロック信号に応じたクロック信号を生成できるため、例えば所与のクロック信号を比較的高精度なクロック信号とすることで、高い周波数精度のクロック信号を生成するクロック信号生成回路を実現できる。

リングオシレーター回路の回路構成図。クロック信号生成回路の構成図。校正処理のフローチャート。リングオシレーター回路の他の構成例。第１遅延回路群の他の構成例。第２遅延回路の他の構成例。

［リングオシレーター回路］
図１は、本実施形態のリングオシレーター回路１０の回路構成図である。リングオシレーター回路１０は、複数個の第１遅延回路２０と、１個以上の第２遅延回路３０とがリング状に接続されて構成される。本実施形態では、複数個の第１遅延回路２０は、直列接続されて第１遅延回路群２００を構成する。そして、第１遅延回路群２００に１個の第２遅延回路３０を直列接続してリング状のリングオシレーター回路１０を構成する。

本実施形態において、各第１遅延回路２０は、１個の第１遅延素子２２を有することとするが、複数個の第１遅延素子２２を直列接続した構成としてもよい。各第１遅延素子２２は、設計上の回路構成が同じであるため、設計上の遅延量が全て同じである。ここで遅延量が同じという意味は、厳密に同一という意味だけでなく、数％程度以下の微差を含んだ略同じという意味である。これらの第１遅延回路２０のうち、後段部分の複数の第１遅延回路２０それぞれの出力側には、電流路として当該第１遅延回路２０以降の第１遅延回路２０を切り離して第２遅延回路３０へ接続するための第１スイッチ２４が接続されている。これらの第１スイッチ２４は、一つのみがオンし、それ以外は全てオフされるように、第１ＳＷ（スイッチ）選択信号によってオンオフが制御される。つまり、第１ＳＷ選択信号によって、第１遅延回路２０の接続段数が制御される。

第２遅延回路３０は、遅延量が全て異なる複数の第２遅延素子３２が並列接続されて構成されている。第２遅延素子３２それぞれには、第２スイッチ３４が直列接続されている。これらの第２スイッチ３４は、一つのみがオンし、それ以外は全てオフされるように、第２ＳＷ選択信号によってオンオフが制御される。つまり、第２ＳＷ選択信号によって、何れか一つの第２遅延素子３２が接続されるように制御されており、第２遅延回路３０は、遅延量の異なる複数の遅延素子を択一的に投入可能に並列に有して構成されているといえる。

第２遅延素子３２の遅延量は、第１遅延素子２２の遅延量の１倍以上２倍以下である。具体的には、第１遅延素子２２の遅延量（遅延時間ともいえる）を「Ｎ」とし、第２遅延回路３０が有する第２遅延素子３２の個数を「（Ａ−１）個」（Ａ＝２，３，・・）とすると、ｉ番目（ｉ＝１，・・，Ａ−１）の第２遅延素子３２の遅延量Ｄ_ｉが、Ｄ_ｉ＝Ｎ＋（Ｎ／Ａ）×ｉ、となるように各第２遅延素子３２を構成する。すなわち、１つの第１遅延素子２２の遅延量を第２遅延素子３２の個数で等分した遅延量ずつ異なるように、各第２遅延素子３２を構成する。

第１遅延素子２２及び第２遅延素子３２は、何れも電界効果トランジスターを有して構成され、その遅延量は、主に電界効果トランジスターのゲート寸法によって決めることができる。すなわち、第１遅延素子２２は、電界効果トランジスターのゲート寸法（ゲート長Ｌ及びゲート幅Ｗ）を、製造可能な最小寸法として形成することとする。第１遅延素子２２に比較して、第２遅延素子３２は、電界効果トランジスターのゲート寸法を長くするように形成することができる。例えば、ゲート長Ｌは同じであるが、ゲート幅Ｗを長くするように形成したり、逆に、ゲート幅Ｗは同じであるが、ゲート長Ｌを長くするように形成する。ゲート寸法を長く形成することで、第２遅延素子３２の遅延量は、第１遅延素子２２の遅延量より大きくなる。第２遅延素子３２の製造に当たり、第１遅延素子２２の製造に利用した半導体の微細化製造技術以上に微細な製造技術は必要とされない。第１遅延素子２２に比べてゲート寸法を大きくして第２遅延素子３２を製造するためである。

リングオシレーター回路１０では、第１遅延素子２２の遅延量「Ｎ」より小さい遅延量「Ｎ／Ａ」で、発振周波数を制御することができる。すなわち、第１遅延回路群２００では、第１遅延回路２０の接続段数を一段切り替えることで、回路全体の遅延量を、第１遅延回路２０の遅延量の単位で変化させることができる。１つの第１遅延回路２０を１個の第１遅延素子２２で構成するならば、１個の第１遅延素子２２の遅延量Ｎを最小単位として変化させることができる。つまり、入力信号に対して、Ｔ／２＝Ｎ、の周期Ｔで発振周波数の制御が可能である。

一方、第１遅延回路群２００の出力信号が入力される第２遅延回路３０の第２遅延回路３０全体の遅延量は、接続された第２遅延素子３２の遅延量そのものである。接続する第２遅延素子３２を、例えば、ｉ番目の第２遅延素子３２から（ｉ＋１）番目の第２遅延素子３２に切り替えることで、回路全体の遅延量は、ｉ番目の第２遅延素子３２の遅延量「Ｄ_ｉ＝Ｎ＋（Ｎ／Ａ）×ｉ」から、（ｉ＋１）番目の第２遅延素子３２の遅延量「Ｄ_ｉ＋１＝Ｎ＋（Ｎ／Ａ）×（ｉ＋１）」へ変化する。つまり、第２遅延回路３０全体の遅延量を、ΔＤ＝「Ｄ_ｉ＋１−Ｄ_ｉ」＝Ｎ／Ａ、を最小単位として変化させることができる。すなわち、第２遅延回路３０は、第１遅延回路群２００から入力される入力信号に対して、Ｔ／２＝Ｎ／Ａ、の周期Ｔで、発振周波数の制御が可能である。従って、リングオシレーター回路１０では、第１遅延回路２０で制御可能な発振周期の間隔をΔＴとすると、この周期間隔ΔＴをＡ等分した「ΔＴ／Ａ」の間隔で、発振周期を制御することができる。

［クロック信号生成回路］
図２は、リングオシレーター回路１０を有するクロック信号生成回路１の構成図である。クロック信号生成回路１は、リングオシレーター回路１０と、ＴＣＸＯ（temperature compensated crystal oscillator）４０と、制御部５０とを有し、所定周波数のクロック信号を生成して出力する。

ＴＣＸＯ４０は、制御部５０からの動作制御信号に従って動作の開始及び停止が制御され、高精度クロック信号である所定周波数の発振信号を出力する。リングオシレーター回路１０は、制御部５０からの第１ＳＷ選択信号によって第１スイッチ２４のオンオフが制御され、第２ＳＷ選択信号によって第２スイッチ３４のオンオフが制御されることで、発振周波数が制御される。

クロック信号生成回路１では、平常状態においては、ＴＣＸＯ４０を停止させておき、リングオシレーター回路１０の発振信号を、クロック信号として回路外部へ出力する。これは、ＴＣＸＯ４０よりもリングオシレーター回路１０のほうが消費電力が低いからである。また、リングオシレーター回路１０は、高精度な発振周波数のクロック信号を出力できるが、発振動作に当たり基準となるクロック信号を必要とする。そこで、制御部５０は、クロック信号生成回路１の起動時や、所望のタイミングで、ＴＣＸＯ４０の発振周波数を利用してリングオシレーター回路１０の発振周波数を設定する設定処理を行う。

設定処理では、ＴＣＸＯ４０の発振周波数と、リングオシレーター回路１０の発振周波数の差Δｆを求め、この周波数差Δｆに応じて、リングオシレーター回路１０の発振周波数を調整する。具体的には、リングオシレーター回路１０の発振周波数のほうが高い場合には、遅延量を大きくするように、第１遅延回路２０の接続段数を切り替える第１ＳＷ選択信号、或いは、第２遅延回路３０内の投入する第２遅延素子３２を切り替える第２ＳＷ選択信号を出力し、逆に、リングオシレーター回路１０の発振周波数のほうが低い場合には、遅延量を小さくするように、第１ＳＷ選択信号、或いは、第２ＳＷ選択信号を出力する。

また、周波数差Δｆを求めることは、周波数差の数値を算出することとしてもよいが、数値として算出しなくともよい。端的には、ＴＣＸＯ４０の発振周波数と、リングオシレーター回路１０の発振周波数とのどちらが高いかの高低判定ができるだけでもよい。その場合には、先ず、第１ＳＷ選択信号を切り替えて、第１遅延回路２０の接続段数「Ｖ」と接続段数「Ｖ＋１」の間にＴＣＸＯ４０の発振周波数がくるような「Ｖ」を決定する。次に、決定した「Ｖ」の第１ＳＷ選択信号のまま、第２ＳＷ選択信号を切り替えて、ＴＣＸＯ４０の発信周波数と同一、或いは最も近くなるように第２遅延素子３２を選択すればよい。最も近い第２遅延素子３２の選択は、「Ｗ」番目の第２遅延素子３２と「Ｗ＋１」番目の第２遅延素子３２との間にＴＣＸＯ４０の発信周波数がくるような「Ｗ」番目或いは「Ｗ＋１」番目の第２遅延素子３２を選択すればよい。

［処理の流れ］
図３は、制御部５０による設定処理の流れを説明するフローチャートである。制御部５０は、先ず、ＴＣＸＯ４０を動作させる（ステップＳ１）。次いで、ＴＣＸＯ４０の発振周波数と、リングオシレーター回路１０の発振周波数との差Δｆを求める（ステップＳ３）。そして、求めた発振周波数差Δｆに応じて、リングオシレーター回路１０における第１ＳＷ選択信号、及び、第２ＳＷ選択信号を切り替える（ステップＳ５）。

その結果、リングオシレーター回路１０の発振周波数とＴＣＸＯ４０の発振周波数とが一致するかを判断し、一致しないならば（ステップＳ７：ＮＯ）、ステップＳ３に戻る。一致したならば（ステップＳ７：ＹＥＳ）、ＴＣＸＯ４０を停止させる（ステップＳ９）。以上の処理を行うと、設定処理を終了する。

［作用効果］
このように、本実施形態によれば、低消費電力といった長所を有したまま、発振周波数の周波数精度を高めたリングオシレーター回路１０が実現される。すなわち、第１遅延回路群２００の出力信号は、第２遅延回路３０において択一的に選択された第１遅延素子２２の遅延量だけ遅延されることになる。ここで、第２遅延素子３２それぞれの遅延量が異なるため、択一的に選択する第２遅延素子３２を変更することで、第２遅延回路３０の遅延量を異ならせることができる。つまり、第２遅延回路３０の複数の第２遅延素子３２それぞれの遅延量の差に応じた周波数精度で、リングオシレーター回路１０の発振周波数を制御することができる。また、第２遅延素子３２の遅延量は、第１遅延素子２２の遅延量の１倍以上２倍以下であるので、第２遅延素子３２は第１遅延回路２０よりも遅延量が大きくて済む。そのため、半導体の微細化製造技術に依存することなく、安価に第２遅延素子３２を製造することができる。すなわち、生成するクロック信号の周波数精度を高めたリングオシレーター回路１０を、半導体の微細化製造技術に依存することなく、安価に製造することが可能となる。

なお、本発明の適用可能な実施形態は上述の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能なのは勿論である。

（Ａ）複数の第２遅延回路
上述の実施形態では、１つの第２遅延回路３０を備えるリングオシレーター回路１０について説明したが、２つ以上の第２遅延回路３０を備えることとしても良い。

図４は、２つの第２遅延回路３０Ａ，３０Ｂを備えるリングオシレーター回路１０の一例である。このリングオシレーター回路１０は、第１遅延回路群２００と、第２遅延回路３０Ａ，３０Ｂとが、リング状に接続されて構成される。第２遅延回路３０Ａ，３０Ｂは、例えば「（Ａ−１）／２」個（Ａは奇数）の第２遅延素子３２を並列接続して構成することができる。上述した実施形態と同様、第２遅延素子３２の遅延量はそれぞれ異なり、第１遅延素子２２の遅延量Ｎの１倍以上２倍以下である。第２遅延回路３０Ａ，３０Ｂそれぞれにおいて、ｉ番目（ｉ＝１，・・，（Ａ−１）／２）の第２遅延素子３２の遅延量Ｄ_ｉは、Ｄ_ｉ＝Ｎ＋（Ｎ／Ａ）×ｉ、となる。第２遅延回路３０Ａ，３０Ｂでは、第２ＳＷ選択信号（ａ），（ｂ）それぞれによって、１個ずつの第２遅延素子３２が選択されて接続される。第１遅延回路群２００の出力信号は、第２遅延回路３０Ａ，３０Ｂそれぞれにおいて接続されている第２遅延素子３２の遅延量だけ遅延される。このため、リングオシレーター回路１０では、第２遅延回路３０Ａ，３０Ｂそれぞれにおいて接続する第２遅延素子３２の切り替えによって変化する遅延量の最小単位に応じた周波数精度で、発振周波数を制御することができる。

（Ｂ）使用しない第１遅延回路２０の動作を停止
第１ＳＷ選択信号によって、第１遅延回路２０の接続段数が制御されることとしたが、このとき、接続しない（使用しない）こととする第１遅延回路２０の動作を停止させる回路構成としてもよい。例えば、図５に示すように、出力側に第１スイッチ２４が接続された第１遅延回路２０ａ〜２０ｄそれぞれの間に第３スイッチ２０ａ〜２０ｃを設け、所定電位（Ｈ電位であるＶＤＤ或いはＬ電位であるＶＳＳ）に接続切替可能に構成する。そして、第１ＳＷ選択信号によって、第１スイッチ２４ａがオンされた場合には第３スイッチ２６ａを、第１スイッチ２４ｂがオンされた場合には第３スイッチ２６ｂを、第１スイッチ２４ｃがオンされた場合には第３スイッチ２６ｃを所定電位に接続するように切り替える。これにより、所定電位に切り替えられた第３スイッチ２６以降の第１遅延回路２０の動作を停止させることができる。図５の例では、第１スイッチ２４ａがオンされて第３スイッチ２６ａが所定電位に接続されている。これにより、使用しない第１遅延回路２０ｂ，２０ｃ，２０ｄの動作が停止されている。

（Ｃ）第２遅延回路３０を使用しない
第２遅延回路３０を短絡（あるいはバイパスとも言える）させ、第１遅延回路群２００の出力と入力とを直接接続するスイッチを更に設けることとしても良い。例えば、図６に示すように、何れの第２遅延素子３２も選択せずに、第２遅延回路３０を短絡させる新たな第２スイッチ３４を設けることとしても良い。

１…クロック信号生成回路、１０…リングオシレーター回路、２０…第１遅延回路、２２…第１遅延素子、２４…第１スイッチ、３０…第２遅延回路、３２…第２遅延素子、３４…第２スイッチ、４０…ＴＣＸＯ、５０…制御部

Claims

Ｘ個（Ｘは、Ｘ≧１を満たす整数）の第１遅延素子を有する複数個の第１遅延回路と、
遅延量が互いに異なる複数の第２遅延素子を択一的に投入可能に並列に有する１個以上の第２遅延回路と、
をリング状に接続して構成されたリングオシレーター回路。
前記第２遅延回路を１個のみ備えた、
請求項１に記載のリングオシレーター回路。
前記複数の第２遅延素子は、前記第１遅延素子の遅延量の１倍以上２倍以下の遅延量であって、それぞれが異なる遅延量である、
請求項１又は２に記載のリングオシレーター回路。
前記複数の第２遅延素子は、それぞれのゲート長が異なる電界効果トランジスターで構成された、
請求項１〜３の何れか一項に記載のリングオシレーター回路。
前記複数の第２遅延素子は、それぞれのゲート幅が異なる電界効果トランジスターで構成された、
請求項１〜４の何れか一項に記載のリングオシレーター回路。
Ｘ個（Ｘは、Ｘ≧１を満たす整数）の第１遅延素子を有する複数個の第１遅延回路と、
遅延量が互いに異なる複数の第２遅延素子を択一的に投入可能に並列に有する１個以上の第２遅延回路と、
をリング状に接続して構成されたリングオシレーター回路と、
前記リングオシレーター回路が所与のクロック信号に応じたクロック信号を生成するように、前記所与のクロック信号に応じて前記複数の第２遅延素子の中から投入する第２遅延素子を択一的に選択する制御部と、
を備えたクロック信号生成回路。