JP2001230667A - 位相調整回路 - Google Patents

位相調整回路

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JP2001230667A JP2000038444A JP2000038444A JP2001230667A JP 2001230667 A JP2001230667 A JP 2001230667A JP 2000038444 A JP2000038444 A JP 2000038444A JP 2000038444 A JP2000038444 A JP 2000038444A JP 2001230667 A JP2001230667 A JP 2001230667A
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英明 小林
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Abstract

(57)【要約】 【課題】位相同期ループの電圧制御発振回路の制御電圧
に対する周波数変化(VCOゲイン)を低減し、ジッタ
を低減する位相調整回路の提供。 【解決手段】基準クロックを入力する位相比較回路、ロ
ーパスフィルタ、電圧制御発振回路、分周回路を備え、
分周回路の出力が位相比較回路に帰還入力される位相調
整回路において、電圧制御発振回路に、所定の基準電圧
を制御電圧として与え、分周回路の出力と基準クロック
との周波数を周波数比較回路で比較し、比較結果に基づ
き、電圧制御発振回路の初期調整を行うキャリブレーシ
ョン回路を備え、ゲインの小さな電圧制御発振回路を用
いて位相調整を行う。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、位相調整回路に関
し、特に、位相同期ループ回路構成の位相調整回路の電
圧制御発振回路の校正(キャリブレーション)技術す
る。
【0002】
【従来の技術】位相調整回路は、LSI等において、ク
ロック信号を内部フリップフロップ(F/F)に分配す
る際に、クロック信号の位相を、外部から入力される基
準クロック信号の位相に同期させるというクロック同期
回路、クロックリカバリ回路に用いられている。
【0003】位相調整回路では、従来より、一般に、電
圧制御発振回路(VCO)の電圧を制御することで、位
相調整を行っている。位相調整回路は、例えば、基準ク
ロックを一端に入力する位相比較回路と、位相比較回路
から出力される信号を平滑化するループフィルタ(低域
通過フィルタ)と、ループフィルタの出力電圧を制御電
圧として入力する電圧制御発振回路と、電圧制御発振回
路の出力を分周する分周回路(分周比1の場合も含む)
と、を備え、分周回路の出力が位相比較回路の他端に帰
還入力されて位相同期ループを構成し、位相比較回路で
は、基準クロックと分周回路の出力信号の位相差を検出
出力する。
【0004】
【発明が解決しようとする課題】しかしながら、半導体
装置製造におけるプロセス変動等により、電圧制御発振
回路の周波数特性等が変動し、この場合、必要な周波数
調整範囲を確保するためには、電圧制御発振回路のゲイ
ンを大きくしなければならない場合がある。そのため
に、位相調整回路のジッタが増大する。以下、この問題
点を詳説する。
【0005】図7に、従来の電圧制御発振回路のプロセ
スFAST条件とプロセスSLOW条件の周波数特性
(制御電圧対発振周波数の特性)の例を示す。所望の周
波数の下限をFL、上限をFHとし、電圧制御発振回路
の制御電圧の下限をVL、上限をVHとすると、半導体
装置製造のプロセス条件がFAST条件からSLOW条
件まで振れても、電圧制御発振回路に入力される制御電
圧がVL〜VHの間で、発振周波数の範囲FL〜FHを
カバーするためには、図7に示すように、制御電圧に対
する発振周波数の変化(VCOゲイン)を設定しなけれ
ばならない。しかしながら、このように、電圧制御発振
回路のVCOゲインが大きくなると、位相調整回路のジ
ッタが大きくなる、といった問題が発生する。
【0006】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、位相同期ループの
電圧制御発振回路の制御電圧に対する周波数変化(VC
Oゲイン)を低減し、ジッタを低減する位相調整回路を
提供することにある。
【0007】
【課題を解決するための手段】前記目的を達成する本発
明は、位相同期ループを備え、基準クロック信号の位相
に同期したクロック信号を出力する位相調整回路におい
て、前記位相同期ループを構成する電圧制御発振回路に
所定の基準電圧を制御電圧として与えて初期調整するキ
ャリブレーション回路を備え、ゲインの小さな電圧制御
発振回路を用いて位相調整を行うようにたものである。
【0008】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、LSIにおいて、クロック信号の位相
を外部からの基準クロック信号の位相に同期させて、内
部フリップフロップ(F/F)に分配する位相調整回路
において、電圧制御発振回路(VCO)を初期調整する
キャリブレーション回路を備え、ゲインの小さな電圧制
御発振回路を用いて位相調整を行い、低ジッタの位相調
整回路を実現する、ようにしたものである。
【0009】本発明の位相調整回路は、その好ましい一
実施の形態において、図1を参照すると、本発明の位相
調整回路は、位相比較回路1、ローパスフィルタ2、電
圧制御発振回路3、分周回路4よりなる位相同期ループ
回路の構成に、電圧制御発振回路3の校正を行うキャリ
ブレーション回路5と、分周回路4の出力と基準クロッ
クを入力とする周波数比較回路6とをさらに備えたもの
である。
【0010】初期設定時に、電圧制御発振回路3の制御
電圧として、基準電圧を与え、電圧制御発振回路3の出
力信号を分周回路4により分周した信号の周波数と、基
準クロックの周波数とを周波数比較回路6を用いて比較
し、比較結果を、電圧制御発振回路3へフィードバック
することにより、電圧制御発振回路6の発振周波数が所
望の値になるように電源制御発振回路3の調整を行う。
【0011】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図1を参照すると、本発明の一実
施例を構成する位相調整回路は、位相比較回路1、ロー
パスフィルタ2、電圧制御発振回路3、分周回路4より
なる位相同期ループ回路の構成に、電圧制御発振回路3
の校正を行うキャリブレーション回路5と、分周回路4
の出力と基準クロックを入力とする周波数比較回路6と
をさらに備えたものである。初期設定時に、電圧制御発
振回路3への制御電圧として、ローパスフィルタ2の出
力電圧の代わりに、所定の基準電圧を与え、電圧制御発
振回路3の出力信号を分周回路4(分周比1の場合も含
む)により分周した信号の周波数と、基準クロックの周
波数とを周波数比較回路6で比較し、周波数の比較結果
に基づき、電圧制御発振回路6のリングオシレータを構
成する可変遅延回路の遅延時間を可変制御し、分周回路
4により分周した信号の周波数と、基準クロックの周波
数とが一致するように、すなわち、発振周波数が所望の
値になるように電源制御発振回路3の調整を行う。
【0012】以下、キャリブレーション回路5の詳細、
及び電圧制御発振回路3について説明する。
【0013】図2は、本発明の一実施例をなす位相調整
回路の構成の一例を示す図である。図3は、電圧制御発
振回路3の構成の一例を示す図である。
【0014】図2を参照すると、位相同期ループ(PL
L)を構成する位相比較回路1、ローパスフィルタ(ル
ープフィルタ)2、電圧制御発振回路3、分周回路4を
備え、ローパスフィルタ2の出力端と電圧制御発振回路
3の入力端との間のセレクタ回路5を備え、セレクタ回
路5は、キャリブレーション時に、電圧制御発振回路3
への制御信号(電圧)S1を、ローパスフィルタ2の出
力から、基準電圧に切り替える。
【0015】また電圧制御発振回路3の出力信号S2を
分周回路4で分周した信号S3(分周回路4での分周比
nは1以上の数)と、基準クロック信号S4の周波数を
比較するための周波数比較回路6と、周波数比較回路6
の出力信号S5により値を増減させるカウンタ回路7と
を備え、カウンタ回路7の出力信号S6が電圧制御発振
回路3に入力されている。
【0016】図3は、電圧制御発振回路3の構成の一例
を示す図である。図3を参照すると、電圧制御発振回路
3は、制御電圧信号S1により、遅延時間が可変制御さ
れる奇数段の可変遅延回路8と、各可変遅延回路8にお
けるインバータの並列接続の個数を、カウンタ回路7の
出力信号S6により選択制御する複数のセレクタ回路9
と、を備えて構成されている。
【0017】可変遅延回路8は、制御電圧で電流駆動能
力(したがって遅延時間)が可変されるインバータが複
数並列形態に接続され、これら複数のインバータは、信
号を共通入力とし、出力信号がセレクタ回路9に入力さ
れ、セレクタ回路9では、選択したインバータの出力を
まとめて一つのラインに出力し、次段の可変遅延回路の
インバータの共通入力として供給する。可変遅延回路は
奇数段よりなり最終段の出力は初段の入力に帰還入力さ
れ、リングオシレータを構成している。
【0018】本発明の一実施例の動作について説明す
る。
【0019】キャリブレーション時には、セレクタ回路
5にて基準電圧が選択され、電圧制御発振回路3には制
御電圧として、該基準電圧が与えられ、出力信号S2
は、この基準電圧に応じた周波数が出力される。
【0020】電圧制御発振回路3が、プロセス変動(製
造時のばらつき)等により、所望の周波数よりも低い周
波数で発振していたとすると、電圧制御発振回路3の出
力を分周回路4で分周した信号の基準クロックの周波数
を比較する周波数比較回路6にける出力信号S5はカウ
ントアップ信号を出力し、このカウントアップ信号を受
けてカウンタ回路7のカウント値を増加させる。
【0021】カウンタ回路7のカウント値が増加する
と、出力信号(カウント値)S6により、セレクタ回路
9が制御され、電圧制御発振回路3のリングオシレータ
の各段を構成する可変遅延回路8のインバータの並列接
続の数が増え(可変遅延回路8の電流駆動能力が増大し
各可変遅延回路の遅延時間が短かくなり)、発振周波数
は高くなる。
【0022】そして、電圧制御発振回路3の発振周波数
が、所望の周波数よりも高くなると、周波数比較回路6
の出力信号S5は、カウントダウン信号を出力し、これ
を受けてカウンタ回路7のカウント値は減少する。カウ
ンタ回路7のカウント値が減少すると、出力信号(カウ
ント値)S6により、セレクタ回路9が制御され、電圧
制御発振回路3のリングオシレータの各段を構成する可
変遅延回路8のインバータの並列接続の数が減り(可変
遅延回路8の電流駆動能力が減少し各可変遅延回路の遅
延時間が長くなり)、発振周波数は低くなる。
【0023】上記した一連の動作により、電圧制御発振
回路3には負帰還がかかることになり、基準電圧に対し
て、電圧制御発振回路3の発振周波数が所望の周波数に
なるように、カウンタ回路7が設定される。
【0024】カウンタ回路7をホールドし、カウンタ回
路7はその時点のカウント値出力を保持し、セレクタ回
路5において、電圧制御発振回路3に供給する制御信号
S1をローパスフィルタ2からの出力電圧に切り替える
ことにより、キャリブレーション動作を終了する。
【0025】逆に、電圧制御発振回路3がプロセス変動
により所望の周波数よりも高い周波数で発振していた場
合には、上述と逆の方向に、電圧制御発振回路3が調整
され、同様にキャリブレーション動作がおこなわれる。
【0026】図4は、本発明の電圧制御発振回路によ
り、キャリブレーションをおこなった後の、プロセスF
AST条件とプロセスSLOW条件の周波数特性を示す
図である。
【0027】所望の周波数の下限をFH、上限FL、基
準クロック信号の周波数をFC、電圧制御発振回路の制
御電圧の下限をVL、上限をVH、キャリブレーション
時の基準電圧をVCとする。
【0028】図4に示すように、本発明によれば、キャ
リブレーションにより制御電圧がVCのときの電圧制御
発振回路3の発振周波数がFC(中心周波数)に調整さ
れるため、プロセス条件がFAST条件からSLOW条
件まで振れても、小さなVCOゲインで、発振周波数の
範囲FL〜FHをカバーすることができる。このため、
本発明の一実施例によれば、低ジッタの位相調整回路を
実現することができる。
【0029】本発明の他の実施例について説明する、図
5は、本発明の第2の実施例の構成を示す図である。図
6は、図5の電圧制御発振回路3の構成の一例を示す図
である。
【0030】図5を参照すると、本発明の第2の実施例
は、従来の位相調整回路を構成する位相比較回路1、ロ
ーパスフィルタ2、電圧制御発振回路3、分周回路4
に、キャリブレーション時に電圧制御発振回路3の入力
信号S1を基準電圧に切り替えるためのセレクタ回路5
と、電圧制御発振回路3の出力信号S2を分周回路4に
より分周した信号S3と基準クロック信号S4の周波数
を比較するための周波数比較回路6と、周波数比較回路
6の出力信号S5により値を増減させるカウンタ回路7
と、を備えている。
【0031】図6を参照すると、電圧制御発振回路3
は、電圧を電流に変換する電圧電流変換回路10と、電
流制御可変遅延回路11と、を備えて構成されている。
電流可変遅延回路11は、供給される電流により、その
遅延時間(電流駆動能力)を可変するインバータよりな
り、電流可変遅延回路11は、奇数段縦続接続され、最
終段の出力が初段の入力に帰還されリングオシレータを
構成している。
【0032】本発明の第2の実施例においては、初期調
整時、セレクタ回路5から電圧制御発振回路3に基準電
圧を供給し、分周回路4の出力と基準クロックとの周波
数を比較する周波数比較回路6の出力(カウントアップ
/カウントダウン)信号によりカウントアップ・ダウン
するカウンタ回路7の出力信号S6により、電圧電流変
換回路10のオフセット電流を増減することで、制御電
流信号S7を制御し、前記した実施例と同様にキャリブ
レーションをおこなう。
【0033】
【発明の効果】以上説明したように、本発明によれば、
キャリブレーションにより制御電圧が基準電圧のとき
の、電圧制御発振回路の発振周波数がセンタに調整され
るため、プロセス条件が振れても、小さなVCOゲイン
で電圧制御発振回路の発振周波数範囲をカバーすること
ができ、低ジッタの位相調整回路を実現することができ
る、という効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施例の構成を示す図である。
【図2】本発明の一実施例の詳細構成を示す図である。
【図3】本発明の一実施例における電圧制御発振回路の
構成を示す図である。
【図4】本発明の一実施例における電圧制御発振回路の
特性(ゲイン)を示す図である。
【図5】本発明の他の実施例の構成を示す図である。
【図6】本発明の他の実施例における電圧制御発振回路
の構成を示す図である。
【図7】従来の電圧制御発振回路の特性(ゲイン)を示
す図である。
【符号の説明】
1 位相比較回路 2 ローパスフィルタ 3 電圧制御発振回路 4 分周回路 5 セレクタ回路 6 周波数比較回路 7 カウンタ回路 8 可変遅延回路 9 セレクタ回路 10 インバータ
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B079 BA20 BB10 BC03 CC08 CC14 DD03 DD20 5J106 AA04 CC01 CC21 CC30 CC31 CC52 CC59 DD09 DD17 GG01 HH03 KK03 KK25 KK32 LL01 QQ07 QQ09 RR10 RR12 RR17 SS03

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】位相比較回路、低域通過フィルタ、及び電
    圧制御発振回路を含む位相同期ループを備え、入力され
    る基準クロック信号の位相に同期したクロック信号を出
    力する位相調整回路において、 前記電圧制御発振回路に対して所定の基準電圧を制御電
    圧として与え、前記電圧制御発振回路の出力信号もしく
    は前記電圧制御発振回路の出力を分周回路で分周した信
    号と、前記基準クロックの周波数とを周波数比較回路で
    比較し、前記周波数比較回路での比較結果に基づき、前
    記電圧制御発振回路の発振周波数を初期調整するキャリ
    ブレーション回路を備え、ゲインの小さな電圧制御発振
    回路を用いて位相調整可能としたことを特徴とする位相
    調整回路。
  2. 【請求項2】基準クロックを一の入力端に入力とする位
    相比較回路と、前記位相比較回路から出力される位相差
    を平滑化する低域通過フィルタと、前記低域通過フィル
    タからの出力電圧を制御電圧として入力する電圧制御発
    振回路と、前記電圧制御発振回路の出力を分周する分周
    回路と、を備え、前記分周回路の出力が前記位相比較回
    路の他の入力端に入力されてなる位相調整回路におい
    て、 キャリブレーション回路と、周波数比較回路をさらに備
    え、 前記キャリブレーション回路により、前記電圧制御発振
    回路の制御電圧として所定の基準電圧を与え、 前記周波数比較回路において、前記電圧制御発振回路の
    出力信号を前記分周回路により分周した信号の周波数
    と、前記基準クロックの周波数との周波数とを比較し、
    前記周波数比較回路での比較結果を、前記電圧制御発振
    回路へフィードバックすることにより、前記電圧制御発
    振回路の発振周波数が所望の値になるように前記電源制
    御発振回路の初期調整を行う、ことを特徴とする位相調
    整回路。
  3. 【請求項3】基準クロックを一の入力端に入力とする位
    相比較回路と、 前記位相比較回路から出力される位相差を平滑化する低
    域通過フィルタと、 前記低域通過フィルタからの出力電圧と、所定の基準電
    圧とを入力とするセレクタ回路と、 前記セレクタ回路の出力を制御電圧として入力する電圧
    制御発振回路と、 前記電圧制御発振回路の出力を分周する分周回路と、を
    備え、 前記分周回路の出力が前記位相比較回路の他の入力端に
    帰還入力され、 前記分周回路の出力と前記基準クロックとを入力とし周
    波数を比較する周波数比較回路と、 前記周波数比較回路における比較結果によりカウントア
    ップ又はカウントダウンするカウンタ回路と、を備え、 前記カウンタ回路のカウント値出力に基づき、前記電圧
    制御発振回路のリングオシレータを構成する可変遅延回
    路の遅延時間を可変に設定する、ことを特徴とする位相
    調整回路。
  4. 【請求項4】前記電圧制御発振回路のリングオシレータ
    の単位遅延回路を構成する可変遅延回路が、前記制御電
    圧で遅延時間が可変制御される、互いに並列接続された
    複数のインバータと、前記カウンタ回路からのカウント
    値出力により、前記複数のインバータの出力を選択し、
    選択されたインバータの出力を共通接続して出力端から
    出力するセレクタ回路と、を備えたことを特徴とする請
    求項3記載の位相調整回路。
  5. 【請求項5】前記電圧制御発振回路が、電圧を電流に変
    換する電圧電流変換回路を備え、リングオシレータの単
    位遅延回路を構成する可変遅延回路が、前記電圧電流変
    換回路から出力される電流により遅延時間が可変させる
    電流制御可変遅延回路よりなり、前記カウンタ回路から
    出力されるカウント値に基づき、前記電圧電流変換回路
    のオフセット電流を増減する、構成とされている、こと
    を特徴とする請求項3記載の位相調整回路。
  6. 【請求項6】前記電圧制御発振回路に対して基準電圧を
    制御電圧として入力し、発振周波数の調整をしたのち、
    前記カウンタ回路がホールド状態とされる、ことを特徴
    とする請求項3乃至5のいずれか一に記載の位相調整回
    路。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006009159A1 (ja) * 2004-07-22 2006-01-26 Rohm Co., Ltd クロック生成回路および通信装置
JP2006518151A (ja) * 2003-02-14 2006-08-03 フリースケール セミコンダクター インコーポレイテッド 2パイ・スリップ検出を用いて位相同期ループ(pll)シンセサイザを粗調整するためのシステムおよび方法
WO2008044350A1 (fr) * 2006-10-12 2008-04-17 Panasonic Corporation Circuit pll
JP2008124687A (ja) * 2006-11-10 2008-05-29 Matsushita Electric Ind Co Ltd Pll回路及び信号送受信システム
US7546097B2 (en) 2002-03-06 2009-06-09 Qualcomm Incorporated Calibration techniques for frequency synthesizers
US10320368B2 (en) 2016-03-11 2019-06-11 Seiko Epson Corporation Ring oscillator circuit and clock signal generation circuit

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7546097B2 (en) 2002-03-06 2009-06-09 Qualcomm Incorporated Calibration techniques for frequency synthesizers
US8019301B2 (en) 2002-03-06 2011-09-13 Qualcomm Incorporated Calibration techniques for frequency synthesizers
JP2006518151A (ja) * 2003-02-14 2006-08-03 フリースケール セミコンダクター インコーポレイテッド 2パイ・スリップ検出を用いて位相同期ループ(pll)シンセサイザを粗調整するためのシステムおよび方法
KR101082724B1 (ko) * 2003-02-14 2011-11-10 프리스케일 세미컨덕터, 인크. 2π 슬립 검출을 이용하여 위상 동기 루프(PLL)합성기를 거칠게 동조시키는 시스템 및 방법
WO2006009159A1 (ja) * 2004-07-22 2006-01-26 Rohm Co., Ltd クロック生成回路および通信装置
WO2008044350A1 (fr) * 2006-10-12 2008-04-17 Panasonic Corporation Circuit pll
US7808326B2 (en) 2006-10-12 2010-10-05 Panasonic Corporation PLL circuit
CN101361271B (zh) * 2006-10-12 2012-07-25 松下电器产业株式会社 Pll电路
JP2008124687A (ja) * 2006-11-10 2008-05-29 Matsushita Electric Ind Co Ltd Pll回路及び信号送受信システム
US10320368B2 (en) 2016-03-11 2019-06-11 Seiko Epson Corporation Ring oscillator circuit and clock signal generation circuit

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